CN116419565A - 半导体器件 - Google Patents

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CN116419565A CN202310024066.3A CN202310024066A CN116419565A CN 116419565 A CN116419565 A CN 116419565A CN 202310024066 A CN202310024066 A CN 202310024066A CN 116419565 A CN116419565 A CN 116419565A
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罗载元
李盛三
林兑旭
姜秉河
金刚泫
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体器件。所述半导体器件包括：基底，包括第一有源区域和第二有源区域；位线结构，在基底上沿一个方向延伸，位线结构电连接到第一有源区域；存储节点接触件，在位线结构的侧壁上，存储节点接触件电连接到第二有源区域；间隔件结构，在位线结构和存储节点接触件之间；接合垫，在存储节点接触件上，接合垫与间隔件结构的侧壁接触；以及电容器结构，电连接到接合垫，其中，间隔件结构包括顺序地堆叠在位线结构的侧壁上的第一间隔件、第二间隔件、第三间隔件和第四间隔件，第二间隔件是空气间隔件，并且第三间隔件的厚度小于第一间隔件的厚度。

Description

半导体器件
本申请要求于2022年1月10日在韩国知识产权局提交的第10-2022-0003187号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
实施例涉及一种半导体器件。
背景技术
随着电子工业的发展和用户的日益增长的需求，电子装置已变得更紧凑和多功能。
发明内容
实施例可以通过提供一种半导体器件来实现，该半导体器件包括：基底，包括第一有源区域和第二有源区域；位线结构，在基底上沿一个方向延伸，位线结构电连接到第一有源区域；存储节点接触件，在位线结构的侧壁上，存储节点接触件电连接到第二有源区域；间隔件结构，在位线结构和存储节点接触件之间；接合垫，在存储节点接触件上，接合垫与间隔件结构的侧壁接触；以及电容器结构，电连接到接合垫，其中，间隔件结构包括顺序地堆叠在位线结构的侧壁上的第一间隔件、第二间隔件、第三间隔件和第四间隔件，第二间隔件是空气间隔件，并且第三间隔件的厚度比第一间隔件的厚度小。
实施例可以通过提供一种半导体器件来实现，该半导体器件包括：基底，包括第一有源区域和第二有源区域；位线结构，在基底上沿一个方向延伸并且电连接到第一有源区域；存储节点接触件，在位线结构的侧壁上并且电连接到第二有源区域；间隔件结构，在位线结构和存储节点接触件之间；接合垫，在存储节点接触件上并且与间隔件结构的侧壁接触；以及电容器结构，电连接到接合垫，其中，间隔件结构包括顺序地堆叠在位线结构的侧壁上的第一间隔件、第二间隔件、第三间隔件和第四间隔件，第二间隔件是空气间隔件，第三间隔件和第四间隔件包括彼此不同的材料，并且第三间隔件的最下表面处于比第二间隔件的最下表面的水平低的水平。
实施例可以通过提供一种半导体器件来实现，该半导体器件包括：基底；多个互连件，在基底上；层间绝缘层，在基底上；间隔件结构，在层间绝缘层与所述多个互连件之间；以及覆盖层，覆盖层间绝缘层、所述多个互连件以及间隔件结构的上表面，其中，间隔件结构包括顺序地堆叠在所述多个互连件上的第一间隔件、第二间隔件、第三间隔件和第四间隔件，第二间隔件是空气间隔件，第三间隔件包括氮氧化硅，并且第三间隔件的厚度比第一间隔件的厚度小，比第二间隔件的厚度小，且比第四间隔件的厚度小。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是清楚的。
图1是根据示例实施例的半导体器件的示意性平面图。
图2是根据示例实施例的半导体器件的示意性剖视图。
图3是根据示例实施例的半导体器件的局部放大剖视图。
图4A至图4H是根据示例实施例的制造半导体器件的方法中的阶段的示意性剖视图。
图5A和图5B分别是根据示例实施例的半导体器件的示意性平面图和示意性剖视图。
具体实施方式
图1是根据示例实施例的半导体器件的示意性平面图。图2是根据示例实施例的半导体器件的示意性剖视图。图2是沿着图1的线I-I'和线II-II'截取的剖视图。图3是根据示例实施例的半导体器件的局部放大剖视图。图3是图2的区域“A”和区域“B”的放大图。
参照图1至图3，半导体器件100可以包括：基底101，包括有源区域ACT；字线结构WLS，掩埋在基底101中并延伸，并且包括字线WL；位线结构BLS，在基底上延伸以与字线结构WLS交叉，并且包括位线BL；间隔件结构SS，在与位线结构BLS相邻的相对侧上；电容器结构CAP，在位线结构BLS上；存储节点接触件160，使电容器结构CAP和有源区域ACT彼此电连接；接合垫(landing pad，或“着陆垫”)LP，使存储节点接触件160和电容器结构CAP彼此电连接；以及覆盖绝缘层180，在位线结构BLS上。半导体器件100还可以包括限定有源区域ACT的器件隔离层110、在基底101上的阻挡图案130、在存储节点接触件160上的金属-半导体层165和在位线结构BLS之间的绝缘图案158。在实施方式中，半导体器件100可以应用于例如动态随机存取存储器(DRAM)的单元阵列。
基底101可以具有在X方向和Y方向上(例如，在X-Y平面中)延伸的上表面。基底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。在实施方式中，IV族半导体可以包括硅、锗或硅锗。基底101可以包括例如硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或包括外延层的基底。如在此使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B、或者A和B。
有源区域ACT可以由器件隔离层110限定。有源区域ACT可以具有条形状，并且可以在基底101中并具有在一个方向(例如，W方向)上(例如，纵向地(或“纵长地”))延伸的岛形状。W方向可以是相对于字线WL和位线BL延伸所沿的方向倾斜的方向。
有源区域ACT可以具有自基底101的上部(例如，上表面)起具有预定深度的第一杂质区域105a和第二杂质区域105b。第一杂质区域105a和第二杂质区域105b可以彼此间隔开。第一杂质区域105a和第二杂质区域105b可以是晶体管的源极/漏极区域。在实施方式中，漏极区域可以在与单个有源区域ACT交叉的两条字线WL之间，源极区域可以分别在所述两条字线WL外部。源极区域和漏极区域可以由通过掺杂或离子注入相同杂质而形成的第一杂质区域105a和第二杂质区域105b形成，并因此可以根据最终晶体管的电路配置而相反地称呼。杂质可以包括具有与基底101的导电类型相反的导电类型的掺杂剂。在实施方式中，源极区域和漏极区域中的第一杂质区域105a和第二杂质区域105b的深度可以彼此不同。
器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110可以在围绕有源区域ACT的同时使有源区域ACT能够彼此间隔开。器件隔离层110可以由绝缘材料(例如，氧化物、氮化物或其组合)形成。在实施方式中，每个器件隔离层110可以包括多个层。
每个字线结构WLS可以包括栅极介电层120、字线WL和掩埋绝缘层125。
字线WL可以位于在基底101中延伸的栅极沟槽中。字线WL可以在基底101中跨有源区域ACT在一个方向(例如，X方向)上(例如，纵向地)延伸。在实施方式中，一对字线WL可以与一个有源区域ACT交叉。在实施方式中，包括字线WL以及第一杂质区域105a和第二杂质区域105b的晶体管可以构成掩埋沟道阵列晶体管(BCAT)。
字线WL可以在栅极沟槽下方(或下部)以具有预定厚度。字线WL的上表面可以处于比基底101的上表面的水平低的水平。此处，术语“水平”的高和低可以基于基底101的基本平坦的上表面(例如，在竖直的Z方向上距该上表面的距离)来限定。字线WL可以由导电材料(例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al))形成。在实施方式中，字线WL可以包括多个层。
栅极介电层120可以在栅极沟槽的底表面和内侧表面上。栅极介电层120可以共形地覆盖栅极沟槽的内侧壁。栅极介电层120可以在字线WL和有源区域ACT之间。栅极介电层120可以包括例如氧化物、氮化物或氮氧化物。栅极介电层120可以是例如氧化硅层或具有高介电常数的绝缘层。在实施方式中，栅极介电层120可以通过氧化有源区域ACT来形成，或者可以通过沉积来形成。
掩埋绝缘层125可以在字线WL上，并且可以填充栅极沟槽。掩埋绝缘层125的上表面可以与基底101的上表面处于基本相同的水平。掩埋绝缘层125可以由绝缘材料(例如，氮化硅)形成。
阻挡图案130可以在基底101上。阻挡图案130可以覆盖字线结构WLS。阻挡图案130可以在基底101和位线结构BLS之间。存储节点接触件160可以穿透阻挡图案130以电连接到有源区域ACT。阻挡图案130可以包括绝缘材料(例如，氧化硅、氮化硅、氮氧化硅或其组合)。
在实施方式中，阻挡图案130可以包括第一阻挡图案130a和第二阻挡图案130b。在实施方式中，第一阻挡图案130a可以包括氧化硅，并且第二阻挡图案130b可以包括氮化硅。在实施方式中，阻挡图案130可以具有三个或更多个层，或者可以包括其他材料。
位线结构BLS可以在与字线WL垂直的方向上(例如，在Y方向上)延伸(例如，纵向地延伸)。位线结构BLS可以包括位线BL和在位线BL上的位线覆盖图案BC。
位线BL可以包括顺序地堆叠的第一导电图案141、第二导电图案142和第三导电图案143。位线覆盖图案BC可以在第三导电图案143上。阻挡图案130可以在第一导电图案141和基底101之间，并且第一导电图案141的一部分(在下文中，称为“位线接触图案DC”)可以穿过阻挡图案130与有源区域ACT的第一杂质区域105a接触。位线BL可以通过位线接触图案DC电连接到第一杂质区域105a。位线接触图案DC的下表面可以处于比基底101的上表面的水平低的水平，并且可以处于比字线WL的上表面的水平高的水平。在实施方式中，位线接触图案DC可以在基底101中，以局部地在暴露第一杂质区域105a的位线接触孔135中。
第一导电图案141可以包括诸如多晶硅的半导体材料。第一导电图案141可以与第一杂质区域105a直接接触。第二导电图案142可以包括金属-半导体化合物。金属-半导体化合物可以例如通过使第一导电图案141的一部分硅化而形成。在实施方式中，金属-半导体化合物可以包括例如硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。第三导电图案143可以包括金属，例如钛(Ti)、钽(Ta)、钨(W)或铝(Al)。在实施方式中，构成位线BL的导电图案的数量、材料的类型或堆叠顺序可以变化。
位线覆盖图案BC可以包括顺序地堆叠在第三导电图案143上的第一覆盖图案、第二覆盖图案和第三覆盖图案。第一覆盖图案至第三覆盖图案中的每个可以包括绝缘材料，例如氮化硅。第一覆盖图案至第三覆盖图案可以由不同的材料形成。即使当第一覆盖图案至第三覆盖图案包括相同的材料时，它们之间的边界也可以由于物理性质的差异而彼此区分开。第二覆盖图案的厚度可以小于第一覆盖图案和第三覆盖图案中的每个的厚度。在实施方式中，构成位线覆盖图案BC的覆盖图案的数量或材料的类型可以变化。
间隔件结构SS可以在每个位线结构BLS的相对侧壁上，以在一个方向(例如，Y方向)上延伸。间隔件结构SS可以在位线结构BLS和存储节点接触件160之间。间隔件结构SS可以沿着位线BL的侧壁和位线覆盖图案BC的侧壁延伸。在单个位线结构BLS的相对侧上的一对间隔件结构SS可以相对于位线结构BLS具有不对称形状。该不对称形状可以通过覆盖绝缘层180而形成或由于覆盖绝缘层180而形成。
间隔件结构SS可以包括顺序地(例如，顺序向外地)堆叠在位线结构BLS的侧壁上的第一间隔件151、第二间隔件152、第三间隔件153和第四间隔件154。在实施方式中，间隔件结构SS还可以包括位线接触间隔件DCP1和DCP2。
第一间隔件151可以在位线结构BLS的侧壁上。第一间隔件151可以共形地覆盖位线覆盖图案BC和位线BL。第一间隔件151可以包括绝缘材料，例如，氮化硅。
第二间隔件152可以是第一间隔件151与第三间隔件153之间的空气间隔件。在实施方式中，第二间隔件152可以是空气间隔件，该空气间隔件包括残留在其中的绝缘材料(诸如氧化硅)并具有气隙。第二间隔件152的上端可以由第二间隔件152上的覆盖绝缘层180限定，并且也可以由接合垫LP限定。第二间隔件152可以与覆盖绝缘层180接触。
第三间隔件153可以在第二间隔件152与第四间隔件154之间。第三间隔件153可以包括绝缘材料，例如氮化硅或氮氧化硅。
第四间隔件154可以在第三间隔件153和存储节点接触件160之间以及在第三间隔件153和接合垫LP之间。在实施方式中，第四间隔件154的一个侧表面可以与第三间隔件153接触，并且第四间隔件154的另一侧表面可以与存储节点接触件160和接合垫LP接触。第四间隔件154可以包括绝缘材料，例如氮化硅。第四间隔件154的最上表面可以处于比第三导电图案143的最上表面的水平高的水平。
第三间隔件153可以包括与第四间隔件154的材料不同的材料。第三间隔件153可以包括具有比第四间隔件154的氧含量高的氧含量的材料。第三间隔件153和第四间隔件154两者可以包括氮。第三间隔件153的密度可以比第四间隔件154的密度低。
第三间隔件153的第一厚度t1可以小于第一间隔件151的第二厚度t2(例如，如在水平方向上所测量的)。在实施方式中，第三间隔件153可以具有比第一间隔件151和第四间隔件154中的每个的厚度小的厚度。第三间隔件153的第一厚度t1可以在例如约5埃至约10埃的范围内。
第三间隔件153可以是通过氮化工艺形成的层，并且第四间隔件154可以是通过沉积工艺形成在第三间隔件153上的层。可以根据氮化工艺的条件来调整第三间隔件153的厚度。在实施方式中，可以相对增大对应于第二间隔件152的牺牲间隔件152'(见图4A)的厚度，从而提供具有改善的电特性的半导体器件。
第四间隔件154可以形成在通过氮化工艺形成的第三间隔件153上，并且第四间隔件154中的针孔可以相对减少。在实施方式中，可以相对增大第四间隔件154的密度。因此，第四间隔件154的厚度可以被调整为相对小，并且存储节点接触件160的厚度可以被调整为相对大，从而提供具有改善的电特性的半导体器件。在实施方式中，可以相对增大第四间隔件154的密度，并且可以相对减少残留在第二间隔件152中的绝缘材料，从而提供具有改善的电特性的半导体器件。这可以是因为第四间隔件154有助于防止间隔件结构SS在后续工艺中塌陷，使得第二间隔件152的上端的高度可以保持在比第三导电图案143的最上表面的水平高的水平。
位线接触间隔件DCP1和DCP2可以填充其中形成有位线接触图案DC的位线接触孔135的余下部分。位线接触间隔件DCP1和DCP2可以覆盖第一间隔件151的在位线接触孔135中延伸的部分。位线接触间隔件DCP1和DCP2可以在位线接触图案DC的相对侧壁上。在实施方式中，位线接触间隔件DCP1和DCP2可以围绕位线接触图案DC的侧表面。位线接触间隔件DCP1和DCP2可以由相对于阻挡图案130具有蚀刻选择性的绝缘材料形成。位线接触间隔件DCP1和DCP2可以包括例如氧化硅、氮化硅、氮氧化硅或其组合。在实施方式中，位线接触间隔件DCP1和DCP2可以包括第一下接触间隔件DCP1和第二下接触间隔件DCP2，第二下接触间隔件DCP2在第一下接触间隔件DCP1与第一间隔件151之间延伸以具有预定厚度。第一下接触间隔件DCP1可以包括氮化硅，并且第二下接触间隔件DCP2可以包括氧化硅。在实施方式中，位线接触间隔件DCP1和DCP2的材料和层数可以变化。
一起参照图3的局部放大图，第一间隔件151可以自位线BL的侧表面起在位线接触图案DC与位线接触间隔件DCP1和DCP2之间延伸。在实施方式中，额外的间隔件层可以在位线接触图案DC与位线接触间隔件DCP1和DCP2之间，并且第一间隔件151可以在该间隔件层上。
第二间隔件152可以在位线接触间隔件DCP1和DCP2上与存储节点接触件160间隔开。在实施方式中，第三间隔件153和第四间隔件154可以与存储节点接触件160接触，同时使位线接触间隔件DCP1和DCP2的上端的一部分凹陷。
第四间隔件154可以通过第三间隔件153与位线接触间隔件DCP1和DCP2间隔开。
位线接触间隔件DCP1和DCP2可以包括与第二间隔件152接触的上表面和与第三间隔件153接触的倾斜侧表面。
一起参照图3的局部放大图，第一间隔件151可以延伸到阻挡图案130的上表面的一部分上以具有“L”形状或与“L”形状对称的形状。在实施方式中，第一间隔件151可以包括(沿着位线BL的侧表面和位线覆盖图案BC的侧表面延伸的)竖直延伸部分151V和(覆盖阻挡图案130的上表面的一部分的)水平延伸部分151P。
第二间隔件152可以位于第一间隔件151的水平延伸部分151P上。
第三间隔件153可以覆盖第二间隔件152的侧(例如，外)表面以及阻挡图案130的侧表面的至少一部分。第三间隔件153可以与第一阻挡图案130a和第二阻挡图案130b中的至少一个接触。第三间隔件153可以与水平延伸部分151P接触。第三间隔件153可以自第二间隔件152的外侧表面起从水平延伸部分151P和阻挡图案130的侧表面或相对于水平延伸部分151P和阻挡图案130的侧表面向下延伸。换言之，第三间隔件153可以包括从第二间隔件152的侧表面朝向基底101延伸的部分。因此，第三间隔件153的最下表面可以处于比第二间隔件152的最下表面的水平低的水平。
第四间隔件154可以通过第三间隔件153与阻挡图案130间隔开。
绝缘图案158可以在位线结构BLS之间在一个方向(例如，Y方向)上彼此间隔开，并且可以在阻挡图案130上。在平面图中，绝缘图案158可以与字线结构WLS叠置。绝缘图案158可以由在特定蚀刻条件下相对于阻挡图案130具有蚀刻选择性的绝缘材料形成。在实施方式中，绝缘图案158可以包括氮化硅。
存储节点接触件160可以连接到有源区域ACT的一个区域，例如第二杂质区域105b。在实施方式中，存储节点接触件160可以包括多个存储节点接触件160。如图1中所示，在平面图中，每个存储节点接触件160可以位于在X方向上彼此相邻的位线结构BLS之间，例如，在该位线结构BLS的相对侧上的间隔件结构SS之间。在平面图中，每个存储节点接触件160可以在字线结构WLS之间和位线结构BLS之间。每个存储节点接触件160可以填充由在X方向上彼此相邻的位线结构BLS和在Y方向上彼此相邻的绝缘图案158限定的空间。存储节点接触件160可以在X方向和Y方向上以列和行进行布置。
存储节点接触件160可以穿透阻挡图案130以电连接有源区域ACT的第二杂质区域105b和电容器结构CAP。存储节点接触件160可以与第二杂质区域105b直接接触。存储节点接触件160的下端可以处于比基底101的上表面的水平低的水平，并且处于比位线接触图案DC的下表面的水平高的水平。存储节点接触件160可以通过位线触点间隔件DCP1和DCP2与位线接触图案DC绝缘。
存储节点接触件160可以由导电材料(例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al))形成。在实施方式中，存储节点接触件160可以包括多个层。
金属-半导体层165可以在存储节点接触件160和接合垫LP之间。金属-半导体层165可以覆盖存储节点接触件160的上表面。金属-半导体层165可以是例如通过使存储节点接触件160的一部分硅化而形成的层。在实施方式中，金属-半导体层165可以包括硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。在实施方式中，可以省略金属-半导体层165。
接合垫LP可以使存储节点接触件160和电容器结构CAP彼此电连接。
接合垫LP可以在一对位线结构BLS之间并且在存储节点接触件160上。接合垫LP可以覆盖金属-半导体层165的上表面。接合垫LP可以在间隔件结构SS之间与间隔件结构SS的侧壁接触。接合垫LP可以穿透覆盖绝缘层180并且可以与覆盖绝缘层180接触。
在实施方式中，接合垫LP可以包括多个接合垫LP。多个接合垫LP可以以形成六边形形状或蜂窝形状的网格图案布置。多个接合垫LP的布置可以对应于电容器结构CAP的布置。
在实施方式中，接合垫LP可以具有包括导电层以及覆盖导电层的下表面和侧表面的阻挡层的双层结构。导电层可以包括导电材料，例如多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)或铝(Al)。阻挡层可以包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。接合垫LP的数量和形状可以根据示例实施例而变化。
覆盖绝缘层180可以在绝缘图案158和位线结构BLS上。覆盖绝缘层180可以与位线结构BLS、间隔件结构SS和接合垫LP叠置。在实施方式中，覆盖绝缘层180可以在多个接合垫LP之间。覆盖绝缘层180可以具有与间隔件结构SS的上表面接触的下端。覆盖绝缘层180可以穿透位线结构BLS的一部分以与第二间隔件152接触。
每个电容器结构CAP可以与绝缘图案158上的接合垫LP接触。每个电容器结构CAP可以包括下电极192、电容器介电层194和上电极196。下电极192和上电极196可以包括例如掺杂半导体、金属氮化物、金属或金属氧化物。下电极192和上电极196可以包括例如多晶硅、氮化钛(TiN)、钨(W)、钛(Ti)、钌(Ru)或氮化钨(WN)。电容器介电层194可以包括高k介电材料，例如氧化锆(ZrO2)、氧化铝(Al2O3)或氧化铪(HfO2)。在实施方式中，如图2中所示，电容器结构CAP可以具有圆柱形形状。在实施方式中，电容器结构CAP的形状可以具有柱形状。
图4A至图4H是根据示例实施例的制造半导体器件的方法中的阶段的示意性剖视图。
参照图4A，可以在基底101中形成器件隔离层110以限定有源区域ACT，可以在基底101中形成字线结构WLS，可以在基底101上形成位线结构BLS，并且可以在位线结构BLS的相对侧壁上形成第一初始间隔件151'和牺牲间隔件152'。
根据浅沟槽隔离(STI)工艺，可以各向异性地蚀刻基底101以形成沟槽，可以在沟槽中沉积绝缘材料，然后可以执行平坦化工艺，以形成器件隔离层110。在形成器件隔离层110之前，可以将杂质注入基底101中以形成杂质区域105a和105b。在实施方式中，可以在形成器件隔离层110之后或在另一工艺中形成杂质区域105a和105b。
可以各向异性地蚀刻基底101以形成在其中设置字线WL的栅极沟槽。栅极沟槽可以在X方向上延伸，并且可以与有源区域ACT和器件隔离层110交叉。可以在栅极沟槽中顺序地形成栅极介电层120、字线WL和掩埋绝缘层125。栅极介电层120可以形成为在栅极沟槽的内侧壁和底表面上具有基本均匀的厚度。可以通过有源区域ACT的氧化工艺或介电材料的沉积工艺来形成栅极介电层120。可以通过在栅极沟槽中沉积导电材料并使沉积的导电材料从其上表面凹陷至预定深度来形成字线WL。可以通过沉积绝缘材料以填充栅极沟槽的余下部分、然后执行平坦化工艺来形成掩埋绝缘层125。因此，可以形成字线结构WLS。
可以在基底101上形成位线结构BLS。在形成位线结构BLS之前，可以在基底101上形成阻挡图案130。阻挡图案130可以包括例如SiN、SiOC、SiO、SiCN、SiON或SiOCN。在实施方式中，可以通过形成包括氧化硅的第一阻挡图案130a和形成包括氮化硅的第二阻挡图案130b来形成阻挡图案130。可以通过在阻挡图案130上顺序地堆叠构成位线BL和位线覆盖图案BC的层并对顺序地堆叠的层进行图案化来形成位线结构BLS。可以图案化基底101和阻挡图案130，从而形成位线接触孔135以分别暴露第一杂质区域105a，然后可以在位线接触孔135中局部地形成构成位线BL的第一导电图案141的一部分，以形成位线接触图案DC。
可以顺序地形成第一初始间隔件151'和牺牲间隔件152'，然后可以去除第一初始间隔件151'和牺牲间隔件152'的部分以暴露阻挡图案130的上表面的一部分。可以通过沉积工艺(例如，原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺)形成第一初始间隔件151'和牺牲间隔件152'。可以相对于通过沉积工艺形成的第一初始间隔件151'和牺牲间隔件152'执行各向异性蚀刻，以暴露阻挡图案130的未设置位线结构BLS的部分。在实施方式中，第一初始间隔件151'可以包括氮化硅，并且牺牲间隔件152'可以包括氧化硅。
在实施方式中，第一初始间隔件151'的一部分可以延伸到位线接触孔135中。在实施方式中，在形成第一初始间隔件151'之后，可以形成位线接触间隔件DCP1和DCP2以填充位线接触孔135的余下部分，然后可以形成牺牲间隔件152'。在实施方式中，形成位线接触间隔件DCP1和DCP2的工艺和顺序可以变化。
参照图4B，可以通过执行氮化工艺来形成第三初始间隔件153'。氮化工艺可以是等离子体氮化工艺。
可以通过执行氮化工艺形成第三初始间隔件153'以覆盖牺牲间隔件152'的侧壁。可以根据氮化工艺条件调整第三初始间隔件153'的厚度，并且可以在例如约5埃至约10埃的范围内调整第三初始间隔件153'的厚度。因为第三初始间隔件153'是通过执行氮化工艺形成的，所以它可以包括氮(N)。在实施方式中，第三初始间隔件153'可以包括氮化硅或氮氧化硅。牺牲间隔件152'可以由氧化硅层形成，并且第三初始间隔件153'可以是通过用等离子体来氮化氧化硅层的表面而形成的材料层。第三初始间隔件153'可以帮助防止在后续工艺中可能形成在牺牲间隔件152'的外侧壁上的不必要的层，以保持牺牲间隔件152'的厚度。此外，第三初始间隔件153'可以帮助改善通过后续工艺形成的第四间隔件154的质量。
在实施方式中，第三初始间隔件153'可以从牺牲间隔件152'的侧壁延伸，以覆盖暴露的阻挡图案130的一部分和位线接触间隔件DCP1和DCP2。
参照图4C，可以形成第四初始间隔件154'以覆盖第三初始间隔件153'。
可以通过沉积工艺(例如，化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺)形成第四初始间隔件154'。第四初始间隔件154'可以共形地覆盖第三初始间隔件153'并且可以形成为具有比第三初始间隔件153'的厚度大的厚度。第四初始间隔件154'可以包括绝缘材料，例如氮化硅。第四初始间隔件154'和第三初始间隔件153'之间的边界可以是(例如，清楚地)可区分的。
可以通过等离子体氮化工艺将第三初始间隔件153'形成为具有显著小且恒定的厚度(例如，在约5埃至约10埃的范围的厚度)，从而可以容易地控制牺牲间隔件152'的最终厚度。
第三初始间隔件153'可以是阻挡件，以帮助防止第四初始间隔件154'中的氮元素扩散到牺牲间隔件152'中。因此，第三初始间隔件153'可以帮助防止通过使第四初始间隔件154'中的氮元素与牺牲间隔件152'的氧化硅反应而形成氮氧化硅，从而可以防止牺牲间隔件152'的厚度减小，并且可以显著减少或防止当第四初始间隔件154'中的氮元素逸出时在第四初始间隔件154'中形成针孔。
在实施方式中，可以通过在第三初始间隔件153'上执行沉积工艺来形成第四初始间隔件154'，并且与在牺牲间隔件152'上执行沉积工艺时的间隔件性能相比，可以改善间隔件性能。在实施方式中，第三初始间隔件153'可以显著减少或防止在第四初始间隔件154'中形成针孔，并且可以防止第四初始间隔件154'的密度降低，使得第四初始间隔件154'可以形成为具有期望的刚度。
参照图4D，可以在位线结构BLS之间在阻挡图案130上形成绝缘图案158。
可以通过在位线结构BLS之间形成牺牲图案157，蚀刻牺牲图案157的一部分，并用与牺牲图案157的材料不同的绝缘材料(例如，氮化硅)填充被蚀刻的部分，来形成绝缘图案158。在实施方式中，绝缘图案158可以在Z方向上与字线结构WLS叠置。牺牲图案157和绝缘图案158可以在Y方向上交替地设置。
参照图4E，可以蚀刻牺牲图案157以形成接触件开口168。
可以相对于绝缘图案158选择性地蚀刻牺牲图案157以形成接触件开口168。接触件开口168可以与穿透牺牲图案157一起穿透第四初始间隔件154'、第三初始间隔件153'和阻挡图案130。在实施方式中，接触件开口168可以去除基底101的有源区域ACT的一部分以暴露第二杂质区域105b。
在实施方式中，当形成接触件开口168时，可以蚀刻器件隔离层110的一部分，并且可以暴露位线接触间隔件DCP1和DCP2的一部分。
参照图4F，可以形成存储节点接触件160和金属-半导体层165。
通过与用导电材料填充接触件开口168一起用导电材料填充位线结构BLS之间的空间和字线结构WLS之间的空间，然后执行蚀刻工艺，可以形成存储节点接触件160。导电材料可以包括例如掺杂半导体材料、金属或金属氮化物。在实施方式中，导电材料可以包括多晶硅。
可以在存储节点接触件160上形成金属-半导体层165。可以通过使存储节点接触件160的上表面与金属反应来形成金属-半导体层165。该反应可以包括例如硅化工艺。
参照图4G，可以在存储节点接触件160上形成接合垫LP，并且可以形成第二间隔件152。
接合垫LP可以形成在存储节点接触件160上以与第四间隔件154接触。接合垫LP可以在位线结构BLS之间延伸，并且连接到各个存储节点接触件160的接合垫LP可以彼此分离。
附加地，可以使用接合垫LP作为蚀刻掩模来执行蚀刻工艺。可以对没有设置接合垫LP的区域执行蚀刻工艺，以去除位线覆盖图案BC的一部分、第一初始间隔件151'、第三初始间隔件153'和第四初始间隔件154'中的每个的一部分、牺牲间隔件152'的一部分以及每个绝缘图案158的一部分。因此，可以形成第一间隔件151、第三间隔件153和第四间隔件154，并且可以形成与各自具有形成在接合垫LP之间的覆盖绝缘层180(见图4H)的位置对应的凹陷区域RS。在本操作中，牺牲间隔件152'可以被凹陷区域RS暴露。
可以通过暴露的空间去除牺牲间隔件152'，并且可以通过后续工艺而经由覆盖其中牺牲间隔件152'被去除的空间的上端部分来形成第二间隔件152(空气间隔件)。
如上所述，第三初始间隔件153'可以帮助防止牺牲间隔件152'的厚度减小，从而可以显著地确保第二间隔件152(空气间隔件)的体积。因此，可以显著减小在存储节点接触件160和位线结构BLS之间产生的寄生电容。
参照图4H，可以在位线结构BLS和绝缘图案158上形成覆盖绝缘层180。
覆盖绝缘层180可以在接合垫LP之间延伸，并且可以覆盖凹陷区域RS的底表面。第二间隔件152的上端部分可以由覆盖绝缘层180覆盖。在实施方式中，覆盖绝缘层180的一部分可以延伸到第二间隔件152(空气间隔件)中。
参照图1至图3，可以执行平坦化工艺或回蚀工艺以去除覆盖绝缘层180的一部分，然后可以在接合垫LP上形成电容器结构CAP。结果，可以制造图1至图3的半导体器件100。
图5A和图5B分别是根据示例实施例的半导体器件的示意性平面图和示意性剖视图。图5B示出了沿着图5A的线III-III'截取的剖面。
参照图5A和图5B，半导体器件200可以包括基底201、在基底201上的有源区域ACT、在有源区域ACT上的沟道层210、与沟道层210接触的源极/漏极区域220、延伸以与有源区域ACT交叉的栅极结构240、间隔件结构250、绝缘层260和连接到源极/漏极区域220的接触插塞270。在实施方式中，半导体器件200可以是其中沟道层210具有鳍结构的鳍式场效应晶体管。在实施方式中，半导体器件200可以是具有多桥沟道场效应晶体管(MBCFET)结构的晶体管(环栅(GAA)型FET)。
有源区域ACT可以由器件隔离层限定在基底101中，并且可以在例如X方向上延伸。
沟道层210可以在有源区域ACT上。在实施方式中，沟道层210可以呈延伸以连接到有源区域ACT的鳍的形式。在实施方式中，沟道层210可以是在Z方向上与有源区域ACT间隔开的多个层。
源极/漏极区域220可以在沟道层210的至少一侧上位于有源区域ACT上。源极/漏极区域220可以包括具有不同类型和/或不同浓度的杂质。在实施方式中，源极/漏极区域220可以包括N型掺杂的硅(Si)或P型掺杂的硅锗(SiGe)。
栅极结构240可以在一个方向上(例如，在Y方向上)延伸，同时与有源区域ACT相交。晶体管的沟道区域可以形成在与栅极结构240相交的有源区域ACT或沟道层210中。栅极结构240可以包括栅电极244、在栅电极244与沟道层210之间的栅极介电层242以及在栅电极244的上表面上的栅极覆盖层246。
栅极介电层242可以覆盖栅电极244的表面的至少一部分。在实施方式中，栅极介电层242可以仅覆盖栅电极244的最下表面。在实施方式中，栅极介电层242可以围绕栅电极244的除了其最上表面之外的所有表面。在这种情况下，栅极介电层242可以在栅电极244和间隔件结构250之间延伸。栅极介电层242可以包括氧化物、氮化物或高k介电材料。高k介电材料可以指具有比氧化硅层(SiO2)的介电常数高的介电常数的介电材料。高介电常数材料可以包括例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)或氧化镨(Pr2O3)。
栅电极244可以包括导电材料(例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物或者诸如铝(Al)、钨(W)或钼(Mo)的金属)或者半导体材料(诸如掺杂多晶硅)。栅电极244可以包括两个或更多个层。
栅极覆盖层246可以在栅电极244上，并且可以包括绝缘材料，例如氮化硅(SiN)。
间隔件结构250可以在栅电极244的相对侧壁上，并且可以在与基底101的上表面垂直的Z方向上延伸。间隔件结构250可以包括顺序地堆叠在栅电极244的相对侧壁上的第一间隔件251、第二间隔件252、第三间隔件253和第四间隔件254。
第一间隔件251可以包括绝缘材料，例如氮化硅。第二间隔件252可以是第一间隔件251与第三间隔件253之间的空气间隔件。在实施方式中，第二间隔件252可以是包括残留在其中的绝缘材料(例如，氧化硅)并具有气隙的空气间隔件。第三间隔件253可以在第二间隔件252的侧壁上，并且可以包括绝缘材料，例如，氮氧化硅。第四间隔件254可以在第三间隔件253与绝缘层260之间或第三间隔件253与接触插塞270之间，并且可以包括绝缘材料，例如氮化硅。
第三间隔件253可以具有比第一间隔件251和第四间隔件254中的每个的厚度小的厚度。第三间隔件253的厚度可以在例如约5埃至约10埃的范围内。
第三间隔件253可以是通过氮化工艺形成的层，并且第四间隔件254可以是通过沉积工艺形成在第三间隔件253上的层。可以根据氮化工艺的条件来调整第三间隔件253的厚度。因此，可以相对增大经由牺牲间隔件形成的第二间隔件252(空气间隔件)的厚度，从而提供具有改善的电特性的半导体器件。
绝缘层260可以在基底101上覆盖栅极结构240。绝缘层260可以包括氧化硅、氮化硅、氮氧化硅或其组合。在实施方式中，绝缘层260可以包括：第一层间绝缘层261，覆盖基底101和有源区域ACT；覆盖绝缘层262，在第一层间绝缘层261上覆盖栅极结构240；以及第二层间绝缘层263，在覆盖绝缘层262上。覆盖绝缘层262可以覆盖间隔件结构250，并且可以覆盖空气间隔件的上端以限定第二间隔件252。在实施方式中，覆盖绝缘层262可以包括从与第二间隔件252接触的表面向下凸出或突出的突出部分。
接触插塞270可以穿透绝缘层260，可以连接到源极/漏极区域220，并且可以将电信号施加到源极/漏极区域220。在实施方式中，接触插塞270可以具有倾斜的侧表面，其中下部的宽度根据长径比而窄于上部的宽度。接触插塞270可以包括例如金属氮化物(诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))或金属(诸如铝(Al)、钨(W)或钼(Mo))。
在实施方式中，间隔件结构250可以是在与有源区域ACT相交的栅极结构240的相对侧壁上的间隔件结构。在实施方式中，间隔件结构250可以包括这样的间隔件结构：围绕同栅极结构一样包括导电材料的多个互连件。
总结和回顾，半导体器件可以具有高集成度和高性能。为了制造高性能半导体器件，用于显著减小相邻导电结构之间的寄生电容的技术可以帮助抑制由RC延迟引起的信号传输速度的降低。
如上所述，根据示例实施例，可以优化间隔件结构以提供具有改善的电特性或可靠性的半导体器件。
一个或更多个实施例可以提供具有改善的电子特性或可靠性的半导体器件。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性的含义进行使用和解释，而不是出于限制的目的。在一些情况下，如自提交本申请时，对本领域普通技术人员而言将清楚的是，除非另有具体指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
基底，包括第一有源区域和第二有源区域；
位线结构，在基底上沿一个方向延伸，位线结构电连接到第一有源区域；
存储节点接触件，在位线结构的侧壁上，存储节点接触件电连接到第二有源区域；
间隔件结构，在位线结构和存储节点接触件之间；
接合垫，在存储节点接触件上，接合垫与间隔件结构的侧壁接触；以及
电容器结构，电连接到接合垫，
其中：
间隔件结构包括顺序地堆叠在位线结构的侧壁上的第一间隔件、第二间隔件、第三间隔件和第四间隔件，
第二间隔件是空气间隔件，并且
第三间隔件的厚度小于第一间隔件的厚度。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括在基底和位线结构之间的阻挡图案，其中：
位线结构包括顺序地堆叠的位线和位线覆盖图案，
第一间隔件覆盖位线的侧表面和位线覆盖图案的侧表面，
第二间隔件覆盖第一间隔件的侧表面，并且
第三间隔件覆盖第二间隔件的侧表面以及阻挡图案的侧表面的至少一部分。
3.根据权利要求2所述的半导体器件，其中：
第一间隔件包括：竖直延伸部分，沿着位线的侧表面和位线覆盖图案的侧表面延伸；以及水平延伸部分，覆盖阻挡图案的上表面的一部分，
第二间隔件在水平延伸部分上，并且
第三间隔件与水平延伸部分接触。
4.根据权利要求2所述的半导体器件，其中，第四间隔件通过第三间隔件与阻挡图案间隔开。
5.根据权利要求2所述的半导体器件，其中：
阻挡图案包括顺序地堆叠的第一阻挡图案和第二阻挡图案，
第一阻挡图案包括氧化硅，
第二阻挡图案包括氮化硅，并且
第三间隔件与第一阻挡图案和第二阻挡图案中的至少一个接触。
6.根据权利要求1所述的半导体器件，其中：
位线结构包括电连接到第一有源区域的位线接触图案，
间隔件结构还包括位线接触间隔件，位线接触间隔件围绕位线接触图案的侧壁，并且
第四间隔件与位线接触间隔件间隔开。
7.根据权利要求6所述的半导体器件，其中，位线接触间隔件具有与第二间隔件接触的上表面和与第三间隔件接触的倾斜侧表面。
8.根据权利要求1所述的半导体器件，其中，第三间隔件的最下表面处于比第二间隔件的最下表面的水平低的水平。
9.根据权利要求1所述的半导体器件，其中：
位线结构包括：位线，包括顺序地堆叠在基底上的第一导电图案、第二导电图案和第三导电图案；以及位线覆盖图案，在位线上，并且
第四间隔件的最上表面处于比第三导电图案的最上表面的水平高的水平。
10.根据权利要求1所述的半导体器件，其中，第三间隔件具有5埃至10埃的厚度。
11.根据权利要求1所述的半导体器件，所述半导体器件还包括在位线结构上的覆盖绝缘层，覆盖绝缘层穿透位线结构的一部分且与第二间隔件接触。
12.根据权利要求1所述的半导体器件，其中，第三间隔件的氧含量比第四间隔件的氧含量高。
13.根据权利要求1所述的半导体器件，其中，第三间隔件的密度比第四间隔件的密度低。
14.一种半导体器件，所述半导体器件包括：
基底，包括第一有源区域和第二有源区域；
位线结构，在基底上沿一个方向延伸并且电连接到第一有源区域；
存储节点接触件，在位线结构的侧壁上并且电连接到第二有源区域；
间隔件结构，在位线结构和存储节点接触件之间；
接合垫，在存储节点接触件上并且与间隔件结构的侧壁接触；以及
电容器结构，电连接到接合垫，
其中：
间隔件结构包括顺序地堆叠在位线结构的侧壁上的第一间隔件、第二间隔件、第三间隔件和第四间隔件，
第二间隔件是空气间隔件，
第三间隔件和第四间隔件包括彼此不同的材料，并且
第三间隔件的最下表面处于比第二间隔件的最下表面的水平低的水平。
15.根据权利要求14所述的半导体器件，其中，第三间隔件包括从第二间隔件的侧表面朝向基底延伸的部分。
16.根据权利要求14所述的半导体器件，其中，第三间隔件的厚度比第一间隔件的厚度小并且比第四间隔件的厚度小。
17.根据权利要求14所述的半导体器件，其中：
第一间隔件和第四间隔件均包括氮化硅，并且
第三间隔件包括氮氧化硅。
18.根据权利要求14所述的半导体器件，所述半导体器件还包括在位线结构上且穿透位线结构的一部分的覆盖绝缘层，覆盖绝缘层与第一间隔件至第四间隔件接触。
19.一种半导体器件，所述半导体器件包括：
基底；
多个互连件，在基底上；
层间绝缘层，在基底上；
间隔件结构，在层间绝缘层与所述多个互连件之间；以及
覆盖层，覆盖层间绝缘层、所述多个互连件以及间隔件结构的上表面，
其中：
间隔件结构包括顺序地堆叠在所述多个互连件上的第一间隔件、第二间隔件、第三间隔件和第四间隔件，
第二间隔件是空气间隔件，
第三间隔件包括氮氧化硅，
第三间隔件的厚度比第一间隔件的厚度小，比第二间隔件的厚度小，并且比第四间隔件的厚度小。
20.根据权利要求19所述的半导体器件，所述半导体器件还包括穿透层间绝缘层的接触插塞，其中：
所述多个互连件通过间隔件结构与接触插塞间隔开。
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