TWI841117B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI841117B
TWI841117B TW111148025A TW111148025A TWI841117B TW I841117 B TWI841117 B TW I841117B TW 111148025 A TW111148025 A TW 111148025A TW 111148025 A TW111148025 A TW 111148025A TW I841117 B TWI841117 B TW I841117B
Authority
TW
Taiwan
Prior art keywords
bit line
pattern
spacer structure
storage node
conductive pads
Prior art date
Application number
TW111148025A
Other languages
English (en)
Other versions
TW202333352A (zh
Inventor
李基碩
尹燦植
金根楠
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202333352A publication Critical patent/TW202333352A/zh
Application granted granted Critical
Publication of TWI841117B publication Critical patent/TWI841117B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明提供一種半導體裝置，包含：基底，包含主動區；字元線結構；位元線結構，位於基底上；以及位元線接觸圖案，經組態以將主動區的第一雜質區與位元線結構電連接。裝置包含位元線結構的側壁上的儲存節點觸點，且儲存節點觸點電連接至主動區的第二雜質區。裝置包含位元線結構的側壁上的間隔件結構，間隔件結構位於位元線接觸圖案的側壁上，間隔件結構包含圍繞下部部分的側表面的下部間隔件結構及安置於上部部分的側表面上的上部間隔件結構。裝置包含電連接至儲存節點觸點的電容器結構。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張2022年2月7日在韓國智慧財產局申請的韓國專利申請案第10-2022-0015506號的優先權權益，所述申請案的揭露內容以全文引用的方式併入本文中。
一或多個實例實施例是關於一種半導體裝置。
隨著電子工業的發展及使用者的需求，電子裝置已在大小上變得更小，且在效能上變得更高。因此，用於電子裝置的半導體裝置亦期望或需要具有高整合度及高效能。為了製造高效能半導體裝置，需要一種用於形成間隔件結構的技術，所述間隔件結構經最佳化以使鄰近導電結構彼此間隔開。
一些實例實施例提供一種具有改良電特性的半導體裝置。
根據本發明概念的一些實例實施例，一種半導體裝置包含：基底，包含主動區；字元線，在第一水平方向上延伸；以及位元線結構，位於基底上，位元線結構在第二水平方向上延伸； 且第二水平方向與第一水平方向相交。裝置包含位元線接觸圖案，所述位元線接觸圖案經組態以使主動區的第一雜質區與位元線結構電連接，位元線接觸圖案包含下部部分及上部部分，且上部部分在第一水平方向上具有比下部部分的寬度更窄的寬度。裝置包含位元線結構的側壁上的儲存節點觸點，且儲存節點觸點電連接至主動區的第二雜質區。裝置包含位元線結構的側壁上的間隔件結構，間隔件結構位於位元線接觸圖案的側壁上，間隔件結構包含圍繞下部部分的側表面的下部間隔件結構，間隔件結構包含安置於上部部分的側表面上的上部間隔件結構，位元線結構的側壁位於下部間隔件結構上，且下部間隔件結構的上部末端位於與儲存節點觸點的下部末端的水平高度相同或低於所述水平高度的水平高度上。裝置包含電連接至儲存節點觸點的電容器結構。
根據本發明概念的另一實例實施例，半導體裝置包含：基底，包含主動區；字元線結構，在基底中在第一水平方向上延伸；多個導電襯墊，位於基底上；絕緣圖案，經組態以將多個導電襯墊彼此間隔開；以及位元線結構，位於多個導電襯墊及絕緣圖案上，位元線結構在第二水平方向上延伸，第二水平方向與第一水平方向相交。裝置包含：位元線接觸圖案，經組態以使主動區的第一雜質區與位元線結構電連接；以及儲存節點觸點，位於位元線結構的側壁上，儲存節點觸點與多個導電襯墊接觸且電連接至主動區的第二雜質區。裝置包含位元線結構的側壁上及位元線接觸圖案的側壁上的間隔件結構，間隔件結構包含圍繞位元線接觸圖案的側表面的一部分的下部間隔件結構，間隔件結構包含儲存節點觸點與位元線結構之間的上部間隔件結構，且下部間隔 件結構的上部末端位於低於多個導電襯墊的上部表面的水平高度的水平高度上。裝置包含電連接至儲存節點觸點的電容器結構。
根據本發明概念的另一實例實施例，半導體裝置包含：多個導電襯墊，位於基底上；絕緣圖案，經組態以穿過多個導電襯墊且使多個導電襯墊彼此間隔開；障壁圖案，位於多個導電襯墊及絕緣圖案上；以及位元線接觸圖案，經組態以穿過基底上的多個導電襯墊及絕緣圖案，位元線接觸圖案電連接至基底。裝置包含：儲存節點觸點，與多個導電襯墊接觸；下部間隔件結構，經組態以使位元線接觸圖案與多個導電襯墊彼此間隔開；下部間隔件結構的上部末端，位於低於多個導電襯墊的上部表面的水平高度的水平高度上；以及上部間隔件結構，經組態以使位元線接觸圖案與儲存節點觸點彼此間隔開。
100、100a、100b、100c、100d、100e、100f:半導體裝置
101:基底
105a:第一雜質區
105b:第二雜質區
110:裝置隔離層
118:模製層
120:閘極介電層
125:內埋絕緣層
130:障壁圖案
130a:第一障壁圖案
130b:第二障壁圖案
130c:第三障壁圖案
141:第一導電圖案
141':第一初級導電層
142:第二導電圖案
143:第三導電圖案
151:第一下部間隔件
152:第二下部間隔件
153:第一上部間隔件
154:第二上部間隔件
155:第三上部間隔件
156:第四上部間隔件
160:儲存節點觸點
165:金屬半導體層
171:導電襯墊
172:絕緣圖案
180:封蓋絕緣層
192:下部電極
194:電容器介電層
196:上部電極
I-I'、II-II':切線
「A」:區域
ACT:主動區
BC:位元線封蓋圖案
BL:位元線
BLS:位元線結構
CAP:電容器結構
DC:位元線接觸圖案
DC_LP:下部部分
DC_UP:上部部分
LP:著陸襯墊
LS:下部間隔件結構
LS_US:上部表面
M:遮罩
OP1:第一開口
OP2:第二開口
OP3:第三開口
SS、SS’、SS”:間隔件結構
US、US’、US”:上部間隔件結構
WL:字元線
WLS:字元線結構
自以下結合隨附圖式進行的詳細描述將更清楚地理解本發明概念的上述及其他實例實施例，在隨附圖式中：圖1為根據一些實例實施例的半導體裝置的示意性平面視圖。
圖2為根據一些實例實施例的半導體裝置的示意性橫截面視圖。
圖3為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。
圖4為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。
圖5為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。
圖6為根據一些實例實施例的半導體裝置的示意性橫截面視圖。
圖7為根據一些實例實施例的半導體裝置的示意性橫截面視圖。
圖8為根據一些實例實施例的半導體裝置的示意性橫截面視圖。
圖9為根據一些實例實施例的半導體裝置的示意性橫截面視圖。
圖10A、圖10B、圖10C、圖10D、圖10E、圖10F、圖10G、圖10H、圖10I、圖10J至圖10K為示出製造根據一些實例實施例的半導體裝置的方法的示意性橫截面視圖。
在下文中，參考隨附圖式描述一些實例實施例。
圖1為根據一些實例實施例的半導體裝置的示意性平面視圖。
圖2為根據一些實例實施例的半導體裝置的示意性橫截面視圖。圖2為沿著圖1的切線I-I'及切線II-II'截取的橫截面視圖。
圖3為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。圖3示出圖2的區域「A」的放大視圖。
參考圖1至圖3，半導體裝置100可包含：基底101，包含主動區ACT；字元線結構WLS，內埋於基底101中且在其中延 伸，字元線結構WLS包含字元線WL；位元線結構BLS，延伸以在基底101上與字元線結構WLS相交，位元線結構BLS包含位元線BL；間隔件結構SS，位於位元線結構BLS的相對側上；電容器結構CAP，安置於位元線結構BLS的上部部分上；位元線接觸圖案DC，使位元線結構BLS與主動區ACT彼此電連接；儲存節點觸點160，使電容器結構CAP與主動區ACT彼此電連接；著陸襯墊LP，使儲存節點觸點160與電容器結構CAP彼此電連接；以及封蓋絕緣層180，安置於位元線結構BLS上。半導體裝置100可更包含界定主動區ACT的裝置隔離層110、基底101上的障壁圖案130、儲存節點觸點160上的金屬半導體層165以及位元線結構BLS之間的絕緣圖案。半導體裝置100可應用於例如動態隨機存取記憶體(dynamic random access memory；DRAM)的單元陣列，但實例實施例不限於此。
基底101可具有在x方向及y方向上延伸的上部表面。基底101可包含半導體材料，諸如第IV族半導體、第III-V族化合物半導體或第II-VI族化合物半導體，但實例實施例不限於此。舉例而言，第IV族半導體可包含矽、鍺或矽-鍺。基底101可為矽基底、絕緣體上矽(silicon-on-insulator；SOI)基底、鍺基底、絕緣體上鍺(germanium-on-insulator；GOI)基底、矽-鍺基底或包含磊晶層的基底，但實例實施例不限於此。
主動區ACT可由裝置隔離層110界定。主動區ACT可具有條形形狀，且可安置於基底101中以具有在一個方向上(例如，在W方向上)延伸的島狀形狀。W方向可為相對於字元線WL及位元線BL的延伸方向傾斜的方向。主動區ACT可與位元線結構 BLS及/或字元線結構WLS相交。
主動區ACT可包含具有距基底101的上部表面的所要(或替代地預定)深度的第一雜質區105a及第二雜質區105b。第一雜質區105a及第二雜質區105b可彼此間隔開。第一雜質區105a及第二雜質區105b可充當電晶體的源極區及汲極區。舉例而言，汲極區可形成於與一個主動區ACT相交的兩個字元線WL之間，且源極區可形成於兩個字元線WL中的各者外部。由第一雜質區105a及第二雜質區105b藉由摻雜或離子植入實質上相同雜質而形成的源極區及汲極區可取決於最終形成的電晶體的電路組態而互換地參考。雜質可包含具有與基底101的導電性類型相對的導電性類型的摻雜劑。在一些實例實施例中，在源極區及汲極區中，第一雜質區105a及第二雜質區105b的深度可彼此不同。
裝置隔離層110可藉由淺溝槽隔離(shallow trench isolation；STI)製程形成。裝置隔離層110可為圍繞主動區ACT且使主動區ACT的部分彼此間隔開的場區。裝置隔離層110可由絕緣材料(例如氧化物、氮化物或其組合)製成。在實例實施例中，裝置隔離層110中的各者可包含多個層。
字元線結構WLS中的各者可包含閘極介電層120、字元線WL以及內埋絕緣層125。
字元線WL可安置於在基底101中延伸的閘極溝槽中。字元線WL可經安置以在跨越基底101中的主動區ACT的方向(例如，X方向)上延伸。舉例而言，一對字元線WL可經安置以與一個主動區ACT相交。包含字元線WL以及第一雜質區105a及第二雜質區105b的電晶體可包含於內埋通道陣列電晶體(buried channel array transistor；BCAT)中，但實例實施例不限於此。
字元線WL可安置於閘極溝槽的下部部分上以具有所要(或替代地預定)厚度。字元線WL的上部表面可定位於比基底101的上部表面的水平高度更低的水平高度上。在本文中，術語「水平高度」的高及低可基於基底101的實質上平坦的上部表面而界定。字元線WL可包含導電材料，例如多晶矽(Si)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)以及鋁(Al)中的至少一者，但實例實施例不限於此。在一些實例實施例中，字元線WL可包含多個層。
閘極介電層120可安置於閘極溝槽的底部表面及內側表面上。閘極介電層120可保形地覆蓋閘極溝槽的內側壁。閘極介電層120可安置於字元線WL與主動區ACT之間。閘極介電層120可包含氧化物、氮化物以及氮氧化物中的至少一者。閘極介電層120可為例如氧化矽膜或具有高介電常數的絕緣膜。在實例實施例中，閘極介電層120可為藉由氧化主動區ACT而形成的層或藉由沈積而形成的層。
內埋絕緣層125可安置於字元線WL上，且可填充閘極溝槽。內埋絕緣層125可包含絕緣材料，例如氮化矽。
在實例實施例中，半導體裝置100可包含安置於基底101上的多個導電襯墊171，及將多個導電襯墊171彼此間隔開的絕緣圖案172。多個導電襯墊171中的各者可電連接至主動區ACT。多個導電襯墊171的下部表面可與主動區ACT的上部表面直接接觸。多個導電襯墊171中的各者可使儲存節點觸點160及第二雜質區105b彼此電連接。多個導電襯墊171可包含具有N型導電性 的矽。舉例而言，多個導電襯墊171可包含藉由選擇性磊晶成長(epitaxial growth；SEG)形成的單晶矽。在另一實例實施例中，多個導電襯墊171可包含多晶矽。絕緣圖案172可在多個導電襯墊171之間圍繞導電襯墊171中的各者。絕緣圖案172可穿過多個導電襯墊171以使多個導電襯墊171彼此電隔離。絕緣圖案172可包含不同於裝置隔離層110的絕緣材料的絕緣材料。絕緣材料可為例如氮化矽。在實例實施例中，絕緣圖案172可比多個導電襯墊171的下部表面更深地凹進以在比多個導電襯墊171的下部表面的水平高度更低的水平高度上具有下部表面，但實例實施例不限於此。多個導電襯墊171的上部表面及絕緣圖案172的上部表面可定位於實質上相同的水平高度上。然而，在一些實例實施例中，可省略多個導電襯墊171及絕緣圖案172。
障壁圖案130可安置於基底101上。障壁圖案130可安置於基底101與位元線結構BLS之間。在實例實施例中，障壁圖案130可安置於多個導電襯墊171及絕緣圖案172上。在一些實例實施例中，障壁圖案130的下部表面可與多個導電襯墊171的上部表面及絕緣圖案172的上部表面接觸。儲存節點觸點160可穿過障壁圖案130以電連接至主動區ACT。儲存節點觸點160可穿過障壁圖案130以與多個導電襯墊171接觸。障壁圖案130可包含絕緣材料，例如，氧化矽、氮化矽、氮氧化矽或其組合，但實例實施例不限於此。
在實例實施例中，障壁圖案130可包含第一障壁圖案130a、第二障壁圖案130b以及第三障壁圖案130c。舉例而言，第一障壁圖案130a可包含氧化矽，第二障壁圖案130b可包含氮化 矽，且第三障壁圖案130c可包含氧化矽。然而，在一些實例實施例中，障壁圖案130可包含不同於圖式中所示出的三個層的各種數目個層，或可包含不同材料。
位元線結構BLS可在垂直於字元線WL的方向上(例如，在y方向上)延伸。位元線結構BLS可包含位元線BL及位元線上的位元線封蓋圖案BC。
位元線BL可包含依序堆疊的第一導電圖案141、第二導電圖案142以及第三導電圖案143。位元線封蓋圖案BC可安置於第三導電圖案143上。障壁圖案130可安置於第一導電圖案141與基底101之間。第一導電圖案141可與障壁圖案130上的障壁圖案130接觸。第一導電圖案141可包含半導體材料，諸如多晶矽。第二導電圖案142可包含金屬半導體化合物。舉例而言，金屬半導體化合物可為藉由對第一導電圖案141的一部分執行矽化而形成的層。舉例而言，金屬半導體化合物可包含矽化鈷(CoSi)、矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)或其他金屬矽化物，但實例實施例不限於此。第三導電圖案143可包含金屬材料，諸如Ti、Ta、W以及Al。在一些實例實施例中，包含於位元線BL中的導電圖案的數目、材料的類型及/或堆疊次序可以各種方式改變。
位元線封蓋圖案BC可包含依序堆疊於第三導電圖案143上的第一封蓋圖案、第二封蓋圖案以及第三封蓋圖案。第一封蓋圖案至第三封蓋圖案中的各者可包含絕緣材料，例如，氮化矽膜。第一封蓋圖案至第三封蓋圖案可由不同材料製成，且可甚至在第一封蓋圖案至第三封蓋圖案包含相同或實質上相同的材料時歸因 於物理屬性的差異而區別於彼此。第二封蓋圖案的厚度可小於第一封蓋圖案的厚度及第三封蓋圖案的厚度中的各者。在一些實例實施例中，包含於位元線封蓋圖案BC中的封蓋圖案的數目及/或材料的類型可以各種方式改變。
位元線接觸圖案DC可具有與第一導電圖案141的水平高度相同或實質上相同的水平高度上的上部表面，且可與第二導電圖案142接觸。位元線接觸圖案DC可穿過障壁圖案130以與主動區ACT的第一雜質區105a接觸。位元線BL可經由位元線接觸圖案DC電連接至第一雜質區105a。位元線接觸圖案DC的下部表面可定位於比基底101的上部表面的水平高度更低的水平高度上，且可定位於比字元線WL的上部表面的水平高度更高的水平高度上。
在實例實施例中，位元線接觸圖案DC可藉由間隔件結構SS與多個導電襯墊171及儲存節點觸點160間隔開。
在實例實施例中，位元線接觸圖案DC可包含在x方向上具有第一寬度的下部部分DC_LP，及安置於下部部分DC_LP上且在x方向上具有窄於第一寬度的第二寬度的上部部分DC_UP。在本文中，「寬度」可指對應部分的最大寬度或平均寬度。下部部分DC_LP可為位元線接觸圖案DC的一部分在高度整合半導體裝置時在形成位元線接觸圖案DC的製程中保持未經蝕刻的部分。
間隔件結構SS可包含圍繞位元線接觸圖案DC的側表面的一部分的下部間隔件結構LS及安置於位元線結構BLS中的各者的相對側壁上的上部間隔件結構US，上部間隔件結構US在例如Y方向的方向上延伸。
下部間隔件結構LS可使位元線接觸圖案DC及多個導電襯墊171彼此隔離。
下部間隔件結構LS可圍繞位元線接觸圖案DC的下部部分DC_LP的側表面。下部間隔件結構LS的上部表面LS_US可定位於比多個導電襯墊171的上部表面的水平高度更低的水平高度上。在實例實施例中，下部間隔件結構LS的上部表面LS_US可定位於比多個導電襯墊171的下部表面的水平高度更高的水平高度上。然而，在一些實例實施例中，下部間隔件結構LS的上部表面可定位於比多個導電襯墊171的下部表面的水平高度更低的水平高度上。
下部間隔件結構LS可具有自下部部分DC_LP與多個導電襯墊171之間沿著多個導電襯墊171的側表面延伸的一部分。下部間隔件結構LS的延伸部分可定位於比位元線接觸圖案DC的下部部分DC_LP的上部表面的水平高度更高的水平高度上。因此，下部間隔件結構LS的上部末端可定位於高於下部部分DC_LP的水平高度的水平高度上。在本文中，「上部末端」可指在組件當中定位於最高水平高度處的一部分。
在實例實施例中，下部間隔件結構LS可包含圍繞下部部分DC_LP的第一下部間隔件151及圍繞第一下部間隔件151的外側表面的第二下部間隔件152。
下部間隔件結構LS可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、低k材料或其組合，但實例實施例不限於此。在實例實施例中，第一下部間隔件151可包含氧化矽，且第二下部間隔件152可包含氮化矽。
上部間隔件結構US可在下部間隔件結構LS上將儲存節點觸點160及位元線結構BLS彼此隔離。
上部間隔件結構US可經安置以沿著位元線BL的側壁及位元線封蓋圖案BC的側壁延伸。安置於一個位元線結構BLS的相對側上的一對上部間隔件結構US可具有相對於位元線結構BLS的非對稱形狀。非對稱形狀可藉由封蓋絕緣層180形成。
在實例實施例中，下部間隔件結構LS可定位於比儲存節點觸點160的下部末端的水平高度更低的水平高度上。因此，下部間隔件結構LS可與儲存節點觸點160間隔開。在一些實例實施例中，上部間隔件結構US可包含延伸至下部間隔件結構LS與儲存節點觸點160之間的空間以將下部間隔件結構LS與儲存節點觸點160彼此間隔開的一部分。上部間隔件結構US可延伸至間隔以與多個導電襯墊171接觸。上部間隔件結構US可覆蓋下部間隔件結構LS的上部表面及側表面以及位元線接觸圖案DC的下部部分DC_LP的上部表面的部分。與下部間隔件結構LS接觸的上部間隔件結構US的下部表面的一部分可定位於高於與位元線接觸圖案DC接觸的上部間隔件結構US的下部表面的一部分的水平高度的水平高度上。此可由於下部間隔件結構LS的上部末端定位於高於位元線接觸圖案DC的下部部分DC_LP的上部末端的水平高度的水平高度上。
上部間隔件結構US可包含絕緣材料，例如氧化矽或氮化矽。在實例實施例中，上部間隔件結構US示出為單層，但上部間隔件結構US的材料及上部間隔件結構US的層的數目不限於此，且可改變為具有各種形式。
在實例實施例中，半導體裝置100可更包含絕緣擋板。絕緣擋板可以間隔方式在多個位元線結構BLS之間在例如Y方向的方向上安置。當在平面圖中查看時，絕緣擋板可與字元線結構WLS重疊。絕緣擋板可包含例如氮化矽。
儲存節點觸點160可電連接至主動區ACT的一個區域，例如第二雜質區105b。在實例實施例中，儲存節點觸點160可穿過障壁圖案130以與多個導電襯墊171接觸，且可經由多個導電襯墊171電連接至第二雜質區105b。儲存節點觸點160可使電容器結構CAP與第二雜質區105b彼此電連接。
在實例實施例中，可存在多個儲存節點觸點160。如圖1中所示出，當在平面圖中查看時，儲存節點觸點160中的各者可安置於沿著x方向鄰近的位元線結構BLS之間，特定言之，在位元線結構BLS的相對側上的間隔件結構SS之間。當在平面圖中查看時，儲存節點觸點160中的各者可安置於字元線結構WLS之間及位元線結構BLS之間。儲存節點觸點160中的各者可填充由在X方向上鄰近的位元線結構BLS以及在Y方向上鄰近的絕緣擋板界定的空間。儲存節點觸點160可沿著X方向及Y方向按行及列安置。
儲存節點觸點160可由例如Si、Ti、TiN、Ta、TaN、W、WN以及Al的導電材料製成，但實例實施例不限於此。在實例實施例中，儲存節點觸點160可包含多個層。
儲存節點觸點160的下部末端可定位於高於位元線接觸圖案DC的下部表面的水平高度的水平高度上。儲存節點觸點160的下部末端可定位於高於下部間隔件結構LS的水平高度的水平 高度上。儲存節點觸點160可藉由下部間隔件結構LS與位元線接觸圖案DC絕緣。
下部間隔件結構LS的上部末端的高度可藉由經由製程部分地移除下部間隔件結構LS的一部分而相對降低，藉此改良用於形成儲存節點觸點160的接觸孔製造製程的難度水平高度。此可由於製程所需的空間增加以對應於藉由移除下部間隔件結構LS的部分來固定的空間。因此，即使當多個導電襯墊171與位元線接觸圖案DC之間的寬度歸因於半導體裝置的高度整合而變得相對較窄時，儲存節點觸點160亦可穩定地形成。
下部間隔件結構LS可降低用於形成儲存節點觸點160的蝕刻製程的困難水平高度，同時將儲存節點觸點160及位元線接觸圖案DC彼此隔離，藉此為半導體裝置提供改良的電特性及製造良率。
金屬半導體層165可安置於儲存節點觸點160與著陸襯墊LP之間。金屬半導體層165可覆蓋儲存節點觸點160的上部表面。舉例而言，金屬半導體層165可為藉由對儲存節點觸點160的一部分執行矽化而形成的層。舉例而言，金屬半導體層165可包含CoSi、TiSi、NiSi、WSi或其他金屬矽化物，但實例實施例不限於此。在一些實例實施例中，可省略金屬半導體層165。
著陸襯墊LP可將儲存節點觸點160與電容器結構CAP彼此電連接。
著陸襯墊LP可安置於一對位元線結構BLS之間及儲存節點觸點160上。著陸襯墊LP可覆蓋金屬半導體層165的上部表面。著陸襯墊LP可與間隔件結構SS的側壁接觸。在實例實施例 中，上部間隔件結構US可自位元線結構BLS與儲存節點觸點160之間延伸至位元線結構BLS與著陸襯墊LP之間。著陸襯墊LP可穿過封蓋絕緣層180，且可與封蓋絕緣層180接觸。
在實例實施例中，可存在多個著陸襯墊LP，且多個著陸襯墊LP可以具有六邊形或蜂巢形狀的晶格圖案配置。多個著陸襯墊LP的配置可對應於電容器結構CAP的配置。
在實例實施例中，著陸襯墊LP可具有雙層結構，所述雙層結構包含導電層及覆蓋導電層的下部表面及側表面的障壁層。導電層可包含導電材料，例如Si、Ti、Ta、W以及Al中的至少一者，且障壁層可包含金屬氮化物，例如TiN、TaN以及WN中的至少一者，但實例實施例不限於此。然而，在一些實例實施例中，著陸襯墊LP的層的數目及著陸襯墊LP的形狀可以各種方式改變。
封蓋絕緣層180可安置於位元線結構BLS上。封蓋絕緣層180可安置為與位元線結構BLS、間隔件結構SS以及著陸襯墊LP接觸。在實例實施例中，封蓋絕緣層180可安置於多個著陸襯墊LP之間。封蓋絕緣層180可具有與間隔件結構SS的上部表面接觸的下部末端。
電容器結構CAP可安置於位元線結構BLS上以與著陸襯墊LP接觸。電容器結構CAP可包含下部電極192、電容器介電層194以及上部電極196。下部電極192及上部電極196可包含摻雜半導體、金屬氮化物、金屬以及金屬氧化物中的至少一者，但實例實施例不限於此。下部電極192及上部電極196可包含例如多晶矽、TiN、W、Ti、釕(Ru)以及WN中的至少一者。電容器介電層194可包含例如諸如氧化鋯(ZrO2)、氧化鋁(Al2O3)以及 氧化鉿(Hf2O3)的高k材料中的至少一者。在圖2中，示出電容器結構CAP具有柱體形狀，但實例實施例不限於此，且可具有圓柱體形狀。
圖4為根據一些實例實施例的半導體裝置100a的部分放大橫截面視圖。
參考圖4，下部間隔件結構LS的上部表面LS_US可定位於在遠離位元線接觸圖案DC的方向上變得較高的水平高度上。因此，下部間隔件結構LS可具有與多個導電襯墊171及/或絕緣圖案172接觸的區域中的上部末端，且可具有傾斜的上部表面。
在實例實施例中，參考圖9E，下部間隔件結構LS的上部表面LS_US可具有凹面形狀，其可為藉由各向同性地蝕刻及移除下部間隔件結構LS的一部分產生的結構。
圖5為根據一些實例實施例的半導體裝置100b的部分放大橫截面視圖。
參考圖5，下部間隔件結構LS的上部表面LS_US可定位於在遠離位元線接觸圖案DC的方向上變得較高的水平高度上。因此，下部間隔件結構LS可具有與多個導電襯墊171及/或絕緣圖案172接觸的區域中的上部末端，且可具有傾斜的上部表面。
不同於圖4，下部間隔件結構LS的上部表面LS_US可具有凸面形狀，其可為藉由經由圖9H中所示出的後續蝕刻製程及類似者蝕刻及移除下部間隔件結構LS的邊緣部分而產生的結構。
圖6為根據一些實例實施例的半導體裝置100c的示意性橫截面視圖。
參考圖6，儲存節點觸點160及下部間隔件結構LS可彼 此接觸，所述下部間隔件結構可為在用於形成儲存節點觸點160的孔相對深入地凹陷時產生的結構，或替代地，可為在下部間隔件結構LS的上部末端相對較高地形成時產生的結構。
下部間隔件結構LS的上部末端可定位於與儲存節點觸點160的下部末端的水平高度相同或實質上相同的水平高度上。儲存節點觸點160可覆蓋下部間隔件結構LS的上部表面。
圖7為根據一些實例實施例的半導體裝置100d的示意性橫截面視圖。
參考圖7，間隔件結構SS’的上部間隔件結構US’可包含覆蓋位元線結構BLS及下部間隔件結構LS的第一上部間隔件153，及覆蓋第一上部間隔件153的第二上部間隔件154。第一上部間隔件153可具有小於第二上部間隔件154的厚度的厚度，且可保形地安置於位元線結構BLS的側壁上。然而，在一些實例實施例中，第一上部間隔件153的厚度可大於第二上部間隔件154的厚度。在實例實施例中，第一上部間隔件153可覆蓋下部間隔件結構LS的上部表面及側表面的部分。然而，如圖6中所示出，當儲存節點觸點160覆蓋下部間隔件結構LS的上部表面時，第一上部間隔件153可僅覆蓋下部間隔件結構LS的側表面的一部分。
在實例實施例中，第一上部間隔件153及第二上部間隔件154可包含不同的絕緣材料。舉例而言，第一上部間隔件153可包含氧化矽，且第二上部間隔件154可包含氮化矽。然而，即使當第一上部間隔件153及第二上部間隔件154包含相同或實質上相同的材料時，第一上部間隔件153及第二上部間隔件154可歸因於製造製程條件而區別於彼此。
圖8為根據實例實施例的半導體裝置100e的示意性橫截面視圖。
參考圖8，間隔件結構SS”的上部間隔件結構US”可包含覆蓋位元線結構BLS及下部間隔件結構LS的第一上部間隔件153、覆蓋第一上部間隔件153的一部分的第三上部間隔件155以及第三上部間隔件155上的第四上部間隔件156。第一上部間隔件153可具有與參考圖7所描述的形狀相同或實質上相同的形狀，且因此省略其描述。
第三上部間隔件155可部分地填充第一上部間隔件153與儲存節點觸點160之間的空間的一部分。第三上部間隔件155可具有與障壁圖案130的上部表面相同或實質上相同的上部表面。
第四上部間隔件156可填充儲存節點觸點160與第三上部間隔件155上的位元線結構BLS之間的空間。第三上部間隔件155及第四上部間隔件156可包含絕緣材料，例如，氧化矽、氮化矽、氮氧化矽、低k材料或其組合，但實例實施例不限於此。第三上部間隔件155及第四上部間隔件156可包含不同的絕緣材料，但不限於此，且可包含相同材料。然而，在一些實例實施例中，第三上部間隔件155及第四上部間隔件156可根據製造製程條件而區別於彼此。
圖9為根據一些實例實施例的半導體裝置100f的示意性橫截面視圖。
參考圖9，半導體裝置100f可不包含多個導電襯墊171及絕緣圖案172。
障壁圖案130可在位元線結構BLS與基底101之間接觸 基底101。儲存節點觸點160可穿過障壁圖案130以與第二雜質區105b直接接觸。
位元線接觸圖案DC可藉由間隔件結構SS與第二雜質區105b及/或儲存節點觸點160間隔開。下部間隔件結構LS可定位於比障壁圖案130的下部表面的水平高度或儲存節點觸點160的下部表面的水平高度更低的水平高度上。
如參考圖2所描述，由於下部間隔件結構LS的上部末端相對降低，因此可改良用於製造儲存節點觸點160的接觸孔形成製程的困難水平高度。
圖10A至圖10K為示出製造根據一些實例實施例的半導體裝置的方法的示意性橫截面視圖。
參考圖10A，界定主動區ACT的裝置隔離層110可形成於基底101中，且字元線結構WLS可形成於基底101中。在基底101上，可形成多個導電襯墊171及絕緣圖案172，且可形成障壁圖案130a、障壁圖案130b以及障壁圖案130c。
首先，根據淺溝槽隔離(shallow trench isolation；STI)製程，基底101可經各向異性地蝕刻以形成溝槽，且絕緣材料可沈積於溝槽中，且接著可執行平坦化製程以形成裝置隔離層110。雜質可在裝置隔離層110形成之前植入至基底101中以形成雜質區105a及雜質區105b。然而，在一些實例實施例中，雜質區105a及雜質區105b可在裝置隔離層110形成之後或在另一處理操作中形成。
基底101可經各向異性地蝕刻以形成其中安置字元線WL的閘極溝槽。閘極溝槽可在X方向上延伸，且與主動區ACT 及裝置隔離層110相交。閘極介電層120、字元線WL以及內埋絕緣層125可依序形成於閘極溝槽中。閘極介電層120可經形成以在閘極溝槽的內側壁及底部表面的至少部分上具有均勻或實質上均勻的厚度。可藉由主動區ACT的氧化製程或介電材料的沈積製程來形成閘極介電層120。字元線WL可藉由在閘極溝槽中沈積導電材料且使導電材料凹陷以具有自其上部部分所需(或替代地預定)的深度來形成。內埋絕緣層125可藉由沈積絕緣材料以填充閘極溝槽的剩餘部分，且接著執行平坦化製程來形成。因此，可形成字元線結構WLS。
導電材料層可形成於基底101上，且導電材料層的一部分可經蝕刻以形成穿過導電材料層及多個導電襯墊171的溝槽。絕緣圖案172可藉由用絕緣材料填充溝槽及執行平坦化製程而形成。
第一障壁圖案130a、第二障壁圖案130b以及第三障壁圖案130c可依序沈積於多個導電襯墊171及絕緣圖案172上。第一障壁圖案130a、第二障壁圖案130b以及第三障壁圖案130c可包含不同的絕緣材料。舉例而言，第一障壁圖案130a、第二障壁圖案130b以及第三障壁圖案130c可分別包含氧化矽、氮化矽以及氮氧化矽，但實例實施例不限於此。亦即，障壁圖案130a、障壁圖案130b以及障壁圖案130c中的各者的層的數目、厚度以及材料可以各種方式改變。
參考圖10B，在障壁圖案130a、障壁圖案130b以及障壁圖案130c上，可形成第一初級導電層141'，且可形成第一開口OP1。
第一初級導電層141'可沈積於障壁圖案130a、障壁圖案130b以及障壁圖案130c上。第一初級導電層141'可包含例如多晶矽。
隨後，遮罩M可形成於第一初級導電圖案141'上，且蝕刻製程可使用遮罩M來執行以形成穿過障壁圖案130a、障壁圖案130b以及障壁圖案130c、多個導電襯墊171以及絕緣圖案172的第一開口OP1。在實例實施例中，遮罩M可包含氧化矽。基底101的一部分可由第一開口OP1暴露。
參考圖10C，可形成覆蓋第一開口OP1的內側壁的第一下部間隔件151及第二下部間隔件152。
可沈積保形地覆蓋第一開口OP1的內側壁及底部表面的第二下部間隔件152，且第一下部間隔件151可沈積於第二下部間隔件152上。此後，可執行各向異性蝕刻製程以移除第一開口OP1的底部表面上的第一下部間隔件151及第二下部間隔件152。因此，可形成覆蓋第一開口OP1的內側壁的第一間隔件151及第二間隔件152。
參考圖10D，模製層118可經形成以在第一開口OP1中具有部分深度。
模製層118可覆蓋基底101的經暴露上部表面。模製層118可經形成以具有低於多個導電襯墊171的上部表面的上部表面。在實例實施例中，模製層118可包含碳(C)，但模製層118的材料不限於此。
參考圖10E及圖10F，可移除第一下部間隔件151及第二下部間隔件152的部分，且可移除模製層118。
可藉由執行各向同性蝕刻製程來移除第一下部間隔件151及第二下部間隔件152的部分。在實例實施例中，可使用氟(F)氣體執行各向同性蝕刻製程。第一下部間隔件151及第二下部間隔件152的上部表面可定位於與模製層118的上部表面的水平高度相同或實質上相同的水平高度上。第二下部間隔件152可具有低於多個導電襯墊171及/或絕緣圖案172的上部表面的水平高度的水平高度上的上部末端，且可覆蓋多個導電襯墊171的側表面的部分。
可相對於第一下部間隔件151及第二下部間隔件152選擇性地移除模製層118。因此，第一下部間隔件151及第二下部間隔件152可不經移除，且可維持經由各向同性蝕刻製程形成的上部末端。
參考圖10G，可形成位元線接觸圖案DC。
在形成覆蓋第一下部間隔件151及第二下部間隔件152以及第一開口OP1的導電材料之後，可經由回蝕製程移除導電材料的一部分以形成位元線接觸圖案DC，且移除遮罩M。在實例實施例中，導電材料可包含多晶矽。第一初級導電層141'及位元線接觸圖案DC可具有相同或實質上相同的上部表面。
參考圖10H，可形成位元線結構BLS。
第一初級導電層、第二初級導電層以及第三初級導電層以及初級位元線封蓋層可依序形成於位元線接觸圖案DC及第一初級導電層141'上，且可形成穿過其的第二開口OP2，藉此形成依序堆疊的第一導電圖案141、第二導電圖案142、第三導電圖案143以及位元線封蓋圖案BC。因此，可形成包含第一導電圖案 141、第二導電圖案142以及第三導電圖案143的位元線BL及包含位元線封蓋圖案BC的位元線結構BLS。
由於在形成第二開口OP2的蝕刻製程中基底101未經由位元線接觸圖案DC暴露，因此位元線接觸圖案DC可包含在x方向上具有第一寬度的下部部分及具有實質上等於下部部分上的第二導電圖案142的寬度的第二寬度的上部部分。第一寬度可大於第二寬度。
由於在形成第二開口OP2的蝕刻製程中相對於第一下部間隔件151及第二下部間隔件152選擇性地移除位元線接觸圖案DC，因此第一下部間隔件151及第二下部間隔件152暴露至的第二開口OP2的下部表面的水平高度可高於位元線接觸圖案DC暴露至的第二開口OP2的下部表面的水平高度。
參考圖10I，上部間隔件結構US可形成於第二開口OP2中。
上部間隔件結構US可覆蓋第二開口OP2的內側壁及底部表面。因此，上部間隔件結構US可覆蓋位元線結構BLS的側壁，且可覆蓋位元線接觸圖案DC以及下部間隔件151及下部間隔件152。
參考圖10J，可形成第三開口OP3。
首先，絕緣擋板可藉由在位元線結構BLS之間形成犧牲圖案，且蝕刻犧牲圖案的部分以填充不同於犧牲圖案的絕緣材料的絕緣材料(例如氮化矽)而形成。絕緣擋板可經安置以在z方向上與字元線結構WLS重疊。犧牲圖案及絕緣擋板可沿著y方向交替地安置。
隨後，可對犧牲圖案及上部間隔件結構US的一部分執行蝕刻製程以形成第三開口OP3。第三開口OP3可穿過障壁圖案130a、障壁圖案130b以及障壁圖案130c。另外，第三開口OP3可移除多個導電襯墊171的部分以暴露多個導電襯墊171。
在蝕刻製程中，歸因於位元線結構BLS及/或位元線接觸圖案DC與下部間隔件151及下部間隔件152之間的狹窄寬度或下部間隔件151及下部間隔件152與多個導電襯墊171之間的不同蝕刻比率，可增加用於形成第三開口OP3的製程的困難水平高度。然而，藉由將下部間隔件151及下部間隔件152的上部末端降低至比圖10D至圖10F的多個導電襯墊171的上部表面的水平高度更低的水平高度，可相對加寬位元線結構BLS及/或位元線接觸圖案DC與多個導電襯墊171之間的寬度，且下部間隔件151及下部間隔件152可不影響蝕刻製程。因此，即使在多個導電襯墊171與位元線接觸圖案DC之間的寬度相對較窄時，亦可易於形成第三開口OP3。
另外，第三開口OP3可形成為具有相對更深的深度以足夠暴露多個導電襯墊171。亦即，下部間隔件151及下部間隔件152可增加多個導電襯墊171與儲存節點觸點160之間的接觸面積(參見圖10K)以經由後續製程形成，同時將多個導電襯墊171及位元線接觸圖案DC彼此電隔離，藉此提供具有改良的電特性的半導體裝置。
參考圖10K，可形成儲存節點觸點160及金屬半導體層165。
儲存節點觸點160可藉由用導電材料填充第三開口OP3 及執行蝕刻製程來形成。導電材料可包含例如摻雜半導體材料、金屬以及金屬氮化物中的至少一者，但實例實施例不限於此。在一些實例實施例中，導電材料可包含多晶矽。
隨後，金屬半導體層165可形成於儲存節點觸點160上。可藉由使儲存節點觸點160的上部表面與金屬材料反應來形成金屬半導體層165。反應可包含例如矽化製程。
隨後，參考圖2，可形成著陸襯墊LP，可形成封蓋絕緣層180，且可形成電容器結構CAP。
首先，著陸襯墊LP可形成於金屬半導體層165上。著陸襯墊LP可在位元線結構BLS之間延伸，且分別連接至儲存節點觸點160的著陸襯墊LP可彼此隔離。
隨後，可形成在著陸襯墊LP之間延伸且與上部間隔件結構US接觸的封蓋絕緣層180。
隨後，在藉由執行平坦化製程及/或回蝕製程移除封蓋絕緣層180的一部分之後，電容器結構CAP可形成於著陸襯墊LP上。因此，可製造圖1至圖3的半導體裝置100。
根據一些實例實施例，可就結構而言最佳化間隔件結構，藉此提供具有改良的電特性的半導體裝置。
將理解，當諸如層、膜、區或基底的元件稱為「位於」另一元件「上」時，其可直接位於另一元件上或亦可存在介入元件。相比之下，當元件稱為「直接位於」另一元件「上」時，不存在介入元件。應進一步理解，當元件稱為「位於」另一元件「上」時，其可在另一元件上方或下方或鄰近於(例如水平地鄰近於)另一元件。
將理解，本文中描述為「實質上」相同及/或一致的元件及/或其屬性涵蓋具有在量值上等於或低於10%的相對差的元件及/或其屬性。此外，無論元件及/或其性質是否修改為「實質上」，將理解此等元件及/或其性質應解釋為包含關於所陳述元件及/或其屬性的製造或操作容限(例如±10%)。
儘管上文已繪示及描述一些實例實施例，但將顯而易見，可在不脫離本發明概念的情況下進行修改及變化。
100:半導體裝置
101:基底
105a:第一雜質區
105b:第二雜質區
110:裝置隔離層
120:閘極介電層
125:內埋絕緣層
130:障壁圖案
130a:第一障壁圖案
130b:第二障壁圖案
130c:第三障壁圖案
141:第一導電圖案
142:第二導電圖案
143:第三導電圖案
151:第一下部間隔件
152:第二下部間隔件
160:儲存節點觸點
165:金屬半導體層
171:導電襯墊
172:絕緣圖案
180:封蓋絕緣層
192:下部電極
194:電容器介電層
196:上部電極
I-I'、II-II':切線
「A」:區域
ACT:主動區
BC:位元線封蓋圖案
BL:位元線
BLS:位元線結構
CAP:電容器結構
DC:位元線接觸圖案
LP:著陸襯墊
LS:下部間隔件結構
SS:間隔件結構
US:上部間隔件結構
WL:字元線
WLS:字元線結構

Claims (10)

  1. 一種半導體裝置，包括： 基底，包含主動區； 字元線結構，在第一水平方向上延伸； 位元線結構，位於所述基底上，所述位元線結構在第二水平方向上延伸，所述第二水平方向與所述第一水平方向相交； 位元線接觸圖案，經組態以將所述主動區的第一雜質區與所述位元線結構電連接，所述位元線接觸圖案包含下部部分及上部部分，所述上部部分在所述第一水平方向上具有比所述下部部分的寬度更窄的寬度； 儲存節點觸點，位於所述位元線結構的側壁上，所述儲存節點觸點電連接至所述主動區的第二雜質區； 間隔件結構，位於所述位元線結構的所述側壁上，所述間隔件結構位於所述位元線接觸圖案的側壁上，所述間隔件結構包含圍繞所述下部部分的側表面的下部間隔件結構，所述間隔件結構包含安置於所述上部部分的側表面上的上部間隔件結構，所述位元線結構的所述側壁位於所述下部間隔件結構上，且所述下部間隔件結構的上部末端位於與所述儲存節點觸點的下部末端的水平高度相同或低於所述水平高度的水平高度上；以及 電容器結構，電連接至所述儲存節點觸點。
  2. 如請求項1所述的半導體裝置，其中所述下部間隔件結構的所述上部末端的所述水平高度高於所述位元線接觸圖案的所述下部部分。
  3. 如請求項1所述的半導體裝置，其中所述下部間隔件結構包含圍繞所述下部部分的所述側表面的第一下部間隔件及圍繞所述第一下部間隔件的外側表面的第二下部間隔件。
  4. 如請求項1所述的半導體裝置，其中 所述下部間隔件結構與所述儲存節點觸點間隔開，且 所述上部間隔件結構延伸至所述下部間隔件結構與所述儲存節點觸點之間的空間。
  5. 如請求項1所述的半導體裝置，更包括： 多個導電襯墊，位於所述基底上； 絕緣圖案，經組態以使所述多個導電襯墊彼此間隔開；以及 障壁圖案，位於所述多個導電襯墊及所述絕緣圖案上， 其中所述儲存節點觸點經組態以穿過所述障壁圖案以接觸所述多個導電襯墊。
  6. 如請求項5所述的半導體裝置，其中所述下部間隔件結構的所述上部末端的所述水平高度低於所述多個導電襯墊的上部表面的水平高度。
  7. 如請求項5所述的半導體裝置，其中所述上部間隔件結構與所述多個導電襯墊接觸。
  8. 如請求項1所述的半導體裝置，其中 所述下部間隔件結構的上部表面的第一部分位於比所述下部間隔件結構的所述上部表面的第二部分更高的水平高度處，且所述第一部分比所述第二部分更遠離所述位元線接觸圖案，且所述下部間隔件結構的所述上部表面界定凹面形狀。
  9. 一種半導體裝置，包括： 基底，包含主動區； 字元線結構，在所述基底中在第一水平方向上延伸； 多個導電襯墊，位於所述基底上； 絕緣圖案，經組態以使所述多個導電襯墊彼此間隔開； 位元線結構，位於所述多個導電襯墊及所述絕緣圖案上，所述位元線結構在第二水平方向上延伸，所述第二水平方向與所述第一水平方向相交； 位元線接觸圖案，經組態以將所述主動區的第一雜質區與所述位元線結構電連接； 儲存節點觸點，位於所述位元線結構的側壁上，所述儲存節點觸點與所述多個導電襯墊接觸且電連接至所述主動區的第二雜質區； 間隔件結構，位於所述位元線結構的所述側壁上及所述位元線接觸圖案的側壁上，所述間隔件結構包含圍繞所述位元線接觸圖案的側表面的一部分的下部間隔件結構，所述間隔件結構包含位於所述儲存節點觸點與所述位元線結構之間的上部間隔件結構，且所述下部間隔件結構的上部末端位於低於所述多個導電襯墊的上部表面的水平高度的水平高度上；以及 電容器結構，電連接至所述儲存節點觸點。
  10. 如請求項9所述的半導體裝置，其中所述下部間隔件結構的所述上部末端高於所述多個導電襯墊的下部表面的水平高度。
TW111148025A 2022-02-07 2022-12-14 半導體裝置 TWI841117B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0015506 2022-02-07
KR1020220015506A KR20230119405A (ko) 2022-02-07 2022-02-07 반도체 소자

Publications (2)

Publication Number Publication Date
TW202333352A TW202333352A (zh) 2023-08-16
TWI841117B true TWI841117B (zh) 2024-05-01

Family

ID=87502617

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111148025A TWI841117B (zh) 2022-02-07 2022-12-14 半導體裝置

Country Status (4)

Country Link
US (1) US20230253318A1 (zh)
KR (1) KR20230119405A (zh)
CN (1) CN116568026A (zh)
TW (1) TWI841117B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210134809A1 (en) * 2017-05-25 2021-05-06 Samsung Electronics Co., Ltd. Semiconductor devices including enlarged contact hole and methods of forming the same
US20210296237A1 (en) * 2020-03-17 2021-09-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210134809A1 (en) * 2017-05-25 2021-05-06 Samsung Electronics Co., Ltd. Semiconductor devices including enlarged contact hole and methods of forming the same
US20210296237A1 (en) * 2020-03-17 2021-09-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same

Also Published As

Publication number Publication date
CN116568026A (zh) 2023-08-08
TW202333352A (zh) 2023-08-16
KR20230119405A (ko) 2023-08-16
US20230253318A1 (en) 2023-08-10

Similar Documents

Publication Publication Date Title
JP7292027B2 (ja) 垂直型メモリ装置
TWI788828B (zh) 半導體元件
TWI680564B (zh) 半導體裝置及其製造方法
TW202243113A (zh) 積體電路裝置
TWI841117B (zh) 半導體裝置
US20230225113A1 (en) Semiconductor device
US7119390B2 (en) Dynamic random access memory and fabrication thereof
CN115621195A (zh) 半导体器件及其制造方法
CN113437070A (zh) 半导体装置及其形成方法
TWI853417B (zh) 半導體裝置
US20230371235A1 (en) Semiconductor device
US20240172426A1 (en) Semiconductor device
US20240130116A1 (en) Semiconductor device
US20240023319A1 (en) Semiconductor device
US20230320080A1 (en) Semiconductor memory device
US20240023318A1 (en) Semiconductor device
US20240162281A1 (en) Semiconductor device
WO2023130698A1 (zh) 半导体结构及其制备方法
US11882687B2 (en) Semiconductor devices
US20240260250A1 (en) Semiconductor devices having contact plugs
US20240284657A1 (en) Semiconductor devices having gate structures
KR20230062490A (ko) 비트라인 콘택을 포함하는 반도체 소자
KR101057187B1 (ko) 수직 채널 트랜지스터의 제조 방법
TW202437860A (zh) 半導體元件
CN118510267A (zh) 半导体器件