KR20230062490A - 비트라인 콘택을 포함하는 반도체 소자 - Google Patents
비트라인 콘택을 포함하는 반도체 소자 Download PDFInfo
- Publication number
- KR20230062490A KR20230062490A KR1020230051467A KR20230051467A KR20230062490A KR 20230062490 A KR20230062490 A KR 20230062490A KR 1020230051467 A KR1020230051467 A KR 1020230051467A KR 20230051467 A KR20230051467 A KR 20230051467A KR 20230062490 A KR20230062490 A KR 20230062490A
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- material layer
- layer
- semiconductor material
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 233
- 239000000463 material Substances 0.000 claims abstract description 128
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 claims abstract description 49
- 230000008569 process Effects 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 238000011065 in-situ storage Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 52
- 150000001875 compounds Chemical class 0.000 claims description 38
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 abstract 4
- 125000006850 spacer group Chemical group 0.000 description 54
- 238000003860 storage Methods 0.000 description 38
- 239000011810 insulating material Substances 0.000 description 19
- 238000002955 isolation Methods 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000007769 metal material Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
예시적인 실시예들에 따른 반도체 소자 제조 방법은, 활성 영역을 포함하는 기판 내에 상기 활성 영역을 가로지르며 수평 방향으로 연장되는 워드라인 구조물을 형성하고, 상기 기판 상에 도전성 패드를 형성하고, 상기 도전성 패드 상에 버퍼층을 형성하고, 상기 도전성 패드 및 상기 버퍼층을 식각하여 상기 활성 영역을 노출시키는 비트라인 콘택 홀을 형성하고, 상기 비트라인 콘택 홀의 하부에 상기 활성 영역으로부터 예비 반도체 물질층을 성장시키고, 상기 예비 반도체 물질층을 식각하여 반도체 물질층을 형성하고, 상기 비트라인 콘택 홀을 채우도록 상기 반도체 물질층 상에 도전성 물질을 형성하여 예비 비트라인 콘택을 형성하고, 및 상기 예비 비트라인 콘택을 식각하여 상기 반도체 물질층 상에 하부 메탈 콘택 및 상부 메탈 콘택을 형성하는 것을 포함한다. 상기 예비 반도체 물질층을 성장시키는 공정 및 상기 예비 반도체 물질층을 식각하는 공정은 인-시츄(in-situ)로 수행된다.
Description
본 발명은 비트라인 콘택을 포함하는 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고성능의 반도체 소자를 제조하기 위해서, 전기적 배선 및 콘택 사이의 접촉 저항을 감소시키기 위한 기술이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 전기적 특성 및 생산성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자 제조 방법은, 활성 영역을 포함하는 기판 내에 상기 활성 영역을 가로지르며 수평 방향으로 연장되는 워드라인 구조물을 형성하고; 상기 기판 상에 도전성 패드를 형성하고; 상기 도전성 패드 상에 버퍼층을 형성하고; 상기 도전성 패드 및 상기 버퍼층을 식각하여 상기 활성 영역을 노출시키는 비트라인 콘택 홀을 형성하고; 상기 비트라인 콘택 홀의 하부에 상기 활성 영역으로부터 예비 반도체 물질층을 성장시키고; 상기 예비 반도체 물질층을 식각하여 반도체 물질층을 형성하고; 상기 비트라인 콘택 홀을 채우도록 상기 반도체 물질층 상에 도전성 물질을 형성하여 예비 비트라인 콘택을 형성하고; 및 상기 예비 비트라인 콘택을 식각하여 상기 반도체 물질층 상에 하부 메탈 콘택 및 상부 메탈 콘택을 형성하는 것을 포함할 수 있다. 상기 예비 반도체 물질층을 성장시키는 공정 및 상기 예비 반도체 물질층을 식각하는 공정은 인-시츄(in-situ)로 수행될 수 있다.
예시적인 실시예들에 따른 반도체 소자 제조 방법은, 활성 영역을 포함하는 기판 내에 상기 활성 영역을 가로지르며 수평 방향으로 연장되는 워드라인 구조물을 형성하고; 상기 기판 상에 도전성 패드를 형성하고; 상기 도전성 패드 상에 버퍼층을 형성하고; 상기 도전성 패드 및 상기 버퍼층을 식각하여 상기 활성 영역을 노출시키는 비트라인 콘택 홀을 형성하고; 상기 노출된 활성 영역을 식각하고, 상기 비트라인 콘택 홀의 하부에 상기 활성 영역으로부터 예비 반도체 물질층을 성장시키고; 상기 예비 반도체 물질층을 식각하여 반도체 물질층을 형성하고; 상기 비트라인 콘택 홀을 채우도록 상기 반도체 물질층 상에 도전성 물질을 형성하여 예비 비트라인 콘택을 형성하고; 및 상기 예비 비트라인 콘택을 식각하여 상기 반도체 물질층 상에 하부 메탈 콘택 및 상부 메탈 콘택을 형성하는 것을 포함할 수 있다. 상기 활성 영역을 식각하는 공정, 상기 예비 반도체 물질층을 성장시키는 공정 및 상기 예비 반도체 물질층을 식각하는 공정은 인-시츄(in-situ)로 수행될 수 있다.
본 개시의 실시예에 따르면, 비트라인 콘택은 금속을 포함하는 하부, 상부 메탈 및 하부 메탈 아래의 반도체 물질층을 포함한다. 반도체 물질층은 기판의 활성 영역으로부터 성장되며, 요철 형상을 갖도록 식각될 수 있다. 따라서, 하부 메탈과 반도체 물질층 사이의 저항이 감소될 수 있으며 반도체 소자의 전기적 특성이 향상될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I' 및 II-II'을 따른 수직단면도들이다.
도 3은 도 1에 도시된 반도체 소자의 부분 확대 단면도이다.
도 4 내지 도 9는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다.
도 10 내지 도 15는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I' 및 II-II'을 따른 수직단면도들이다.
도 3은 도 1에 도시된 반도체 소자의 부분 확대 단면도이다.
도 4 내지 도 9는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다.
도 10 내지 도 15는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자(100)의 개략적인 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I' 및 II-II'을 따른 수직단면도들이다.
도 3은 도 1에 도시된 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는, 활성 영역(ACT)을 포함하는 기판(101), 기판(101) 내에 매립되어 연장되며 워드라인(WL)을 포함하는 워드라인 구조물(WLS), 기판(101) 상에서 워드라인 구조물(WLS)과 교차하여 연장되며 비트라인(BL)을 포함하는 비트라인 구조물(BLS), 비트라인 구조물(BLS)의 양측의 스페이서 구조물들(SS), 비트라인 구조물(BLS)의 상부에 배치되는 캐패시터 구조물(CAP), 비트라인 구조물(BLS)과 활성 영역(ACT)을 전기적으로 연결하는 비트라인 콘택(DC), 캐패시터 구조물(CAP)과 활성 영역(ACT)을 전기적으로 연결하는 스토리지 노드 콘택(160), 스토리지 노드 콘택(160)과 캐패시터 구조물(CAP)을 전기적으로 연결하는 랜딩 패드(LP), 및 비트라인 구조물(BLS) 상의 캡핑 절연층(180)을 포함할 수 있다. 반도체 소자(100)는, 활성 영역(ACT)을 정의하는 소자분리층들(107)을 더 포함할 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역(ACT)은 소자분리층들(107)에 의해 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 x 방향과 y 방향 사이의 일 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 일 방향은 워드라인(WL) 및 비트라인(BL)의 연장 방향에 대하여 경사진 방향일 수 있다. 활성 영역(ACT)은 비트라인 구조물(BLS) 및/또는 워드라인 구조물(WLS)과 교차할 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 예시적인 실시예에서, 제1 불순물 영역(105a)은 상기 드레인 영역이고, 제2 불순물 영역(105b)은 상기 소스 영역일 수 있다. 다만, 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자분리층들(107)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층들(107)은 활성 영역(ACT)을 둘러싸면서 이들을 서로 이격 시키는 필드 영역일 수 있다. 소자분리층들(107)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다. 예시적인 실시예에서, 소자분리층들(107) 각각은 복수의 층들을 포함할 수 있다.
워드라인 구조물(WLS) 각각은 게이트 유전층(120), 워드라인(WL), 및 매립 절연층(125)을 포함할 수 있다.
워드라인(WL)은 기판(101) 내에서 연장되는 게이트 트렌치들 내에 배치될 수 있다. 워드라인(WL)은 기판(101) 내에서 활성 영역(ACT)을 가로질러 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 워드라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드라인(WL) 및 제1 및 제2 불순물 영역들(105a, 105b)을 포함하는 트랜지스터들은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다.
워드라인(WL)은 상기 게이트 트렌치들의 하부에 소정 두께로 배치될 수 있다. 워드라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 워드라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 워드라인(WL)은 복수의 층들을 포함할 수 있다.
게이트 유전층(120)은 상기 게이트 트렌치들의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 상기 게이트 트렌치들의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 워드라인(WL)과 활성 영역(ACT) 사이에 배치될 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
매립 절연층(125)은 워드라인(WL) 상에 배치되고 상기 게이트 트렌치들을 채울 수 있다. 매립 절연층(125)은 절연 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 게이트 유전층(120)은 워드라인(WL)의 측면을 따라 연장하여 매립 절연층(125)의 측면을 덮을 수 있으나, 실시예들에 따라 이와 달리 게이트 유전층(120)의 상단이 매립 절연층(125)에 의해 덮일 수도 있다.
예시적인 실시예에서, 반도체 소자(100)는 기판(101) 상에 배치된 복수의 도전성 패드들(130) 및 복수의 도전성 패드들(130) 각각을 이격시키는 절연 패턴(131)을 포함할 수 있다. 복수의 도전성 패드들(130) 각각은 활성 영역(ACT)과 전기적으로 연결될 수 있다. 복수의 도전성 패드들(130)의 하부면은 활성 영역(ACT)의 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 즉, 복수의 도전성 패드들(130) 각각은 스토리지 노드 콘택(160)과 제2 불순물 영역(105b)을 전기적으로 연결할 수 있다.
예시적인 실시예에서, 복수의 도전성 패드들(130)은 실리콘 등의 반도체 물질층(130a), 반도체 물질층(130a) 상의 금속-반도체층(130b), 및 금속-반도체층(130b) 상의 금속층(130c)을 포함할 수 있다. 다만, 실시예들에 따라, 이와 달리 복수의 도전성 패드들(130)은 하나의 반도체층일 수도 있다. 이 경우, 복수의 도전성 패드들(130)은 N형의 도전형을 갖는 실리콘을 포함할 수 있다.
절연 패턴(131)은 복수의 도전성 패드들(130) 사이에서 도전성 패드들(130) 각각을 둘러쌀 수 있다. 절연 패턴(131)은 복수의 도전성 패드들(130)을 관통하여 각각의 복수의 도전성 패드들(130)의 전기적 분리를 이룰 수 있다. 절연 패턴(131)은 소자분리층들(107)과 다른 절연 물질을 포함할 수 있다. 상기 절연 물질은, 예를 들어 실리콘 질화물일 수 있다. 예시적인 실시예에서, 절연 패턴(131)은 복수의 도전성 패드들(130)의 하면보다 깊게 리세스 되어 복수의 도전성 패드들(130)의 하면보다 낮은 레벨의 하면을 가질 수 있으나, 이에 한정되지 않는다. 복수의 도전성 패드들(130)의 상면과 절연 패턴(131)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다.
버퍼층(135)은 기판(101) 상에 배치될 수 있다. 버퍼층(135)은 기판(101)과 비트라인 구조물(BLS) 사이에 배치될 수 있다.
예시적인 실시예에서, 버퍼층(135)은 복수의 도전성 패드들(130) 및 절연 패턴(131) 상에 배치될 수 있다. 이 경우, 버퍼층(135)의 하면은 복수의 도전성 패드들(130) 및 절연 패턴(131)의 상면과 접촉할 수 있다. 스토리지 노드 콘택(160)은 버퍼층(135)을 관통하여 복수의 도전성 패드들(130)과 접촉함으로써, 활성 영역(ACT)에 전기적으로 연결될 수 있다. 버퍼층(135)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 버퍼층(135)은 제1 버퍼층(135a), 제2 버퍼층(135b), 및 제3 버퍼층(135c)을 포함할 수 있다. 예를 들어, 제1 버퍼층(130a)은 실리콘 산화물을 포함하고, 제2 버퍼층(130b)은 실리콘 질화물을 포함하며, 제3 버퍼층(130c)은 실리콘 산화물을 포함할 수 있다. 다만, 실시예들에 따라 버퍼층(135)은 도면에서 3개의 층으로 도시된 것과 달리 다양한 개수의 층을 갖거나 다른 물질을 포함할 수 있다.
비트라인 구조물(BLS)은 워드라인(WL)과 수직하게 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 비트라인 구조물(BLS)은 비트라인(BL) 및 비트라인 상의 비트라인 캡핑 패턴(BC)을 포함할 수 있다.
비트라인(BL)은 버퍼층(135) 상에 배치될 수 있다. 비트라인(BL)은 금속 물질, 예를 들어, 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 몰리브데넘(Mo)을 포함할 수 있다. 다만, 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 캡핑 패턴(BC)은 비트라인(BL) 상에 배치될 수 있다. 비트라인 캡핑 패턴(BC)은 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 다만, 비트라인 캡핑 패턴(BC)을 이루는 절연 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다. 또한, 비트라인 캡핑 패턴(BC)이 복수 개의 물질층들을 포함하고, 상기 복수 개의 물질층들이 동일한 물질을 포함하더라도 물성의 차이에 의해 경계가 구분될 수 있다.
비트라인 콘택(DC)은 비트라인(BL)과 실질적으로 동일한 레벨의 상면을 갖고, 비트라인 캡핑 패턴(BC)과 접촉할 수 있다. 비트라인 콘택(DC)은 버퍼층(135)을 관통하여 활성 영역(ACT)의 제1 불순물 영역(105a)과 접촉할 수 있다. 비트라인 콘택(DC)은 제1 불순물 영역(105a)을 노출시키는 비트라인 콘택 홀(DCH) 내에 국소적으로 배치될 수 있다.
예시적인 실시예에서, 비트라인 콘택(DC)은 비트라인(BL)과 일체로 연결되어 비트라인 콘택 홀(DCH) 내로 연장되는 부분을 포함하는 형태일 수 있다. 따라서, 비트라인 콘택(DC)은 비트라인(BL)과 동일한 금속 물질, 예를 들어, 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 몰리브데넘(Mo)을 포함할 수 있다. 비트라인 콘택(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 비트라인 콘택(DC)은 스페이서 구조물들(SS)에 의해 복수의 도전성 패드들(130) 및/또는 스토리지 노드 콘택(160)과 이격될 수 있다.
예시적인 실시예에서, 비트라인 콘택(DC)은 반도체 물질층(SM), 금속-반도체 화합물층(SL), 하부 메탈 콘택(DC1) 및 상부 메탈 콘택(DC2)을 포함할 수 있다. 반도체 물질층(SM)의 하면은 활성 영역(ACT)의 제1 불순물 영역(105a)의 상면 및 소자분리층(107)의 상면과 접할 수 있다. 일 실시예에서, 반도체 물질층(SM)의 상면은 기판(101)의 상면에 대하여 평평하지 않을 수 있다. 예를 들어, 반도체 물질층(SM)의 상면은 요철 형상을 가질 수 있으며, 상기 요철 형상은 삼각형 패턴을 포함할 수 있다. 일부 실시예들에서, 상기 요철 형상은 마름포 패턴 또는 사각형 패턴을 가질 수 있다.
일 실시예에서, 반도체 물질층(SM)은 활성 영역(ACT)의 제1 불순물 영역(105a)으로부터 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정에 의해 형성된 것일 수 있다. 반도체 물질층(SM)은 반도체 물질 및 불순물을 포함할 수 있다. 예를 들어, 반도체 물질층(SM)은 인(P), 비소(As) 및 안티몬(Sb)과 같은 n형 불순물을 포함할 수 있다. 일 실시예에서, 반도체 물질층(SM)은 인(P)을 포함할 수 있다. 반도체 물질층(SM)에 포함된 불순물의 비율은 0.5at% 내지 10at%일 수 있다. 상기 반도체 물질은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
금속-반도체 화합물층(SL)은 반도체 물질층(SM) 상에 배치될 수 있다. 금속-반도체 화합물층(SL)의 두께는 반도체 물질층(SM)의 두께보다 작을 수 있다. 금속-반도체 화합물층(SL)의 하면은 반도체 물질층(SM)의 상면과 접하므로, 일 실시예에서 금속-반도체 화합물층(SL)의 하면은 요철 형상을 가질 수 있다. 또한, 금속-반도체 화합물층(SL)의 상면은 요철 형상을 가질 수 있으며, 예를 들어 상기 요철 형상은 물결 모양의 패턴을 포함할 수 있다.
금속-반도체 화합물층(SL)은 반도체 물질층(SM)의 일부가 실리사이드화되어 형성된 것일 수 있다. 예를 들어, 반도체 물질층(SM) 상에 금속 물질을 형성하고 실리사이드 형성 공정을 수행하거나, 하부 메탈 콘택(DC1) 및 상부 메탈 콘택(DC2)의 금속 물질이 반도체 물질층(SM)으로 확산되어 형성된 것일 수 있다. 금속-반도체 화합물층(SL)은 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 예시적인 실시예에서, 금속-반도체 화합물층(SL)은 반도체 물질층(SM)으로부터 돌출된 형태일 수 있으나, 금속-반도체 화합물층(SL)을 이루는 금속 원소의 종류에 따라 반도체 물질층(SM) 내로 매립된 형태를 갖는 등 다양한 형태를 가질 수 있다. 금속-반도체 화합물층(SL)은 금속 물질을 포함하는 하부 메탈 콘택(DC1)과 반도체 물질층(SM) 사이의 전기적 특성을 향상시키기 위해 형성될 수 있다.
하부 메탈 콘택(DC1)은 반도체 화합물층(SL) 상에 배치될 수 있으며, 상부 메탈 콘택(DC2)은 하부 메탈 콘택(DC1) 상에 배치될 수 있다. 상부 메탈 콘택(DC2)은 비트라인 콘택(DC)의 금속 부분 중 폭이 상대적으로 일정하며 수직으로 연장되는 부분을 지칭할 수 있으며, 하부 메탈 콘택(DC1)은 상부 메탈 콘택(DC2) 아래에 배치되는 부분을 지칭할 수 있다. 하부 메탈 콘택(DC1)은 상부 메탈 콘택(DC2)과 동일한 물질을 포함할 수 있으며 일체로 연결될 수 있다. 하부 메탈 콘택(DC1)의 하면은 금속-반도체 화합물층(SL)의 상면과 접하므로, 요철 형상을 가질 수 있다. 예를 들어, 상기 요철 형상은 물결 모양의 패턴을 포함할 수 있다. 하부 메탈 콘택(DC1) 및 상부 메탈 콘택(DC2)은 금속-반도체 화합물층(SL) 및 반도체 물질층(SM)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 본 개시의 실시예들에서, 하부 메탈 콘택(DC1)의 하면은 요철 형상을 가지므로, 하부 메탈 콘택(DC1)과 금속-반도체 화합물층(SL) 사이의 접촉 면적이 증가할 수 있다. 따라서, 하부 메탈 콘택(DC1)과 금속-반도체 화합물층(SL) 및 반도체 물질층(SM) 사이의 콘택 저항을 감소시킬 수 있으며, 반도체 소자(100)의 전기적 특성을 향상시킬 수 있다.
하부 메탈 콘택(DC1) 및 상부 메탈 콘택(DC2)은 동일한 금속 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo) 또는 이들의 조합을 포함할 수 있다.
스페이서 구조물들(SS)은 비트라인 콘택(DC)과, 복수의 도전성 패드들(130) 및 스토리지 노드 콘택(160)을 이격시킬 수 있다.
스페이서 구조물들(SS)은 비트라인 콘택(DC)의 측면 일부를 둘러싸는 하부 스페이서 구조물(LS), 및 비트라인 구조물(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, y 방향으로 연장되는 상부 스페이서 구조물(US)을 포함할 수 있다.
하부 스페이서 구조물(LS)은 비트라인 콘택 홀(DCH)의 측벽의 적어도 일부를 덮을 수 있다. 하부 스페이서 구조물(LS)은 비트라인 콘택(DC)과 복수의 도전성 패드들(130)을 분리시킬 수 있다. 하부 스페이서 구조물(LS)은 반도체 물질층(SM), 금속-반도체 화합물층(SL) 및 하부 메탈 콘택(DC1)의 측면을 둘러쌀 수 있다. 일 실시예에서, 하부 스페이서 구조물(LS)의 하면은 반도체 물질층(SM)의 하면과 공면을 이룰 수 있으나, 이에 제한되지 않는다. 하부 스페이서 구조물(LS)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전체 물질, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 하부 스페이서 구조물(LS)은 제1 하부 스페이서(151) 및 제1 하부 스페이서(151)의 외측면 및/또는 바닥면을 둘러싸는 제2 하부 스페이서(152)를 포함할 수 있다. 제1 하부 스페이서(151)는 반도체 물질층(SM), 금속-반도체 화합물층(SL) 및 하부 메탈 콘택(DC1)의 측면들과 접할 수 있다. 제2 하부 스페이서(152)는 비트라인 콘택 홀(DCH)의 측벽을 부분적으로 덮을 수 있다.
상부 스페이서 구조물(US)은 하부 스페이서 구조물(LS) 상에 배치될 수 있으며, 비트라인 콘택 홀(DCH)의 상부를 부분적으로 채울 수 있다. 상부 스페이서 구조물(US)은 스토리지 노드 콘택(160)과 비트라인 구조물(BLS)을 분리시킬 수 있다. 상부 스페이서 구조물(US)은 비트라인(BL)의 측벽들 및 비트라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 상부 스페이서 구조물(US)은 하부 메탈 콘택(DC1)의 상면과 접할 수 있으며, 상부 메탈 콘택(DC2)의 측면을 덮을 수 있다. 하나의 비트라인 구조물(BLS)의 양측에 배치된 한 쌍의 상부 스페이서 구조물들(US)은 비트라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 상기 비대칭적인 형상은 캡핑 절연층(180)에 의해 형성된 것일 수 있다. 상부 스페이서 구조물(US)은 절연 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상부 스페이서 구조물(US)은 하나의 층으로 도시하였으나, 상부 스페이서 구조물(US)의 물질 및 층의 개수는 이에 한정되지 않고 다양한 형태로 변경될 수 있다.
예시적인 실시예에서, 반도체 소자(100)는 절연성 펜스를 더 포함할 수 있다. 상기 절연성 펜스는 복수의 비트라인 구조물들(BLS) 사이에서 일방향, 예를 들어 y 방향에서 이격되어 배치될 수 있다. 상기 절연성 펜스는 평면적 관점에서, 워드라인 구조물들(WLS)과 중첩할 수 있다. 상기 절연성 펜스는 예를 들어 실리콘 질화물을 포함할 수 있다.
스토리지 노드 콘택(160)은 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 전기적으로 연결될 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 버퍼층(135)을 관통하여 복수의 도전성 패드들(130)과 접촉하고, 복수의 도전성 패드들(130)을 통해 제2 불순물 영역(105b)에 전기적으로 연결될 수 있다. 스토리지 노드 콘택(160)은 커패시터 구조물(CAP)과 제2 불순물 영역(105b)을 전기적으로 연결할 수 있다.
예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수 개일 수 있다. 스토리지 노드 콘택들(160) 각각은, 도 1에 도시된 것과 같이, 평면적 관점에서, x 방향을 따라 인접하는 비트라인 구조물들(BLS)의 사이, 특히, 비트라인 구조물들(BLS) 양측의 스페이서 구조물들(SS)의 사이에 배치될 수 있다. 평면적 관점에서, 스토리지 노드 콘택들(160) 각각은, 워드라인 구조물들(WLS) 사이 및 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택들(160) 각각은 x 방향으로 인접하는 비트라인 구조물들(BLS)과 y 방향으로 인접하는 상기 절연성 펜스에 의해 정의되는 공간을 채울 수 있다. 스토리지 노드 콘택들(160)은 x 방향 및 y 방향을 따라 열과 행을 이루어 배치될 수 있다.
스토리지 노드 콘택(160)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수의 층들을 포함할 수 있다.
스토리지 노드 콘택(160)의 하단은 비트라인 콘택(DC)의 하면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(160)은 스페이서 구조물(SS)에 의해 비트라인 콘택(DC)과 절연될 수 있다.
예시적인 실시예에서, 반도체 소자(100)는 스토리지 노드 콘택(160)과 랜딩 패드(LP)의 사이에 배치되는 금속-반도체층(165)을 더 포함할 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택(160)의 상면을 덮을 수 있다. 금속-반도체층(165)은 예를 들어, 스토리지 노드 콘택(160)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체층(165)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 다만, 실시예들에 따라, 금속-반도체층(165)은 생략되는 것도 가능하다.
랜딩 패드(LP)는 스토리지 노드 콘택(160)과 캐패시터 구조물(CAP)을 전기적으로 연결할 수 있다.
랜딩 패드(LP)는 한 쌍의 비트라인 구조물들(BLS)의 사이 및 스토리지 노드 콘택(160) 상에 배치될 수 있다. 랜딩 패드(LP)는 금속-반도체층(165)의 상면을 덮을 수 있다. 랜딩 패드(LP)는 스페이서 구조물들(SS)의 측벽과 접할 수 있다. 예시적인 실시예에서, 상부 스페이서 구조물(US)은 비트라인 구조물(BLS) 및 스토리지 노드 콘택(160)의 사이로부터 비트라인 구조물(BLS) 및 랜딩 패드(LP) 사이로 연장될 수 있다. 랜딩 패드(LP)는 캡핑 절연층(180)을 관통하며, 캡핑 절연층(180)과 접할 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 복수 개일 수 있고, 복수의 랜딩 패드들(LP)은 육각형 또는 벌집(honeycomb) 형태를 이루는 격자 패턴으로 배열될 수 있다. 이러한 복수의 랜딩 패드들(LP)의 배열 형태는 캐패시터 구조물들(CAP)의 배열에 대응되는 것일 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 도전층 및 상기 도전층의 하면 및 측면을 덮는 배리어층을 포함하는 이중층 구조를 가질 수 있다. 상기 도전층은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있고, 상기 배리어층은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 다만, 실시예들에 따라 랜딩 패드(LP)의 층 수 및 형상은 다양하게 변경될 수 있다.
캡핑 절연층(180)은 비트라인 구조물(BLS) 상에 배치될 수 있다. 캡핑 절연층(180)은 비트라인 구조물(BLS), 스페이서 구조물들(SS), 및 랜딩 패드(LP)와 접하도록 배치될 수 있다. 예시적인 실시예에서, 캡핑 절연층(180)은 복수의 랜딩 패드들(LP)의 사이에 배치될 수 있다. 캡핑 절연층(180)은 스페이서 구조물들(SS)의 상면과 접하는 하단을 가질 수 있다.
캐패시터 구조물(CAP)은 비트라인 구조물(BLS) 상에서 랜딩 패드(LP)와 접하도록 배치될 수 있다. 캐패시터 구조물(CAP)은 하부 전극(192), 캐패시터 유전층(194), 및 상부 전극(196)을 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 도핑된 반도체, 금속 질화물, 금속, 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 캐패시터 유전층(194)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2에서, 캐패시터 구조물(CAP)은 필라(pillar) 형상으로 도시되었으나, 이에 한정되지 않고 실린더(cylinder) 형상을 가질 수도 있을 것이다. 다만, 실시예들에 따라, 캐패시터 구조물(CAP)이 생략되고 별개의 정보 저장 구조물을 포함할 수도 있다. 본 명세서에서, '정보 저장 구조물'은 캐피시터 구조물을 포함하는 의미일 수 있다.
다음으로, 도 4 내지 도 9를 참조하여, 본 개시의 반도체 소자의 변형예들을 설명하도록 한다.
도 4를 참조하면, 반도체 소자(100a)의 비트라인 콘택(DC)은 제1 불순물 영역(105a)과 접하는 반도체 물질층(SM) 및 상기 반도체 물질층(SM) 상의 금속-반도체 화합물층(SL)을 포함할 수 있다. 일 실시예에서, 반도체 물질층(SM)의 상면은 요철 형상을 가질 수 있으며, 상기 요철 형상은 라운드진 리세스 패턴을 포함할 수 있다.
도 5를 참조하면, 반도체 소자(100b)의 비트라인 콘택(DC)은 제1 불순물 영역(105a)과 접하는 반도체 물질층(SM) 및 상기 반도체 물질층(SM) 상의 금속-반도체 화합물층(SL)을 포함할 수 있다. 일 실시예에서, 반도체 물질층(SM)은 아래로 연장되는 돌출부를 포함할 수 있다. 상기 돌출부의 하면은 제1 불순물 영역(105a)과 접할 수 있으며, 소자분리층들(107)의 측면들과 접할 수 있다. 상기 돌출부의 하면은 하부 스페이서 구조물(LS)의 하면보다 낮은 레벨에 위치할 수 있다. 도 10을 참조하여 후술될 공정에서, 제1 불순물 영역(105a)을 노출시킨 후에, 제1 불순물 영역(105a)을 식각하는 공정이 수행될 수 있다. 이후에, 식각된 제1 불순물 영역(105a)으로부터 반도체 물질층(SM)이 성장될 수 있다.
도 6을 참조하면, 반도체 소자(100c)의 비트라인 콘택(DC)은 제1 불순물 영역(105a)과 접하는 반도체 물질층(SM) 및 상기 반도체 물질층(SM) 상의 금속-반도체 화합물층(SL)을 포함할 수 있다. 도 5에 도시된 반도체 물질층(SM)과 달리, 반도체 소자(100c)의 반도체 물질층(SM)의 돌출부의 하면은 요철 형상을 포함할 수 있으며, 예를 들어 상기 요철 형상은 삼각형 패턴을 포함할 수 있다.
도 7을 참조하면, 반도체 소자(100d)의 비트라인 콘택(DC)은 제1 불순물 영역(105a)과 접하는 반도체 물질층(SM) 및 상기 반도체 물질층(SM) 상의 금속-반도체 화합물층(SL)을 포함할 수 있다. 도 5에 도시된 반도체 물질층(SM)과 달리, 반도체 소자(100d)의 반도체 물질층(SM)의 상면은 요철 형상을 가질 수 있으며, 상기 요철 형상은 라운드진 리세스 패턴을 포함할 수 있다.
도 8을 참조하면, 반도체 소자(100e)의 비트라인 콘택(DC)은 제1 불순물 영역(105a)과 접하는 반도체 물질층(SM) 및 상기 반도체 물질층(SM) 상의 금속-반도체 화합물층(SL)을 포함할 수 있다. 도 7에 도시된 반도체 물질층(SM)과 달리, 반도체 소자(100e)의 반도체 물질층(SM)의 돌출부의 하면은 요철 형상을 포함할 수 있으며, 예를 들어 상기 요철 형상은 삼각형 패턴을 포함할 수 있다.
도 9를 참조하면, 반도체 소자(100f)의 비트라인 콘택(DC)은 제1 불순물 영역(105a)과 접하는 반도체 물질층(SM) 및 상기 반도체 물질층(SM) 상의 금속-반도체 화합물층(SL)을 포함할 수 있다. 일 실시예에서, 반도체 물질층(SM)은 하부 반도체층(SM1) 및 상부 반도체층(SM2)을 포함할 수 있다. 하부 반도체층(SM1) 및 상부 반도체층(SM2)은 제1 불순물 영역(105a)으로부터 선택적 에피택셜 성장 공정에 의해 형성될 수 있으며, 하부 반도체층(SM1) 및 상부 반도체층(SM2)의 불순물 함유량 또는 불순물 종류가 상이할 수 있다. 일 실시예에서, 하부 반도체층(SM1)에 포함된 불순물의 원자량은 상부 반도체층(SM2)에 포함된 불순물의 원자량보다 클 수 있다. 예를 들어, 하부 반도체층(SM1)의 불순물은 비소(As)를 포함할 수 있으며, 상부 반도체층(SM2)의 불순물은 인(P)을 포함할 수 있다. 비소(As)는 인(P)보다 원자량이 크므로, 하부 반도체층(SM1)은 상부 반도체층(SM2)에 포함된 인(P)이 제1 불순물 영역(105a)으로 확산되는 것을 방지할 수 있다.
도 10 내지 도 15는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 10을 참조하면, 기판(101) 내에 활성 영역(ACT)을 정의하는 소자분리층들(107)을 형성하고, 기판(101) 내에 워드라인 구조물(WLS)을 형성하고, 기판(101) 상에 복수의 도전성 패드들(130) 및 절연 패턴(131)을 형성하고, 버퍼층(135)을 형성하고, 비트라인 콘택 홀(DCH)을 형성하고, 내부 스페이서 구조물(LS)을 형성할 수 있다.
먼저, 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 기판(101)을 이방성 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자분리층들(107)을 형성할 수 있다. 소자분리층들(107)의 형성 전에 기판(101)에 불순물들을 주입하여 불순물 영역들(105a, 105b)을 형성할 수 있다. 다만, 실시예들에 따라, 불순물 영역들(105a, 105b)은 소자분리층들(107)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
다음으로, 기판(101)을 이방성 식각하여 워드라인들(WL)이 배치되는 게이트 트렌치들을 형성할 수 있다. 상기 게이트 트렌치들은 x 방향으로 연장되며 활성 영역(ACT) 및 소자분리층들(107)을 가로지를 수 있다. 상기 게이트 트렌치들 내에, 게이트 유전층(120), 워드라인(WL) 및 매립 절연층(125)을 순차적으로 형성할 수 있다. 게이트 유전층(120)은 상기 게이트 트렌치들의 내측벽의 적어도 일부 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전층(120)은 활성 영역(ACT)의 산화 공정에 의하거나, 유전 물질의 증착 공정에 의하여 형성될 수 있다. 워드라인들(WL)은 상기 게이트 트렌치들 내에 도전성 물질을 증착하고, 상부로부터 소정 깊이로 리세스함으로써 형성될 수 있다. 매립 절연층(125)은 상기 게이트 트렌치의 잔부를 채우도록 절연 물질을 증착한 후 평탄화 공정을 수행하여 형성할 수 있다. 이로써, 워드라인 구조물들(WLS)을 형성할 수 있다.
다음으로, 기판(101) 상에 도전성 물질층을 형성하고, 상기 도전성 물질층을 일부 식각하여 상기 도전성 물질층을 관통하는 트렌치 및 복수의 도전성 패드들(130)을 형성할 수 있다. 상기 트렌치에 절연 물질을 채워넣고 평탄화 공정을 수행함으로써 절연 패턴(131)이 형성될 수 있다. 예시적인 실시예에서, 상기 도전성 물질층은 복수의 물질층들, 예를 들어 차례로 적층된 반도체층, 실리사이드층, 및 금속층을 포함할 수 있으나, 상기 도전성 물질층의 층수, 두께 및 물질은 이와 달리 다양하게 변경될 수 있다.
다음으로, 복수의 도전성 패드들(130) 및 절연 패턴(131) 상에 버퍼층(135)을 형성할 수 있다. 버퍼층(135)은 상기 평탄화 공정을 수행한 복수의 도전성 패드들(130) 및 절연 패턴(131)의 상면 상에 차례로 제1 내지 제3 버퍼층들(135a, 135b, 135c)을 증착하여 형성할 수 있다. 제1 내지 제3 버퍼층들(135a, 135b, 135c)은 서로 다른 절연 물질, 예를 들어 제1 버퍼층(135a)은 실리콘 산화물, 제2 버퍼층(135b)은 실리콘 질화물, 제3 버퍼층(135c)은 실리콘 산질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 버퍼층(135)의 층 수, 두께, 및 물질은 다양하게 변경될 수 있다.
다음으로, 버퍼층(135), 복수의 도전성 패드들(130), 및 절연 패턴(131)을 식각하여 기판(101)을 노출시키는 비트라인 콘택 홀(DCH)을 형성할 수 있다. 도 1를 참조할 때, 비트라인 콘택 홀(DCH)은 원형의 홀 모양이고 활성 영역(ACT)의 중심에 중첩되도록 배치될 수 있다.
비트라인 콘택 홀(DCH)의 측벽을 둘러싸는 하부 스페이서 구조물(LS)을 형성할 수 있다. 하부 스페이서 구조물(LS)은 비트라인 콘택 홀(DCH)의 측벽 및 바닥면을 컨포멀하게 덮는 제2 하부 스페이서(152)를 증착하고, 상기 제2 하부 스페이서(152)를 덮는 제1 하부 스페이서(151)를 증착한 뒤 이방성 식각 공정을 통해 비트라인 콘택 홀(DCH)의 바닥면을 덮는 제1 및 제2 하부 스페이서들(151, 152) 부분을 제거하여 형성될 수 있다. 상기 이방성 식각 공정에 의해 활성 영역들(ACT) 중 적어도 하나의 상면이 노출될 수 있다.
일부 실시예들에서, 노출된 활성 영역들(ACT)의 상면을 식각하는 공정이 더 수행될 수 있다. 예를 들어, 활성 영역들(ACT)의 상면은 소자분리층들(107)의 상면보다 낮은 레벨에 위치할 수 있다. 상기 식각 공정에는 HCl, Cl과 같은 에천트가 식각 공정에 사용될 수 있다.
도 11을 참조하면, 비트라인 콘택 홀(DCH)의 하부에 예비 반도체 물질층(SM')이 형성될 수 있다. 일 실시예에서, 예비 반도체 물질층(SM')은 선택적 에피택셜 성장(SEG) 공정에 의해 활성 영역(ACT)의 제1 불순물 영역(105a)으로부터 성장될 수 있다. 상기 SEG 공정 시, 예비 반도체 물질층(SM')에 n형 불순물이 제공될 수 있다. 예를 들어, 예비 반도체 물질층(SM')은 인(P), 비소(As) 및 안티몬(Sb)과 같은 n형 불순물을 포함할 수 있다. 예비 반도체 물질층(SM')은 제1 불순물 영역(105a)의 상면, 소자분리층(107)의 상면과 접할 수 있으며, 하부 스페이서 구조물(LS)의 측면과 접할 수 있다.
도 12를 참조하면, 예비 반도체 물질층(SM')이 식각되어 반도체 물질층(SM)이 형성될 수 있다. HCl, Cl과 같은 에천트가 식각 공정에 사용될 수 있으며, 예비 반도체 물질층(SM')만이 선택적으로 식각될 수 있다. 상기 식각 공정 시, 예비 반도체 물질층(SM')의 결정 방향(cystal orientation)에 따라 식각율이 다를 수 있다. 따라서, 반도체 물질층(SM)의 상면은 평평하지 않을 수 있으며, 요철 형상을 가질 수 있다. 예비 반도체 물질층(SM')을 형성하는 공정 및 예비 반도체 물질층(SM')을 식각하는 공정은 인-시츄(in-situ)로 수행될 수 있다.
일부 실시예들에서, 도 10을 참조하여 설명된 제조 공정에서 노출된 활성 영역들(ACT)을 식각하는 경우, 노출된 활성 영역들(ACT)을 식각하는 공정, 예비 반도체 물질층(SM')을 형성하는 공정 및 예비 반도체 물질층(SM')을 식각하는 공정은 인-시츄(in-situ)로 수행될 수 있다.
도 13를 참조하면, 금속-반도체 화합물층(SL), 예비 비트라인 콘택 및 예비 비트라인(140)을 형성할 수 있다.
증착 공정을 통해 도전성 물질을 비트라인 콘택 홀(DCH) 내부 및 버퍼층(135) 상을 덮도록 형성하여 금속-반도체 화합물층(SL), 예비 비트라인 콘택 및 예비 비트라인(140)을 형성할 수 있다. 상기 도전성 물질은 금속 물질, 예를 들어 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 몰리브데넘(Mo)일 수 있다.
상기 예비 비트라인 콘택은 상기 도전성 물질 중 비트라인 콘택 홀(DCH) 내에 형성된 부분, 반도체 물질층(SM) 및 금속-반도체 화합물층(SL)을 의미할 수 있다. 상기 예비 비트라인(140)은 상기 도전성 물질 중 상기 버퍼층(135) 상에 형성된 부분을 의미할 수 있다. 도 13에 도시된 것처럼, 예비 비트라인 콘택 및 예비 비트라인(140)의 도전성 물질은 일체로 형성될 수 있으나, 이와 달리 평탄화 공정 및 추가적인 증착 공정 등을 통해 별도로 형성될 수도 있다.
금속-반도체 화합물층(SL)은 예비 비트라인 콘택의 도전성 물질과 반도체 물질층(SM)이 반응하여 형성될 수 있다. 금속-반도체 화합물층(SL)은 반도체 물질층(SM)의 일부가 실리사이드화되어 형성된 것일 수 있다. 일부 실시예에서, 예비 비트라인 콘택을 형성하기 전에, 반도체 물질층(SM) 상에 금속 물질을 증착하고 반도체 물질층(SM)의 일부를 실리사이드화하여 금속-반도체 화합물층(SL)이 형성될 수 있다.
도 14를 참조하면, 예비 비트라인 콘택 및 예비 비트라인(140)에 대하여 평탄화 공정을 수행하고, 예비 비트라인 콘택 및 예비 비트라인(140) 상에 절연성 물질을 증착하여 예비 비트라인 캡핑층(BC')을 형성할 수 있다.
상기 절연성 물질층은 예를 들어, 실리콘 질화물을 포함할 수 있다. 또한, 상기 절연성 물질층은 복수 개의 층으로 이루어질 수 있다. 이에 따라, 상기 예비 비트라인 및 예비 비트라인 캡핑층(BC')을 포함하는 예비 비트라인 구조물(BLS')이 형성될 수 있다.
도 15를 참조하면, 예비 비트라인 콘택, 예비 비트라인(140) 및 예비 비트라인 캡핑층(BC')을 식각하여 비트라인 구조물(BLS)을 형성할 수 있다.
비트라인 구조물(BLS)은 y방향으로 연장되도록 형성될 수 있으며, 비트라인 콘택 홀(DCH) 내에 개구부(OP)가 형성될 수 있다. 상기 예비 비트라인 콘택의 도전성 물질이 식각된 부분은 하부 메탈 콘택(DC1) 및 상부 메탈 콘택(DC2)으로 지칭될 수 있다. 반도체 물질층(SM), 금속-반도체 화합물층(SL), 하부 메탈 콘택(DC1) 및 상부 메탈 콘택(DC2)은 비트라인 콘택(DC)을 구성할 수 있다. 상기 예비 비트라인(140) 및 예비 비트라인 캡핑층(BC')이 식각되어 각각 비트라인(BL) 및 비트라인 캡핑 패턴(BC)이 형성될 수 있다. 비트라인(BL) 및 비트라인 캡핑 패턴(BC)은 비트라인 구조물(BLS)을 구성할 수 있다.
다음으로, 도 2를 참조하면, 개구부(OP) 내에 상부 스페이서 구조물(US)을 형성하고, 스토리지 노드 콘택(160)을 형성하고, 랜딩 패드(LP)를 형성하고, 캐패시터 구조물(CAP)을 형성할 수 있다.
상부 스페이서 구조물(US)은 개구부(OP)의 내측벽 및 바닥면을 덮을 수 있다. 이에 따라, 상부 스페이서 구조물(US)은 비트라인 구조물(BLS)의 측벽을 덮고, 비트라인 콘택(DC), 및 하부 스페이서 구조물(LS)을 덮을 수 있다. 상부 스페이서 구조물(US)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 상부 스페이서 구조물(US)은 복수의 절연 물질층들을 포함할 수 있고, 후속 공정을 통해서 상기 복수의 절연 물질층들 중 일부가 제거되어 에어 스페이서를 포함할 수도 있다.
비트라인 구조물들(BLS) 사이에 희생 패턴들을 형성하고 상기 희생 패턴들의 일부를 식각하여 상기 희생 패턴들과 다른 절연 물질, 예를 들어 실리콘 질화물을 채움으로써 절연성 펜스를 형성할 수 있다. 상기 절연성 펜스는 워드라인 구조물(WLS)과 z 방향으로 중첩되어 배치될 수 있다. 상기 희생 패턴들 및 상기 절연성 펜스는 y 방향을 따라 번갈아 배치될 수 있다.
상기 희생 패턴들 및 상부 스페이서 구조물(US)의 일부에 대하여 식각 공정을 수행하여 스토리지 노드 콘택 홀을 형성할 수 있다. 상기 스토리지 노드 콘택 홀은 버퍼층(135) 및 복수의 도전성 패드들(130) 일부를 제거하여 복수의 도전성 패드들(130)을 노출시킬 수 있다. 상기 스토리지 노드 콘택 홀 내에 도전 물질을 채우고 식각 공정을 수행하여 스토리지 노드 콘택(160)을 형성할 수 있다. 이에 따라, 스토리지 노드 콘택(160)은 노출된 복수의 도전성 패드들(130)과 직접 접촉할 수 있다. 상기 도전 물질은 예를 들어, 도핑된 반도체 물질, 금속, 금속 질화물 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 상기 도전 물질은 다결정 실리콘을 포함할 수 있다. 다음으로, 스토리지 노드 콘택(160) 상에 금속-반도체층(165)을 형성할 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택(160)의 상면을 금속 물질과 반응시켜 형성할 수 있다. 상기 반응은 예를 들어 실리사이드 공정을 포함할 수 있다.
금속-반도체층(165) 상에 랜딩 패드(LP)를 형성할 수 있다. 랜딩 패드(LP)는 비트라인 구조물들(BLS) 사이로 연장되고, 각각의 스토리지 노드 콘택들(160)에 연결되는 랜딩 패드들(LP)은 서로 분리될 수 있다.
랜딩 패드들(LP) 사이로 연장되며 상부 스페이서 구조물(US)과 접촉하는 캡핑 절연층(180)을 형성할 수 있다. 다음으로, 평탄화 공정 및/또는 에치백 공정을 수행하여 캡핑 절연층(180)의 일부를 제거한 뒤, 랜딩 패드(LP) 상에 캐패시터 구조물(CAP)을 형성할 수 있다. 이에 의해, 도 1 내지 도 3의 반도체 소자(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자
105a, 105b: 불순물 영역
107: 소자분리층들 110: 금속-반도체 화합물 패턴
130: 복수의 도전성 패드들 131: 절연 패턴
135: 버퍼층 151, 152: 하부 스페이서
160: 스토리지 노드 콘택 165: 금속-반도체층
180: 캡핑 절연층 192: 하부 전극
194: 캐패시터 유전층 196: 상부 전극
BL: 비트라인 BLS: 비트라인 구조물
CAP: 캐패시터 구조물 DC: 비트라인 콘택
SM: 반도체 물질층 DC1: 하부 메탈 콘택
DC2: 상부 메탈 콘택 LP: 랜딩 패드
LS: 하부 스페이서 구조물 SS: 스페이서 구조물
US: 상부 스페이서 구조물 WL: 워드라인
WLS: 워드라인 구조물
107: 소자분리층들 110: 금속-반도체 화합물 패턴
130: 복수의 도전성 패드들 131: 절연 패턴
135: 버퍼층 151, 152: 하부 스페이서
160: 스토리지 노드 콘택 165: 금속-반도체층
180: 캡핑 절연층 192: 하부 전극
194: 캐패시터 유전층 196: 상부 전극
BL: 비트라인 BLS: 비트라인 구조물
CAP: 캐패시터 구조물 DC: 비트라인 콘택
SM: 반도체 물질층 DC1: 하부 메탈 콘택
DC2: 상부 메탈 콘택 LP: 랜딩 패드
LS: 하부 스페이서 구조물 SS: 스페이서 구조물
US: 상부 스페이서 구조물 WL: 워드라인
WLS: 워드라인 구조물
Claims (10)
- 활성 영역을 포함하는 기판 내에 상기 활성 영역을 가로지르며 수평 방향으로 연장되는 워드라인 구조물을 형성하고;
상기 기판 상에 도전성 패드를 형성하고;
상기 도전성 패드 상에 버퍼층을 형성하고;
상기 도전성 패드 및 상기 버퍼층을 식각하여 상기 활성 영역을 노출시키는 비트라인 콘택 홀을 형성하고;
상기 비트라인 콘택 홀의 하부에 상기 활성 영역으로부터 예비 반도체 물질층을 성장시키고;
상기 예비 반도체 물질층을 식각하여 반도체 물질층을 형성하고;
상기 비트라인 콘택 홀을 채우도록 상기 반도체 물질층 상에 도전성 물질을 형성하여 예비 비트라인 콘택을 형성하고; 및
상기 예비 비트라인 콘택을 식각하여 상기 반도체 물질층 상에 하부 메탈 콘택 및 상부 메탈 콘택을 형성하는 것을 포함하며,
상기 예비 반도체 물질층을 성장시키는 공정 및 상기 예비 반도체 물질층을 식각하는 공정은 인-시츄(in-situ)로 수행되는 반도체 소자 제조 방법. - 제1 항에 있어서,
상기 반도체 물질층과 상기 하부 메탈 콘택 사이에 금속-반도체 화합물층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법. - 제1 항에 있어서,
상기 반도체 물질층의 상면은 요철 형상을 갖는 반도체 소자 제조 방법. - 제3 항에 있어서,
상기 요철 형상은 삼각형 패턴, 마름모 패턴, 사각형 패턴 또는 라운드진 리세스 패턴을 포함하는 반도체 소자 제조 방법. - 제1 항에 있어서,
상기 반도체 물질층의 불순물의 함유량은 0.5at% 내지 10at%인 반도체 소자 제조 방법. - 제1 항에 있어서,
상기 반도체 물질층은 하부 반도체층 및 상기 하부 반도체층 상의 상부 반도체층을 포함하며,
상기 하부 반도체층의 불순물의 원자량은 상기 상부 반도체층의 불순물의 원자량보다 큰 반도체 소자 제조 방법. - 제6 항에 있어서,
상기 하부 반도체층의 불순물은 비소(As)를 포함하는 반도체 소자 제조 방법. - 활성 영역을 포함하는 기판 내에 상기 활성 영역을 가로지르며 수평 방향으로 연장되는 워드라인 구조물을 형성하고;
상기 기판 상에 도전성 패드를 형성하고;
상기 도전성 패드 상에 버퍼층을 형성하고;
상기 도전성 패드 및 상기 버퍼층을 식각하여 상기 활성 영역을 노출시키는 비트라인 콘택 홀을 형성하고;
상기 노출된 활성 영역을 식각하고,
상기 비트라인 콘택 홀의 하부에 상기 활성 영역으로부터 예비 반도체 물질층을 성장시키고;
상기 예비 반도체 물질층을 식각하여 반도체 물질층을 형성하고;
상기 비트라인 콘택 홀을 채우도록 상기 반도체 물질층 상에 도전성 물질을 형성하여 예비 비트라인 콘택을 형성하고; 및
상기 예비 비트라인 콘택을 식각하여 상기 반도체 물질층 상에 하부 메탈 콘택 및 상부 메탈 콘택을 형성하는 것을 포함하며,
상기 활성 영역을 식각하는 공정, 상기 예비 반도체 물질층을 성장시키는 공정 및 상기 예비 반도체 물질층을 식각하는 공정은 인-시츄(in-situ)로 수행되는 반도체 소자 제조 방법. - 제8 항에 있어서,
상기 반도체 물질층은 아래로 연장되며 상기 활성 영역의 상면과 접하는 돌출부를 포함하는 반도체 소자 제조 방법. - 제8 항에 있어서,
상기 반도체 물질층의 상면 및 하면은 요철 형상을 갖는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230051467A KR20230062490A (ko) | 2023-04-19 | 2023-04-19 | 비트라인 콘택을 포함하는 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230051467A KR20230062490A (ko) | 2023-04-19 | 2023-04-19 | 비트라인 콘택을 포함하는 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230062490A true KR20230062490A (ko) | 2023-05-09 |
Family
ID=86408903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230051467A KR20230062490A (ko) | 2023-04-19 | 2023-04-19 | 비트라인 콘택을 포함하는 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230062490A (ko) |
-
2023
- 2023-04-19 KR KR1020230051467A patent/KR20230062490A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7368344B2 (en) | Methods of reducing floating body effect | |
| CN109817633A (zh) | 垂直存储器件 | |
| CN115188763A (zh) | 半导体结构及半导体结构的制备方法 | |
| CN110931559A (zh) | L型晶体管、半导体存储器及其制造方法 | |
| US20230225113A1 (en) | Semiconductor device | |
| US11716839B2 (en) | Semiconductor devices | |
| KR102640872B1 (ko) | 3차원 반도체 장치 | |
| CN110943130A (zh) | 晶体管、半导体存储器及其制造方法 | |
| CN115621195A (zh) | 半导体器件及其制造方法 | |
| KR20230062490A (ko) | 비트라인 콘택을 포함하는 반도체 소자 | |
| US20230253318A1 (en) | Semiconductor device | |
| TWI841117B (zh) | 半導體裝置 | |
| US20230371235A1 (en) | Semiconductor device | |
| US20240172426A1 (en) | Semiconductor device | |
| US11792975B2 (en) | Method of manufacturing semiconductor memory and semiconductor memory | |
| US11882687B2 (en) | Semiconductor devices | |
| US20240023319A1 (en) | Semiconductor device | |
| US20240130116A1 (en) | Semiconductor device | |
| WO2024037164A1 (zh) | 半导体器件及其形成方法 | |
| US20240023318A1 (en) | Semiconductor device | |
| US20240162281A1 (en) | Semiconductor device | |
| US20240023325A1 (en) | Semiconductor device | |
| KR20220068964A (ko) | 반도체 장치 | |
| KR20230062981A (ko) | 반도체 장치 | |
| KR20220050580A (ko) | 반도체 장치 |