KR20220068964A - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 제1 불순물 영역과 제2 불순물 영역을 포함하는 활성 영역; 상기 활성 영역을 정의하는 소자 분리 영역; 상기 활성 영역 상에서 상기 활성 영역과 교차하여 일 방향으로 연장되며, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물; 상기 비트 라인 구조물의 적어도 일 측에 배치되어, 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및 상기 콘택 플러그와 전기적으로 연결되는 정보 저장 구조물을 포함할 수 있다. 상기 제1 불순물 영역은 결정질 상인 물질로 형성되고, 상기 제2 불순물 영역의 적어도 일부는 비정질 상인 물질로 형성될 수 있다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 소자를 구성하는 요소들의 크기를 축소하고 성능을 개선하기 위한 연구가 진행되고 있다. 반도체 소자를 구성하는 요소들의 크기를 축소됨에 따라, 서로 인접하는 도전성 영역들 사이에서 불량이 발생하고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 신뢰성 있는 반도체 장치를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 불순물 영역과 제2 불순물 영역을 포함하는 활성 영역; 상기 활성 영역을 정의하는 소자 분리 영역; 상기 활성 영역 상에서 상기 활성 영역과 교차하여 일 방향으로 연장되며, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물; 상기 비트 라인 구조물의 적어도 일 측에 배치되어, 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및 상기 콘택 플러그와 전기적으로 연결되는 정보 저장 구조물을 포함할 수 있다. 상기 제1 불순물 영역은 결정질 상인 물질로 형성되고, 상기 제2 불순물 영역의 적어도 일부는 비정질 상인 물질로 형성될 수 있다.
정보 저장 구조물과 연결되는 콘택 플러그와 접촉하는 활성 영역이 비정질 상을 포함함으로써, 콘택 플러그로부터 활성 영역 상으로의 인(P) 등의 확산을 균일하게 할 수 있다. 이로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 레이아웃도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도이다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도이다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 레이아웃도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한 것이다.
설명의 편의를 위하여, 도 1 내지 도 3에서는 반도체 장치의 주요 구성 요소들만을 도시하였다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는, 활성 영역들(ACT)을 포함하는 기판(101), 기판(101) 내에서 활성 영역들(ACT)을 한정하는 소자 분리 영역(110), 기판(101) 내에 매립되어 연장되며 워드 라인(WL)을 포함하는 워드 라인 구조물(WLS), 기판(101) 상에서 워드 라인 구조물(WLS)과 교차하여 연장되며 비트 라인(BL)을 포함하는 비트 라인 구조물(BLS), 및 비트 라인 구조물(BLS) 상의 정보 저장 구조물(CAP)을 포함할 수 있다. 반도체 장치(100)는, 활성 영역(ACT) 상의 하부 도전 패턴(150), 하부 도전 패턴(150) 상의 상부 도전 패턴(160), 상부 도전 패턴(160)을 관통하는 절연 패턴(165)을 더 포함할 수 있다.
반도체 장치(100)는, 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)를 포함할 수 있다. 예를 들어, 비트 라인(BL)은 활성 영역(ACT)의 제1 불순물 영역(105a)과 연결되고, 활성 영역(ACT)의 제2 불순물 영역(105b)은 하부 및 상부 도전 패턴(150, 160)을 통해, 상부 도전 패턴(160) 상의 정보 저장 구조물(CAP)과 전기적으로 연결될 수 있다. 정보 저장 구조물(CAP)은 하부 전극들(170), 하부 전극들(170) 상의 유전 층(180), 및 유전 층(180) 상의 상부 전극(190)을 포함할 수 있다.
반도체 장치(100)는 셀 어레이가 배치되는 셀 어레이 영역 및 셀 어레이에 배치되는 메모리 셀들을 구동하기 위한 주변 회로들이 배치되는 주변 회로 영역을 포함할 수 있다. 주변 회로 영역은 셀 어레이 영역 주위로 배치될 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 저마늄 기판, 저마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-저마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(ACT)은 소자 분리 영역(110)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 일 방향은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다. 활성 영역들(ACT)은 서로 평행하도록 배열되되, 하나의 활성 영역(ACT)의 단부는 이에 인접한 다른 활성 영역(ACT)의 중심에 인접하도록 배열될 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드 라인(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 상기 소스 영역과 상기 드레인 영역은 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것일 수 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
제1 불순물 영역(105a)은 제1 도전 패턴(141)의 일부분(이하, 비트 라인 콘택 패턴(DC))을 통해, 비트 라인(BL)과 전기적으로 연결될 수 있다. 제1 불순물 영역(105a)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예들에서, 제1 불순물 영역(105a)의 상면은 제2 불순물 영역(105b)의 비정질 상인 제1 부분(P1)의 하면(도 3의 S4)보다 낮은 레벨에 위치할 수 있다. 제1 불순물 영역(105a)은 결정질 상(crystalline phase)인 물질로 형성될 수 있다. 제1 불순물 영역(105a)은 예를 들어, 단결정 상(single- crystalline phase)인 물질로 형성될 수 있다.
제2 불순물 영역(105b)은 하부 도전 패턴(150) 및 상부 도전 패턴(160)을 통해, 정보 저장 구조물(CAP)과 전기적으로 연결될 수 있다. 제2 불순물 영역(105b)은, 하부 도전 패턴(150)과 접촉하며 제2 불순물 영역(105b)의 상부에 위치하는 제1 부분(P1), 및 제1 부분(P1)의 아래에 위치하는 제2 부분(P2)을 포함할 수 있다.
제1 부분(P1)은 비정질 상(amorphous phase)인 물질로 형성될 수 있다. 제2 불순물 영역(105b)이 하부 도전 패턴(150)과 접촉하는 부분에서 비정질 상인 제1 부분(P1)을 포함함으로써, 하부 도전 패턴(150)으로부터 활성 영역(ACT)으로의 인(P) 등의 확산을 균질하게 할 수 있다. 이에 의해, 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage, GIDL)를 감소하고, 리프레시(refresh) 특성을 개선할 수 있다.
제1 부분(P1)은 4가 또는 5가의 원소를 포함할 수 있다. 예를 들어, 제1 부분(P1)은 비소(As) 및 탄소(C) 중 적어도 하나를 포함할 수 있다. 제1 부분(P1)은 활성 영역(ACT)의 결정성을 파괴할 수 있을 정도로의 4가 또는 5가 원소를 포함할 수 있다.
도 3을 참조하면, 제2 불순물 영역(105b)의 제1 부분(P1)은 상면인 제1 면(S1), 하부 도전 패턴(150)과 접촉하는 제2 면(S2), 및 측면인 제3 면(S3)을 포함할 수 있다. 제1 면(S1)은 소자 분리 영역(110)의 상면과 실질적으로 동일한 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 제1 면(S1)은 소자 분리 영역(110)의 상면보다 높거나 낮은 레벨에 위치할 수도 있다. 제2 면(S2)은 하부 도전 패턴(150)의 일부와 접촉하며, 경사면의 형상을 가질 수 있다. 제2 면(S2)은 예를 들어, 하부로 리세스된 형상을 가진 경사면일 수 있다. 제3 면(S3)은 소자 분리 영역(110)의 측면과 접촉할 수 있다. 제3 면(S3)의 적어도 일부는 하부 도전 패턴(150)과 수직하게 중첩할 수 있다. 제2 면(S2)은 제1 면(S1) 및 제3 면(S3)으로부터 연장되며, 제1 면(S1)과 제3 면(S3) 사이에 위치할 수 있다.
제2 불순물 영역(105b)의 제1 부분(P1)은 약 50Å 내지 약 300Å의 깊이(H)를 가질 수 있다. 제2 불순물 영역(105b)의 제1 부분(P1)은 예를 들어, 약 100Å 내지 약 300Å의 깊이(H)를 가질 수 있다. 제1 부분(P1)의 깊이(H)는 제1 부분(P1)의 최상부와 최하부 사이의 수직 거리를 의미할 수 있다. 예시적인 실시예들에서, 제1 부분(P1)의 깊이(H)는 제1 면(S1)과 제4 면(S4) 사이의 수직 거리일 수 있다.
제2 불순물 영역(105b)의 제2 부분(P2)은 결정질 상인 물질로 형성될 수 있다. 제2 부분(P2)은 예를 들어, 단결정 상인 물질로 형성될 수 있다. 제2 부분(P2)은 제1 부분(P1)의 아래에 위치할 수 있다.
소자 분리 영역(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 영역(110)은 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 영역(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 영역(110)은 기판(101)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수도 있다.
워드 라인 구조물들(WLS)은 기판(101) 내에서 연장되는 게이트 트렌치들 내에 배치될 수 있다. 워드 라인 구조물들(WLS)의 각각은, 게이트 유전 층(120), 워드 라인(WL), 및 게이트 캡핑 층(125)을 포함할 수 있다.
워드 라인(WL)은 활성 영역(ACT)을 가로질러 제1 방향(X)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드 라인(WL)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 워드 라인들(WL)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 것이다. 워드 라인(WL)은 게이트 트렌치의 하부에 소정 두께로 배치될 수 있다. 워드 라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다.
워드 라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일 예로, 워드 라인(WL)은 서로 다른 물질로 형성되는 하부 패턴 및 상부 패턴을 포함할 수 있으며, 상기 하부 패턴은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물(WN), 타이타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있고, 상기 상부 패턴은 P형 또는 N형 불순물로 도핑된 폴리 실리콘을 포함하는 반도체 패턴일 수 있다.
게이트 유전 층(120)은 게이트 트렌치의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전 층(120)은 게이트 트렌치의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전 층(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전 층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전 층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
게이트 캡핑 층(125)은 워드 라인(WL)의 상부에서 게이트 트렌치를 채우도록 배치될 수 있다. 게이트 캡핑 층(125)의 상면은 기판(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑 층(125)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
비트 라인 구조물(BLS)은 워드 라인(WL)과 수직하게 일 방향, 예를 들어 제2 방향(Y)으로 연장될 수 있다. 비트 라인 구조물(BLS)은 비트 라인(BL) 및 비트 라인(BL) 상의 비트 라인 캡핑 패턴(BC)을 포함할 수 있다.
비트 라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 버퍼 절연 층(128)이 배치될 수 있으며, 비트 라인 콘택 패턴(DC)은 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택 패턴(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트 라인 콘택 패턴(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드 라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 비트 라인 콘택 패턴(DC)의 하면은 제2 불순물 영역(105b)의 제1 부분(P1)의 하면보다 낮은 레벨에 위치할 수 있다. 비트 라인 콘택 패턴(DC)은 기판(101) 내에 형성되어 제1 불순물 영역(105a)을 노출시키는 비트 라인 콘택 홀 내에 국소적으로 배치될 수 있다.
제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 도전 패턴(141)은 제1 불순물 영역(105a)과 직접 접촉할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제3 도전 패턴(143)은 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트 라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 예시적인 실시예들에서, 비트 라인 캡핑 패턴(BC)은 서로 다른 물질로 이루어지거나, 동일한 물질을 포함하더라도 물성의 차이에 의해 경계가 구분되는 복수의 층들을 포함할 수 있다. 비트 라인 캡핑 패턴(BC)을 이루는 층들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
스페이서 구조물들(SS)은 비트 라인 구조물들(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, Y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)과 하부 도전 패턴(150)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트 라인(BL)의 측벽들 및 비트 라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트 라인 구조물(BLS)의 양측에 배치된 한 쌍의 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 스페이서 구조물들(SS)의 각각은 복수의 스페이서 층들을 포함할 수 있으며, 실시예들에 따라 에어 스페이서를 더 포함할 수도 있다.
하부 도전 패턴(150)은 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 하부 도전 패턴(150)은 비트 라인들(BL)의 사이 및 워드 라인들(WL)의 사이에 배치될 수 있다. 하부 도전 패턴(150)은 버퍼 절연 층(128)을 관통하여, 활성 영역(ACT)의 제2 불순물 영역(105b)과 연결될 수 있다. 하부 도전 패턴(150)은 제2 불순물 영역(105b)의 제1 부분(P1)과 직접 접촉할 수 있다. 하부 도전 패턴(150)의 하면은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트 라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다 하부 도전 패턴(150)은 스페이서 구조물(SS)에 의해 비트 라인 콘택 패턴(DC)과 절연될 수 있다. 하부 도전 패턴(150)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 하부 도전 패턴(150)은 인(P)을 더 포함할 수 있다. 예시적인 실시예들에서, 하부 도전 패턴(150)은 복수의 층들을 포함할 수 있다.
상부 도전 패턴(160)은 하부 도전 패턴(150) 상에 배치될 수 있다. 상부 도전 패턴(160)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브덴(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 상부 도전 패턴(160)은 하부 도전 패턴(150)과 동일한 물질을 포함하거나, 다른 물질을 포함할 수도 있다. 본 명세서에서, 하부 도전 패턴(150)은 '콘택 플러그'로 지칭될 수 있고, 상부 도전 패턴(160)은 '랜딩 패드'로 지칭될 수 있다.
예시적인 실시예들에서, 하부 도전 패턴(150)과 상부 도전 패턴(160) 사이에 금속-반도체 화합물 층이 배치될 수도 있다. 금속-반도체 화합물 층은 예를 들어, 하부 도전 패턴(150)이 반도체 물질을 포함하는 경우, 하부 도전 패턴(150)의 일부를 실리사이드화한 층일 수 있다. 금속-반도체 화합물 층은 예를 들어, 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다.
절연 패턴들(165)은 상부 도전 패턴(160)을 관통하도록 배치될 수 있다. 상부 도전 패턴(160)은 절연 패턴들(165)에 의해 복수개로 분리될 수 있다. 절연 패턴들(165)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
하부 전극들(170)은 상부 도전 패턴들(160) 상에 배치될 수 있다. 하부 전극들(170)은 상부 도전 패턴들(160)과 접촉할 수 있다. 하부 전극들(170)은 원기둥 형태일 수 있으나, 이에 한정되지 않는다. 다른 실시예들에서, 하부 전극들(170)은 속이 빈 실린더 형상을 가지거나, 평면 형상을 가질 수도 있다. 하부 전극들(170)은 각각 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
유전 층(180)은 하부 전극들(170)의 표면 상에서, 하부 전극들(170)을 덮을 수 있다. 유전 층(180)은 하부 전극들(170)과 상부 전극(190) 사이에 배치될 수 있다.
상부 전극(190)은 복수의 하부 전극들(170) 및 유전 층(180)을 덮을 수 있다. 상부 전극(190)은 복수의 하부 전극들(170) 사이의 공간을 채울 수 있다. 상부 전극(190)은 유전 층(180)과 직접 접촉할 수 있다. 상부 전극(190)은 도전성 물질을 포함할 수 있다. 상부 전극(190)은 예를 들어, 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4e는 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면들을 도시한 것이다.
도 4a를 참조하면, 기판(101)에 소자 분리 영역(110)을 형성하여, 활성 영역(ACT)을 정의할 수 있다. 기판(101)에 소자 분리 트렌치를 형성할 수 있으며, 소자 분리 영역(110)은 상기 소자 분리 트렌치를 채울 수 있다. 평면적으로, 활성 영역(ACT)은 워드 라인(도 2의 WL)의 연장 방향과 비스듬한 방향으로 연장되는 길쭉한 바(bar) 형태일 수 있다.
활성 영역(ACT)의 상부에, 예를 들어 이온 주입 공정을 이용하여, 불순물 영역들을 형성할 수 있다. 소자 분리 영역(110) 상에 이온 주입 마스크를 형성하고 이온 주입 공정을 진행하여, 활성 영역(ACT)의 상부에 불순물 영역들을 형성할 수 있다.
예시적인 실시예들에서, 활성 영역(ACT) 상부에 제1 도펀트 및 제2 도펀트를 주입할 수 있으며, 제2 도펀트는 제1 도펀트보다 활성 영역(ACT) 내로 깊에 주입될 수 있다. 이에 의해, 불순물 영역들은 각각, 제1 도펀트 및 제2 도펀트를 포함하는 제1 부분(P1), 및 제2 도펀트를 포함하는 제2 부분(P2)을 포함할 수 있다. 제1 도펀트는 4가 또는 5가의 원소일 수 있으며, 예를 들어, 비소(As) 및 탄소(C) 중 적어도 하나를 포함할 수 있다. 제2 부분(P2)은 결정질 상을 포함하고, 제1 부분(P1)은 제1 도펀트에 의해 결정성이 파괴되어, 비정질 상을 포함할 수 있다.
제1 도펀트 및 제2 도펀트의 주입 순서는 한정되지 않는다. 예를 들어, 제1 도펀트의 주입 후에 제2 도펀트가 주입될 수도 있고, 제2 도펀트의 주입 후에 제1 도펀트가 주입될 수도 있다. 불순물 영역들의 형성 방법은 이온 주입 공정에 한정되지 않으며, 확산 공정 등에 의해서도 형성될 수 있다.
도 4b를 참조하면, 기판(101) 내로 연장되는 워드 라인 구조물(WLS)을 형성할 수 있다.
활성 영역(ACT) 및 소자 분리 영역(110)을 패터닝하여 게이트 트렌치를 형성할 수 있다. 한 쌍의 게이트 트렌치가 활성 영역(ACT)을 가로지를 수 있으나, 이에 한정되지는 않는다. 게이트 트렌치에 의해 상기 불순물 영역들도 분리되어 제1 불순물 영역(도 4c의 105a)과 제2 불순물 영역(도 4c의 105b)을 형성할 수 있다.
게이트 유전 층(120)을 게이트 트렌치 내면 상에 실질적으로 컨포멀한 두께로 형성할 수 있다. 이어서, 워드 라인(WL)을 게이트 트렌치의 적어도 일부를 채우도록 형성할 수 있다. 워드 라인(WL)의 상면은 활성 영역(ACT)의 상면보다 낮도록 리세스될 수 있다. 기판(101) 상에 절연 층을 적층하여 게이트 트렌치를 채우고 식각하여 워드 라인(WL) 상에 게이트 캡핑 층(125)을 형성할 수 있다.
이후, 기판(101)의 전면 상에 버퍼 절연 층(128)을 형성할 수 있다. 버퍼 절연 층(128)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나로 형성될 수 있다. 버퍼 절연 층(128)은 복수개가 서로 이격된 형태로 형성될 수 있다.
도 4c를 참조하면, 워드 라인 구조물(WLS) 상부에 비트 라인 구조물(BLS)을 형성할 수 있다.
버퍼 절연 층(128)의 전면에 제1 도전 패턴(141)을 형성하고, 소자 분리 영역(110), 기판(101), 및 게이트 캡핑 층(125)의 상부를 식각하여 비트 라인 콘택 홀을 형성할 수 있다. 비트 라인 콘택 홀은 제1 불순물 영역(105a)을 노출시킬 수 있다. 비트 라인 콘택 홀은 제1 부분(P1)을 제거할 수 있을 정도의 깊이로 형성될 수 있다. 이에 의해, 제1 불순물 영역(105a)은 비정질 상인 제1 부분(P1)은 포함하지 않고, 단결정 상인 제2 부분(P2)을 포함할 수 있다. 제1 불순물 영역(105a)의 상면은, 제2 불순물 영역(105b)의 제1 부분(P1)의 하면보다 낮은 레벨에 위치할 수 있다.
비트 라인 콘택 홀을 채우는 비트 라인 콘택 패턴(DC)을 형성할 수 있다. 비트 라인 콘택 패턴(DC)을 형성하는 것은, 비트 라인 콘택 홀을 채우는 도전 층을 형성하고 평탄화 공정을 수행하는 것을 포함할 수 있다. 일 예로, 비트 라인 콘택 패턴(DC)은 폴리 실리콘으로 형성될 수 있다. 제1 도전 패턴(141) 상에 차례로 제2 도전 패턴(142), 제3 도전 패턴(143)및 비트 라인 캡핑 패턴(BC)을 형성한 후, 비트 라인 캡핑 패턴(BC)을 식각 마스크로 제1 내지 제3 도전 패턴(141, 142, 143)을 차례로 식각할 수 있다. 그 결과, 제1 내지 제3 도전 패턴(141, 142, 143)을 포함하는 비트 라인(BL)과 비트 라인 캡핑 패턴(BC)을 포함하는 비트 라인 구조물(BLS)을 형성할 수 있다.
비트 라인 구조물(BLS)의 측면들 상에 스페이서 구조물(SS)을 형성할 수 있다. 스페이서 구조물(SS)은 복수의 층들로 형성될 수도 있다. 이후, 스페이서 구조물들(SS) 사이를 채우며, 스페이서 구조물들(SS)의 측면을 덮는 절연 층들(SL)을 형성할 수 있다.
도 4d를 참조하면, 스페이서 구조물들(SS) 사이에서 펜스 절연 패턴들(154)이 형성될 수 있다. 펜스 절연 패턴들(154)은 버퍼 절연 층(128) 및 게이트 캡핑 층(125)의 일부를 관통하여 형성될 수 있다. 펜스 절연 패턴들(154)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
이후, 펜스 절연 패턴들(154) 및 비트 라인 캡핑 패턴(BC)을 식각 마스크로 하는 이방성 식각 공정을 수행하여 제2 불순물 영역(105b)을 노출시키는 개구부(150H)를 형성할 수 있다. 개구부(150H)는 제2 불순물 영역(105b)의 제1 부분(P1)의 상면의 일부를 남기고 형성될 수 있다.
실시예들에 따라, 제2 불순물 영역(105b)의 제1 부분(P1)은, 도 4a의 공정에서 형성되지 않고, 개구부(150H) 형성 공정 이후에 형성될 수도 있다. 예를 들어, 도 4a의 공정에서, 제1 부분(P1) 및 제2 부분(P2)에 상기 제2 도펀트를 주입하고, 도 4d의 개구부(150H)를 형성하는 공정 이후에, 개구부(150H)에 의해 노출되는 활성 영역(ACT)에 제1 도펀트를 주입하여 제1 부분(P1)을 형성할 수도 있다. 이 경우, 제2 불순물 영역(105b)의 하면은 제1 불순물 영역(105a)의 상면보다 높거나 낮은 레벨에 위치할 수 있다.
도 4e를 참조하면, 개구부(150H)의 하부에 하부 도전 패턴(150)을 형성할 수 있다. 하부 도전 패턴(150)은 폴리 실리콘과 같은 반도체 물질로 형성될 수 있다. 일 예로, 하부 도전 패턴(150)은 개구부(도 4d의 150H)를 채우는 폴리 실리콘 층을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다.
이후, 개구부(150H)의 상부에 상부 도전 패턴(160)을 형성할 수 있다. 예시적인 실시예들에서, 상부 도전 패턴(160)은 하부 도전 패턴(150)과 동일한 물질을 포함할 수 있다. 실시예들에 따라, 상부 도전 패턴(160)은 하부 도전 패턴(150)의 형성 공정과 연속적인 공정에 의해 형성될 수 있다.
이후, 상부 도전 패턴(160)에 패터닝 공정을 수행하여, 이를 관통하는 절연 패턴들(165)을 형성할 수 있다. 이에 따라, 기판(101), 워드 라인 구조물(WLS), 및 비트 라인 구조물(BLS) 등을 포함하는 하부 구조물이 형성될 수 있다.
다시 도 2를 참조하면, 상부 도전 패턴(160) 상에 정보 저장 구조물(CAP)을 형성할 수 있다.
상부 도전 패턴(160)과 접촉하는 하부 전극(170)을 형성하고, 하부 전극(170)의 표면 및 절연 패턴들(165)의 상면을 덮는 유전 층(180)을 형성할 수 있다. 이후, 유전 층(180)을 덮으며 하부 전극(170) 사이의 빈 공간을 채우는 상부 전극(190)을 형성할 수 있다. 이에 의해, 하부 도전 패턴(150) 및 상부 도전 패턴(160)에 의해 활성 영역(ACT)과 연결되는 정보 저장 구조물(CAP)을 포함하는 반도체 장치(100)를 제조할 수 있다.
도 5a 및 도 5b는 도 2의 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 단면도들이다. 도 5a 및 도 5b는 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면들을 도시한 것이다.
먼저, 앞서 설명한 도 4a 내지 도 4c의 공정이 동일하게 수행될 수 있다. 이후 도 5a를 참조하면, 워드 라인 구조물(WLS)과 어긋나는 위치에서 있는 절연 층들(SL)을 제거하면서, 제2 불순물 영역(105b)을 노출시키는 개구부(150H)를 형성할 수 있다. 개구부(150H)는 제2 불순물 영역(105b)의 제1 부분(P1)의 상면의 일부가 잔존하도록 형성될 수 있다.
도 4d에서 설명한 것과 같이, 실시예들에 따라, 제2 불순물 영역(105b)의 제1 부분(P1)은, 도 4a의 공정에서 형성되지 않고, 개구부(150H) 형성 공정 이후에 형성될 수도 있다. 예를 들어, 도 4a의 공정에서, 제1 부분(P1) 및 제2 부분(P2)에 상기 제2 도펀트를 주입하고, 도 5a의 개구부(150H)를 형성하는 공정 이후에, 개구부(150H)에 의해 노출되는 활성 영역(ACT)에 제1 도펀트를 주입하여 제1 부분(P1)을 형성할 수도 있다. 이 경우, 제2 불순물 영역(105b)의 하면은 제1 불순물 영역(105a)의 상면보다 높거나 낮은 레벨에 위치할 수 있다.
이후, 도 5b를 참조하면, 개구부(도 5a의 150H)를 채우는 하부 도전 패턴(150)을 형성할 수 있다. 이후, 워드 라인 구조물(WLS) 상의 절연 층들(SL), 버퍼 절연 층(128)의 일부 및 게이트 캡핑 층(125)의 일부를 제거하고, 실리콘 질화물 또는 실리콘 산질화물을 채워 펜스 절연 패턴들(154)을 형성할 수 있다.
이후, 도 4e를 참조하면, 하부 도전 패턴(150)을 덮는 상부 도전 패턴(160)을 형성하고, 상부 도전 패턴(160)에 패터닝 공정을 수행하여, 이를 관통하는 절연 패턴들(165)을 형성할 수 있다. 이에 따라, 기판(101), 워드 라인 구조물(WLS), 및 비트 라인 구조물(BLS) 등을 포함하는 하부 구조물이 형성될 수 있다. 이후, 도 2를 참조하면, 상부 도전 패턴(160) 상에 정보 저장 구조물(CAP)을 형성하여, 반도체 장치(100)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
101: 기판
105a, 105b: 불순물 영역 P1: 제1 부분
P2: 제2 부분 110: 소자 분리 영역
WLS: 워드 라인 구조물 BLS: 비트 라인 구조물
CAP: 정보 저장 구조물 150: 하부 도전 패턴
154: 펜스 절연 패턴 160: 상부 도전 패턴
165: 절연 패턴
105a, 105b: 불순물 영역 P1: 제1 부분
P2: 제2 부분 110: 소자 분리 영역
WLS: 워드 라인 구조물 BLS: 비트 라인 구조물
CAP: 정보 저장 구조물 150: 하부 도전 패턴
154: 펜스 절연 패턴 160: 상부 도전 패턴
165: 절연 패턴
Claims (10)
- 제1 불순물 영역과 제2 불순물 영역을 포함하는 활성 영역;
상기 활성 영역을 정의하는 소자 분리 영역;
상기 활성 영역 상에서 상기 활성 영역과 교차하여 일 방향으로 연장되며, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물;
상기 비트 라인 구조물의 적어도 일 측에 배치되어, 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및
상기 콘택 플러그와 전기적으로 연결되는 정보 저장 구조물을 포함하고,
상기 제1 불순물 영역은 결정질 상(crystalline phase)인 물질로 형성되고,
상기 제2 불순물 영역의 적어도 일부는 비정질 상(amorphous phase)인 물질로 형성되는, 반도체 장치.
- 제1항에 있어서,
상기 제2 불순물 영역은 상기 비정질 상인 물질로 형성되는 제1 부분을 포함하고,
상기 제2 불순물 영역의 상기 제1 부분은, 50Å 내지 300Å의 깊이를 갖는, 반도체 장치.
- 제1항에 있어서,
상기 제2 불순물 영역은 상기 비정질 상인 물질로 형성되는 제1 부분을 포함하고,
상기 제2 불순물 영역의 상기 제1 부분은, 비소(As) 또는 탄소(C)를 적어도포함하는, 반도체 장치.
- 제1항에 있어서,
상기 콘택 플러그는 인(P)을 포함하는, 반도체 장치.
- 제1항에 있어서,
상기 제2 불순물 영역은 상기 비정질 상인 물질로 형성되는 제1 부분, 및
상기 제1 부분의 아래에서 결정질 상(crystalline phase)인 물질로 형성되는제2 부분을 포함하는, 반도체 장치.
- 제1항에 있어서,
상기 제2 불순물 영역은 상기 비정질 상인 물질로 형성되는 제1 부분을 포함하고,
상기 제2 불순물 영역의 상기 제1 부분의 하면은, 상기 제1 불순물 영역의 상면보다 높은 레벨에 위치하는, 반도체 장치. - 제1항에 있어서,
상기 제2 불순물 영역은 상기 비정질 상인 물질로 형성되는 제1 부분을 포함하고,
상기 제2 불순물 영역의 상기 제1 부분은,
상면;
상기 콘택 플러그와 접촉하는 경사면; 및
상기 소자 분리 영역의 측면과 접촉하는 측면을 포함하는, 반도체 장치.
- 제7항에 있어서,
상기 제2 불순물 영역의 상기 제1 부분의 상기 측면의 적어도 일부는 상기 콘택 플러그와 수직하게 중첩하는, 반도체 장치.
- 제1항에 있어서,
상기 활성 영역과 교차하며, 상기 소자 분리 영역 내로 연장되는 워드 라인 구조물을 더 포함하는, 반도체 장치.
- 제1항에 있어서,
상기 콘택 플러그와 상기 정보 저장 구조물 사이에 배치되는 랜딩 패드를 더 포함하는, 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220056444A KR20220068964A (ko) | 2022-05-09 | 2022-05-09 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220056444A KR20220068964A (ko) | 2022-05-09 | 2022-05-09 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220068964A true KR20220068964A (ko) | 2022-05-26 |
Family
ID=81808859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220056444A KR20220068964A (ko) | 2022-05-09 | 2022-05-09 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20220068964A (ko) |
-
2022
- 2022-05-09 KR KR1020220056444A patent/KR20220068964A/ko unknown
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