KR20240050830A - 반도체 소자 - Google Patents

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KR20240050830A
KR20240050830A KR1020220130711A KR20220130711A KR20240050830A KR 20240050830 A KR20240050830 A KR 20240050830A KR 1020220130711 A KR1020220130711 A KR 1020220130711A KR 20220130711 A KR20220130711 A KR 20220130711A KR 20240050830 A KR20240050830 A KR 20240050830A
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안준혁
박소현
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삼성전자주식회사
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Abstract

예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 기판 상에서 일 방향으로 연장되는 비트라인 구조물, 상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택, 및 상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택을 포함하고, 상기 스토리지 노드 콘택은 상기 기판의 상면과 수직한 수직 방향으로 연장되는 수직 연장부 및 상기 수직 연장부와 일체로 연결되어 상기 기판의 상면과 평행한 수평 방향으로 연장되는 수평 연장부를 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고성능의 반도체 소자를 제조하기 위해서, RC 지연(RC delay)의 의한 신호 전송 속도가 저하되는 것을 최소화할 수 있도록 인접하는 도전 구조물들 사이의 기생 커패시턴스를 최소화할 수 있는 기술이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 전기적 특성 또는 생산성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 기판 상에서 일 방향으로 연장되는 비트라인 구조물, 상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택, 및 상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택을 포함하고, 상기 스토리지 노드 콘택은 상기 기판의 상면과 수직한 수직 방향으로 연장되는 수직 연장부 및 상기 수직 연장부와 일체로 연결되어 상기 기판의 상면과 평행한 수평 방향으로 연장되는 수평 연장부를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 불순물 영역 및 제2 불순물 영역을 갖는 활성 영역을 포함하는 기판, 상기 활성 영역 상의 희생 패턴층, 상기 활성 영역을 정의하고, 상기 희생 패턴층의 상면과 공면을 이루는 상면을 갖는 소자 분리층, 제1 수평 방향으로 연장되고, 상기 희생 패턴층의 상면과 공면을 이루는 상면을 갖는 워드라인 구조물, 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물, 상기 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택, 및 상기 비트라인 콘택의 측면 상에 배치되고, 상기 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택을 포함하고, 상기 스토리지 노드 콘택은 제2 불순물 영역의 상면과 접촉하면서 상기 기판의 상면과 평행한 수평 방향으로 연장되는 수평 연장부를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 제1 불순물 영역 및 제2 불순물 영역을 갖는 활성 영역을 포함하는 기판, 상기 활성 영역 상의 희생 패턴층, 상기 활성 영역을 정의하고, 상기 희생 패턴층의 상면과 공면을 이루는 상면을 갖는 소자 분리층, 제1 수평 방향으로 연장되고, 상기 희생 패턴층의 상면과 공면을 이루는 워드라인 구조물, 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물, 및 상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택을 포함하고, 상기 희생 패턴층은 상기 제1 불순물 영역 상에서 상기 비트라인 콘택의 측면과 접촉하는 부분을 포함하며, 상기 희생 패턴층은 금속, 금속 산화물, 금속 질화물, 또는 실리콘 게르마늄 중 적어도 하나의 물질을 포함할 수 있다.
활성 영역의 상면과 접촉하는 수평 연장부를 갖는 스토리지 노드 콘택 구조를 제공함에 따라, 활성 영역과 스토리지 노드 콘택 간의 접촉 면적을 균일하게 확보하여 산포 특성을 개선하고 전기적 특성이 향상된 반도체 소자가 제공될 수 있다. 또한, 희생 패턴층에 의해 자기 정렬(self-algin)되는 비트라인 콘택 홀 구조를 제공하여 생산성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다.
도 5a 내지 도 5k는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도들이다. 도 1b는 도 1a의 'A' 영역을 확대하여 도시한다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2의 'B' 영역을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 소자(100)는, 활성 영역(ACT)을 포함하는 기판(101), 활성 영역(ACT) 상의 희생 패턴층들(166, 167), 활성 영역(ACT)을 정의하는 소자 분리층(110), 기판(101) 내에 매립되어 연장되며 워드라인(WL)을 포함하는 워드라인 구조물(WLS), 기판(101) 상에서 워드라인 구조물(WLS)과 교차하여 연장되며 비트라인(BL)을 포함하는 비트라인 구조물(BLS), 비트라인 구조물(BLS)과 활성 영역(ACT)을 전기적으로 연결하는 비트라인 콘택(DC), 비트라인 구조물(BLS)의 양측의 스페이서 구조물(SS), 비트라인 구조물(BLS)의 상부에 배치되는 캐패시터 구조물(CAP), 캐패시터 구조물(CAP)과 활성 영역(ACT)을 전기적으로 연결하는 스토리지 노드 콘택(160), 스토리지 노드 콘택(160)과 캐패시터 구조물(CAP)을 전기적으로 연결하는 랜딩 패드(LP), 및 비트라인 구조물(BLS) 상의 캡핑 절연층(180)을 포함할 수 있다. 반도체 소자(100)는, 기판(101) 상의 버퍼층(130) 및 스토리지 노드 콘택(160) 상의 금속-반도체층(165)을 더 포함할 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역(ACT)은 소자 분리층(110)에 의해 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 W 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 W 방향은 워드라인(WL) 및 비트라인(BL)의 연장 방향에 대하여 경사진 방향일 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 예를 들어, 제1 불순물 영역(105a)은 상기 드레인 영역에 해당하고, 제2 불순물 영역(105b)은 상기 소스 영역에 해당할 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있다.
소자 분리층(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 활성 영역(ACT)을 둘러싸면서 이들을 서로 이격 시킬 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다. 예시적인 실시예에서, 소자 분리층(110)은 복수의 층들을 포함할 수 있다.
소자 분리층(110)의 상면은 활성 영역(ACT)의 상면보다 높은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 이에 따라, 소자 분리층(110)은 활성 영역(ACT)으로부터 Z 방향으로 돌출된 부분을 포함할 수 있다.
희생 패턴층들(166, 167)은 활성 영역(ACT) 상에 배치되고, 희생 패턴층들(166, 167)은 소자 분리층(110) 상에 배치되지 않을 수 있다. 희생 패턴층들(166, 167)의 상면은 소자 분리층(110)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 희생 패턴층들(166, 167)의 상면은 소자 분리층(110)의 상면과 공면을 이룰 수 있다. 이는, 소자 분리층(110)에 대하여 활성 영역(ACT)의 일부를 소정 깊이만큼 선택적으로 제거하고 희생 패턴층들(166, 167)을 형성하기 때문일 수 있다. 희생 패턴층들(166, 167)은, 일부분이 스토리지 노드 콘택(160)의 수평 연장부(160P)로 치환되어 수평 연장부(160P)가 형성되는 영역을 제공하거나, 비트라인 콘택 홀(DCH)이 자기 정렬(self-align)되도록 하기 위한 층들일 수 있다.
예시적인 실시예에서, 희생 패턴층들(166, 167)은 활성 영역(ACT) 상에 순차로 적층된 제1 층(166) 및 제2 층(167)을 포함할 수 있다. 제1 층(166)은 실리콘 산화물 등의 산화물을 포함할 수 있다. 제2 층(167)은 제2 층(167)과 인접한 구성들, 예를 들어 활성 영역(ACT), 소자 분리층(110), 및 스페이서 구조물(SS)의 물질과 다른 물질을 포함할 수 있다. 이는, 특정 식각 조건에서, 상기 인접한 구성들에 대하여 선택적으로 제2 층(167)을 제거하여 수평 연장부(160P)를 형성하기 위함일 수 있다. 제2 층(167)은 금속, 금속 산화물, 금속 질화물, 또는 반도체 물질 중 적어도 하나를 포함할 수 있으며, 예를 들어 티타늄 질화물(TiN)을 포함할 수 있다. 또한, 상기 반도체 물질은 기판(101)의 물질과 다른 물질일 수 있다. 제1 층(166) 및 제2 층(167)은 실질적으로 동일한 두께를 갖는 것으로 도시되었으나, 이에 한정되지 않고 제1 층(166)의 두께가 제2 층(167)의 두께보다 얇을 수 있다. 예시적인 실시예에서, 제1 층(166)은 제2 층(167)과 기판(101) 사이의 실리사이드층 형성 방지 등을 위한 보조층일 수 있다.
워드라인 구조물(WLS)은 제1 수평 방향, 예를 들어 X 방향으로 연장될 수 있다. 워드라인 구조물(WLS)은 게이트 유전층(120), 워드라인(WL), 및 매립 절연층(125)을 포함할 수 있다.
워드라인(WL)은 기판(101) 내에서 연장되는 게이트 트렌치들 내에 배치될 수 있다. 워드라인(WL)은 기판(101) 내에서 활성 영역들(ACT)을 가로질러 X 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 워드라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드라인(WL) 및 제1 및 제2 불순물 영역들(105a, 105b)을 각각 포함하는 트랜지스터들은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다.
워드라인(WL)은 상기 게이트 트렌치들의 하부에 소정 두께로 배치될 수 있다. 워드라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 워드라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 워드라인(WL)은 복수의 층들을 포함할 수 있다.
게이트 유전층(120)은 상기 게이트 트렌치들의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 상기 게이트 트렌치들의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 워드라인(WL)과 활성 영역(ACT) 사이에 배치될 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
매립 절연층(125)은 워드라인(WL) 상에 배치되고 상기 게이트 트렌치들을 채울 수 있다. 매립 절연층(125)은 절연 물질, 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
매립 절연층(125)의 상면은 소자 분리층(110)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 매립 절연층(125)의 상면은 활성 영역(ACT)의 상면보다 높은 레벨에 위치하며, 희생 패턴층들(166, 167)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 워드 라인 구조물(WLS)의 상면은 희생 패턴층들(166, 167)의 상면과 공면을 이룰 수 있다.
희생 패턴층들(166, 167)은 제1 불순물 영역(105a) 상에서 워드 라인 구조물(WLS)의 측면 일부, 즉 매립 절연층(125)의 측면과 접촉하는 부분을 포함할 수 있다.
버퍼층(130)은 활성 영역(ACT), 소자 분리층(110) 및 희생 패턴층들(166, 167) 상에 배치될 수 있다. 버퍼층(130)은 워드라인 구조물들(WLS)을 덮을 수 있다. 버퍼층(130)은 기판(101)과 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택(160)은 버퍼층(130)을 관통하여 활성 영역(ACT)에 전기적으로 연결될 수 있다. 버퍼층(130)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 버퍼층(130)은 제1 버퍼층(130a) 및 제2 버퍼층(130b)을 포함할 수 있다. 예를 들어, 제1 버퍼층(130a)은 실리콘 산화물을 포함하고, 제2 버퍼층(130b)은 실리콘 질화물을 포함할 수 있다. 다만, 실시예들에 따라 버퍼층(130)은 이와 달리 3개 이상의 층을 갖거나 다른 물질을 포함할 수 있다.
비트라인 구조물(BLS)은 상기 제1 수평 방향과 교차하는 제2 수평 방향, 예를 들어 Y 방향으로 연장될 수 있다. 비트라인 구조물(BLS)은 비트라인(BL) 및 비트라인(BL) 상의 비트라인 캡핑 패턴(BC)을 포함할 수 있다.
비트라인(BL)은 버퍼층(130) 상에 배치될 수 있다. 비트라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 버퍼층(130)이 배치될 수 있다. 제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드을 포함하거나, TiSiN과 같은 질화물을 포함할 수 있다. 제3 도전 패턴(143)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 비트라인 캡핑 패턴(BC)은 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 다만, 비트라인 캡핑 패턴(BC)을 이루는 절연 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다. 또한, 비트라인 캡핑 패턴(BC)이 복수 개의 물질층들을 포함하고, 상기 복수 개의 물질층들이 동일한 물질을 포함하더라도 물성의 차이에 의해 경계가 구분될 수 있다.
비트라인 콘택(DC)은 버퍼층(130)을 관통하여 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트라인(BL)은 비트라인 콘택(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트라인 콘택(DC)은 제1 불순물 영역(105a)을 노출시키는 비트라인 콘택 홀(DCH) 내에 국소적으로 배치될 수 있다.
예시적인 실시예에서, 비트라인 콘택 홀(DCH)은 도 1a 및 도 1b에 도시된 것과 같이 제1 불순물 영역(105a)을 노출시키는 홀 타입으로 형성될 수 있으나, 실시예들에 따라 이와 달리 트랜치 타입으로 형성되거나 리버스(reverse type) 타입으로 형성될 수도 있다. 상기 리버스 타입은, 제1 불순물 영역(105a)이외의 다른 영역 상에 서로 이격되어 배치되는 마스크 패턴들을 배치시킨 후 식각 공정을 수행함으로써 형성되는 개구부 형태를 의미할 수 있다.
비트라인 콘택(DC)은 비트라인(BL)과 일체로 연결되어 비트라인 콘택 홀(DCH) 내로 연장되는 부분을 포함하는 형태일 수 있다. 따라서, 비트라인 콘택(DC)은 비트라인(BL)의 제1 도전 패턴(141)과 동일한 물질, 예를 들어, 다결정 실리콘을 포함할 수 있다. 비트라인 콘택(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 비트라인 콘택(DC)은 스페이서 구조물들(SS)에 의해 스토리지 노드 콘택(160)과 이격될 수 있다.
도 2를 참조하면, 희생 패턴층들(166, 167)은 제1 불순물 영역(105a) 상에서 비트라인 콘택(DC)의 측면 일부와 접촉하는 부분을 포함할 수 있다. 이는, 제1 불순물 영역(105a) 상의 비트라인 콘택 홀(DCH)을 형성하는 공정에서, 제1 불순물 영역(105a) 상에 형성된 희생 패턴층들(166, 167)의 일부가 잔존하기 때문일 수 있다.
스페이서 구조물들(SS)은 비트라인 구조물(BLS)의 양 측벽 상에 배치되어 제2 수평 방향, 예를 들어, Y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트라인 구조물(BLS)과 스토리지 노드 콘택(160)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트라인(BL)의 측벽들 및 비트라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트라인 구조물(BLS)의 양측에 배치된 한 쌍의 스페이서 구조물들(SS)은 비트라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 상기 비대칭적인 형상은 캡핑 절연층(180)에 의해 형성된 것일 수 있다. 스페이서 구조물들(SS)은 비트라인 콘택 홀(DCH)을 채우며 비트라인 콘택(DC)의 양 측벽 상에 배치되는 부분을 더 포함할 수 있다.
스페이서 구조물(SS)은 비트라인 구조물(BLS)의 측벽들 상에 차례로 적층되는 제1 스페이서(151), 제2 스페이서(152), 및 제3 스페이서(153)를 포함할 수 있다. 제1 스페이서(151)는 비트라인 구조물들(BLS)의 측벽들 상에서 비트라인 캡핑 패턴(BC)과 비트라인(BL)을 컨포멀 하게 덮을 수 부분을 포함할 수 있다. 제1 스페이서(151)는 상기 부분으로부터 비트라인 콘택(DC)의 양 측벽을 따라 연장되면서 비트라인 콘택 홀(DCH)의 바닥면 및 내측벽을 컨포멀하게 덮는 부분을 더 포함할 수 있다. 제1 스페이서(151)는 절연 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 제2 스페이서(152)는 제1 스페이서(151) 및 제3 스페이서(153) 사이에 배치될 수 있다. 제2 스페이서(152)는 에어 스페이서일 수 있으나 이에 한정되는 것은 아니다. 제2 스페이서(152)가 에어 스페이서인 경우, 그 상부에 배치된 캡핑 절연층(180)에 의해 상단이 정의될 수 있으며, 랜딩 패드(LP)에 의해 상단이 정의될 수도 있다. 제3 스페이서(153)는 제2 스페이서(152)의 측벽 상에 배치되며, 절연 물질, 예를 들어 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예에서, 스페이서 구조물(SS)은 비트라인 콘택 홀(DCH) 내에 배치되는, 하부 스페이서들(155a, 155b)을 더 포함할 수 있다. 하부 스페이서들(155a, 155b)은 비트라인 콘택 홀(DCH) 내로 연장되는 제1 스페이서(151)를 덮으면서 비트라인 콘택 홀(DCH)을 채울 수 있다. 하부 스페이서들(155a, 155b)은 제1 하부 스페이서(155a) 및 제1 하부 스페이서(155a)와 제1 스페이서(151) 사이에서 소정 두께를 갖도록 형성되는 제2 하부 스페이서(155b)를 포함할 수 있다. 제1 하부 스페이서(155a)는 실리콘 질화물을 포함하고, 제2 하부 스페이서(155b)는 실리콘 산화물을 포함할 수 있다.
다만, 제1 내지 제3 스페이서들(151, 152, 153)의 물질 및 층의 개수, 및 하부 스페이서들(155a, 155b)의 물질 및 층의 개수는 이에 한정되지 않고 다양하게 변경될 수 있다.
예시적인 실시예에서, 버퍼층(130) 상에 배치되는 절연 패턴들을 더 포함할 수 있다. 상기 절연 패턴들은 인접한 비트라인 구조물들(BLS)의 사이에서 일 방향, 예를 들어, Y 방향에서 이격되어 배치될 수 있다. 상기 절연 패턴들은, 평면적 관점에서, 워드라인 구조물들(WLS)과 중첩되는 부분을 포함할 수 있다. 상기 절연 패턴들은 예를 들어, 실리콘 질화물을 포함할 수 있다.
스토리지 노드 콘택(160)은 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수 개일 수 있다. 스토리지 노드 콘택들(160) 각각은, 도 1a에 도시된 것과 같이, 평면적 관점에서, x 방향을 따라 인접하는 비트라인 구조물들(BLS)의 사이, 특히, 비트라인 구조물들(BLS) 양측의 스페이서 구조물들(SS)의 사이에 배치될 수 있다. 평면적 관점에서, 스토리지 노드 콘택들(160) 각각은, 워드라인 구조물들(WLS) 사이 및 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택들(160) 각각은 x 방향으로 인접하는 비트라인 구조물들(BLS)과 y 방향으로 인접하는 상기 절연 패턴들에 의해 정의되는 공간의 적어도 일부를 채울 수 있다. 스토리지 노드 콘택들(160)은 x 방향 및 y 방향을 따라 열과 행을 이루어 배치될 수 있다.
스토리지 노드 콘택(160)은 버퍼층(130)을 관통하여 활성 영역(ACT)의 제2 불순물 영역(105b)과 접촉함으로써, 활성 영역(ACT)과 캐패시터 구조물(CAP)을 전기적으로 연결할 수 있다. 스토리지 노드 콘택(160)은 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 스토리지 노드 콘택(160)의 하단은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트라인 콘택(DC)의 하면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(160)은 제1 스페이서(151) 및 하부 스페이서들(155a, 155b)에 의해 비트라인 콘택(DC)과 절연될 수 있다.
스토리지 노드 콘택(160)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수의 층들을 포함할 수 있다.
금속-반도체층(165)은 스토리지 노드 콘택(160)과 랜딩 패드(LP)의 사이에 배치될 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택(160)의 상면을 덮을 수 있다. 금속-반도체층(165)은 예를 들어, 스토리지 노드 콘택(160)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체층(165)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체층(165)은 생략되는 것도 가능하다.
랜딩 패드(LP)는 스토리지 노드 콘택(160)과 캐패시터 구조물(CAP)을 전기적으로 연결할 수 있다.
랜딩 패드(LP)는 한 쌍의 비트라인 구조물들(BLS)의 사이 및 스토리지 노드 콘택(160) 상에 배치될 수 있다. 랜딩 패드(LP)는 금속-반도체층(165)의 상면을 덮을 수 있다. 랜딩 패드(LP)는 스페이서 구조물들(SS)의 사이에서, 스페이서 구조물들(SS)의 측벽과 접할 수 있다. 랜딩 패드(LP)는 캡핑 절연층(180)을 관통하며, 캡핑 절연층(180)과 접할 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 복수 개일 수 있고, 복수의 랜딩 패드들(LP)은 육각형 또는 벌집(honeycomb) 형태를 이루는 격자 패턴으로 배열될 수 있다. 이러한 복수의 랜딩 패드들(LP)의 배열 형태는 캐패시터 구조물들(CAP)의 배열에 대응되는 것일 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 도전층 및 상기 도전층의 하면 및 측면을 덮는 배리어층을 포함하는 이중층 구조를 가질 수 있다. 상기 도전층은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있고, 상기 배리어층은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 다만, 실시예들에 따라 랜딩 패드(LP)의 층 수 및 형상은 다양하게 변경될 수 있다.
캡핑 절연층(180)은 절연 패턴(138) 및 비트라인 구조물(BLS) 상에 배치될 수 있다. 캡핑 절연층(180)은 비트라인 구조물(BLS), 스페이서 구조물(SS), 및 랜딩 패드(LP)와 접하도록 배치될 수 있다. 예시적인 실시예에서, 캡핑 절연층(180)은 복수의 랜딩 패드들(LP)의 사이에 배치될 수 있다. 캡핑 절연층(180)은 스페이서 구조물(SS)의 상면과 접하는 하단을 가질 수 있다.
캐패시터 구조물들(CAP) 각각은 캡핑 절연층(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 캐패시터 구조물들(CAP)의 각각은 하부 전극(192), 캐패시터 유전층(194), 및 상부 전극(196)을 포함할 수 있다. 예시적인 실시예에서, 하부 전극(192)은 랜딩 패드(LP)와 접하는 기둥 형상이고, 상부 전극(196)은 상기 기둥 형상의 하부 전극(192)을 덮으며, 캐패시터 유전층(194)은 하부 전극(192)과 상부 전극(196) 사이에 배치될 수 있다. 이와 같이, 캐패시터 구조물(CAP)은 필라(pillar) 형의 형태를 가질 수 있으나, 이에 한정되지 않으며, 실시예들에 따라 실린더(cylinder) 형상을 가질 수도 있다. 하부 전극(192) 및 상부 전극(196)은 도핑된 반도체, 금속 질화물, 금속, 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 캐패시터 유전층(194)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다.
도 1b, 도 2, 및 도 3을 참조할 때, 스토리지 노드 콘택(160)은 인접한 비트라인 구조물(BLS) 사이에서 Z 방향으로 연장되는 수직 연장부(160V) 및 기판(101)의 상면과 평행한 수평 방향으로 연장되는 수평 연장부(160P)를 포함할 수 있다. 상기 수평 방향은 예를 들어 활성 영역(ACT)이 연장되는 방향인 W 방향일 수 있다. 수평 연장부(160P)는 수직 연장부(160V)와 일체로 연결되어 상기 수평 방향으로 연장될 수 있다.
수평 연장부(160P)는 비트라인 구조물(BLS)의 하면보다 낮은 레벨에 위치하고, 비트라인 콘택(DC)의 하면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 수평 연장부(160P)는 희생 패턴층들(166, 167)과 실질적으로 동일한 레벨에 위치할 수 있다. 예를 들어, 수평 연장부(160P)의 상면은 소자 분리층(110)의 상면과 실질적으로 동일한 레벨에 위치하고, 수평 연장부(160P)의 하면은 활성 영역(ACT)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 이는, 희생 패턴층들(166, 167)의 일부를 수평 연장부(160P)으로 치환함으로써 수평 연장부(160P)를 형성하기 때문일 수 있다.
수평 연장부(160P)는 활성 영역(ACT)의 상면의 적어도 일부와 접촉할 수 있다. 수평 연장부(160P)를 통해 활성 영역(ACT)과의 접촉 면적을 균일하게 확보함에 따라, 트랜지스터들의 산포 특성을 개선하고 전기적 특성이 향상된 반도체 소자를 제공할 수 있다. 예를 들어, 수직 연장부(160V)만을 포함하는 스토리지 노드 콘택과 비교할 때, 수평 연장부(160P)를 형성함으로써 활성 영역(ACT)의 측면뿐만 아니라 활성 영역(ACT)의 상면과도 접촉하는 스토리지 노드 콘택(160)을 제공할 수 있으므로, 상대적으로 큰 접촉 면적을 확보할 수 있고 전기적 특성이 향상된 반도체 소자를 제공할 수 있다. 또한, 공정 조건에 따라 수평 연장부(160P)의 길이를 조절하여 활성 영역(ACT)과 스토리지 노드 콘택(160)간의 접촉 면적을 조절할 수 있으므로 산포 특성이 개선된 반도체 소자가 제공될 수 있다.
도 1b를 참조할 때, 수평 연장부(160P) 전체는 상기 활성 영역(ACT)의 제2 불순물 영역(105b)과 Z 방향에서 중첩될 수 있다. 이는, 수평 연장부(160P)는 제2 불순물 영역(105b) 상의 희생 패턴층들(166, 167)의 적어도 일부를 대체하여 형성되기 때문일 수 있다. 이에 따라, 수평 연장부(160P)의 적어도 일부는 스페이서 구조물(SS)과 Z 방향에서 중첩될 수 있다. 예를 들어, 수직 연장부(160P)의 적어도 일부는 스페이서 구조물(SS)의 제2 스페이서와 Z 방향에서 중첩될 수 있다.
예시적인 실시예에서, 도 3을 참조할 때, 제2 불순물 영역(105b) 상의 희생 패턴층들(166, 167) 일부는, 수평 연장부(160P)로 대체되지 않고 잔존하고 수평 연장부(160P)와 접촉할 수 있다. 예시적인 실시예에서, 수평 연장부(160P)는 잔존하는 희생 패턴층들(166, 167)을 향하여 볼록한 형상을 가질 수 있다. 상기 볼록한 형상은 제1 층(166)을 향하여 볼록한 제1 볼록부 및 제2 층(167)을 향하여 볼록한 제2 볼록부를 포함하는 형상일 수 있다. 상기 제1 볼록부와 상기 제2 볼록부의 형상(곡률 또는 연장되는 길이 등)은 서로 동일하거나 다를 수 있으며, 실시예들에 따라 다양하게 변경될 수 있다. 이는, 상기 제1 볼록부와 상기 제2 볼록부가 별도의 공정들에 의해 형성되기 때문일 수 있다.
수직 연장부(160V)는 수평 연장부(160P)의 하면보다 낮은 레벨로 돌출되는 돌출부(160VP)를 가질 수 있다. 돌출부(160VP)는 하부 스페이서들(155a, 155b) 또는 제1 스페이서(151)와 접촉할 수 있다. 돌출부(160VP)는 나머지 수직 연장부(160V)의 부분들보다 작은 폭을 갖고 Z 방향으로 연장될 수 있다. 돌출부(160VP)는 개구부(OP, 도 5i)를 형성하는 공정에서 희생 패턴층들(166, 167)을 식각하면서 희생 패턴층들(166, 167)이 배치되지 않은 부분에 대하여 소정 깊이 더 연장된 개구 영역에 대응되는 부분일 수 있다. 상기 공정에서, 희생 패턴층들(166, 167)에 의하여 상기 개구 영역의 폭이 상대적으로 좁아짐에 따라 의해 돌출부(160VP)의 하단 높이가 상대적으로 높게 형성될 수 있다. 이에 따라, 비트라인 콘택 홀(DCH)의 깊이 또는 비트라인 콘택(DC)의 하단 높이도 상대적으로 높게 형성할 수 있다. 이는, 비트라인 콘택 홀(DCH)의 깊이는 비트라인 콘택(DC)과 이격되어 배치되는 스토리지 노드 콘택(160)의 깊이에 따라 조절되기 때문일 수 있다. 즉, 희생 패턴층들(166, 167)에 의해 비트라인 콘택 홀(DCH)의 깊이를 상대적으로 얇게 형성할 수 있고, 이에 따라 생산성이 향상된 반도체 소자가 제공될 수 있다.
도 1b를 참조하면, 비트라인 콘택 홀(DCH)은 인접한 활성 영역(ACT)의 제2 불순물 영역(105b)을 노출시킬 수 있다. 비트라인 콘택 홀(DCH)을 채우는 스페이서 구조물(SS)은 상기 노출된 제2 불순물 영역(105b)과 접촉하는 부분을 가질 수 있다. 수평 연장부(160P)는 스페이서 구조물(SS)의 상기 부분보다 높은 레벨에 위치할 수 있다.
예를 들어, 활성 영역(ACT)은 서로 이격되어 배치되는 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)을 포함할 수 있다. 제1 활성 영역(ACT1)의 제1 불순물 영역(105a)과 연결되는 비트라인 콘택(DC)의 측벽 상에 배치되는 스페이서 구조물(SS)은 제2 활성 영역(ACT2)의 측면, 즉, 제2 활성 영역(ACT2)의 제2 불순물 영역(105b)의 측면과 접촉하는 부분을 포함할 수 있다. 이는, 도 5f를 참조할 때, 비트라인 콘택 홀(DCH)을 형성하는 식각 공정에서, 희생 패턴층들(166, 167)에 의해 희생 패턴층들(166, 167) 아래의 활성 영역(ACT) 부분이 제거되지 않고 잔존하면서 측면 일부가 노출되기 때문일 수 있다. 상기 식각 공정에서, 희생 패턴층들(166, 167)에 의해 비트라인 콘택 홀(DCH)은 상대적으로 큰 평면적을 가지면서도 자기 정렬(self align)되도록 형성될 수 있다. 이에 따라, 생산성이 향상된 반도체 소자가 제공될 수 있다.
다음으로, 도 4a 내지 도 4e를 통해 본 발명의 다양한 변형예들을 설명하도록 한다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다. 도 4a 내지 도 4e는 도 3에 대응되는 부분 확대 단면도들을 도시한다.
도 4a를 참조하면, 반도체 소자(100a)에서, 수평 연장부(160P)는 소자 분리층(110)의 측면과 접촉할 수 있다. 예를 들어, 수평 연장부(160P)는 활성 영역(ACT)의 상면으로부터 돌출된 소자 분리층(110)의 측면 부분과 접촉할 수 있다. 이는, 희생 패턴층들(166, 167)의 적어도 일부를 제거하여 터널부(TL, 도 5j)를 형성하는 공정에서, 희생 패턴층들(166, 167)을 상대적으로 더 많이 식각함에 따라 형성된 구조일 수 있다.
도 4b를 참조하면, 반도체 소자(100b)에서, 수평 연장부(160P)는 제1 층(166)을 향하여 볼록한 제1 볼록부 및 제2 층(167)을 향하여 볼록한 제2 볼록부를 포함하고, 상기 제2 볼록부의 길이가 상기 제1 볼록부의 길이보다 클 수 있다. 또한, 제2 불순물 영역(105b) 상에 잔존하는 희생 패턴층들(166, 167) 중에서, 제1 층(166)의 길이가 제2 층(167)의 길이보다 클 수 있다. 이는, 상기 제1 볼록부와 상기 제2 볼록부가 별도의 식각 공정들에 의해 제1 층(166) 및 제2 층(167)을 제거하여 형성되기 때문일 수 있다.
도 4c를 참조하면, 반도체 소자(100c)에서, 희생 패턴층은 단일층을 이룰 수 있다. 즉, 상기 희생 패턴층은 제1 층(166)이 생략되고 제2 층(167)으로만 구성될 수 있다. 수평 연장부(160P)는 제2 층(167)과 동일한 레벨에서 수평 방향으로 연장되며, 제2 층(167)을 향하여 볼록한 하나의 볼록부를 포함할 수 있다.
도 4d를 참조하면, 반도체 소자(100d)에서, 제2 불순물 영역(105b) 상에 희생 패턴층들(166, 167)이 잔존하지 않을 수 있다. 즉, 수평 연장부(160P)는 활성 영역(ACT, 도 2 참조) 상에서 활성 영역(ACT)의 제2 불순물 영역(105b)과 Z 방향으로 완전히 중첩하도록 배치될 수 있다. 다만, 이 경우에도, 제1 불순물 영역(105a) 상의 희생 패턴층들(166, 167)은 잔존할 수 있다. 이는, 터널부(TL, 도 5j)를 형성하는 공정에서, 매립 절연층(125, 도 2 참조)에 의해 제1 불순물 영역(105a) 상의 희생 패턴층들(166, 167)은 제거되지 않기 때문일 수 있다.
도 4e를 참조하면, 반도체 소자(100e)에서, 수직 연장부(160V)는 돌출부(160VP, 도 3 참조)를 포함하지 않을 수 있다. 이는, 스페이서 구조물(SS)의 물질 및 구조, 또는 희생 패턴층들(166, 167)의 물질 및 구조가 변경됨에 따라 형성될 수 있는 구조일 수 있다. 이에 따라, 수직 연장부(160V)의 하단은 수평 연장부(160P)와 실질적으로 동일한 레벨에 배치될 수 있다.
다음으로, 도 5a 내지 도 5k를 통해 본 발명의 반도체 소자의 제조 방법을 설명하도록 한다.
도 5a 내지 도 5k는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 5a를 참조하면, 기판(101) 내에 활성 영역(ACT)을 정의하는 소자 분리층(110)을 형성하고, 기판(101) 내에 워드라인 구조물(WLS, 도 2 참조)을 형성하고, 기판(101) 일부를 제거할 수 있다.
먼저, 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 기판(101)을 이방성 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자 분리층(110)을 형성할 수 있다. 소자 분리층(110)의 형성 전에 기판(101)에 불순물들을 주입하여 불순물 영역들(105a, 105b)을 형성할 수 있다. 다만, 실시예들에 따라, 불순물 영역들(105a, 105b)은 소자 분리층(110)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
다음으로, 기판(101)을 이방성 식각하여 워드라인(WL, 도 2 참조)이 배치되는 게이트 트렌치들을 형성할 수 있다. 상기 게이트 트렌치들은 x 방향으로 연장되며 활성 영역(ACT) 및 소자 분리층(110)을 가로지를 수 있다. 상기 게이트 트렌치들 내에, 게이트 유전층(120, 도 2 참조), 워드라인(WL) 및 매립 절연층(125, 도 2 참조)을 순차적으로 형성할 수 있다. 게이트 유전층(120)은 상기 게이트 트렌치들의 내측벽 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전층(120)은 활성 영역(ACT)의 산화 공정에 의하거나, 유전 물질의 증착 공정에 의하여 형성될 수 있다. 워드라인(WL)은 상기 게이트 트렌치들 내에 도전성 물질을 증착하고, 상부로부터 소정 깊이로 리세스함으로써 형성될 수 있다. 매립 절연층(125)은 상기 게이트 트렌치의 잔부를 채우도록 절연 물질을 증착한 후 평탄화 공정을 수행하여 형성할 수 있다. 이로써, 워드라인 구조물(WLS)을 형성할 수 있다.
다음으로, 워드라인 구조물(WLS) 및 소자 분리층(110)에 대하여 기판(101)을 선택적으로 제거하는 식각 공정을 수행할 수 있다. 상기 식각 공정에서, 기판(101)의 일부를 제거하여 워드라인 구조물(WLS) 및 소자 분리층(110)으로부터 일부 리세스되도록 하여 활성 영역(ACT)의 상면이 워드라인 구조물(WLS)의 상면 및 소자 분리층(110)의 상면보다 낮은 레벨에 형성되도록 할 수 있다.
도 5b를 참조하면, 희생 패턴층들(166, 167)을 형성할 수 있다.
활성 영역(ACT)의 산화 공정에 의해 활성 영역(ACT) 상에 실질적으로 균일한 두께를 갖도록 제1 층(166)을 형성할 수 있다. 예를 들어, 제1 층(166)은 실리콘 산화물을 포함할 수 있다. 제1 층(166)은 소자 분리층(110)으로부터 리세스된 영역 내에 배치될 수 있다.
상기 리세스된 영역을 채우도록 증착 공정을 수행한 후 평탄화 공정을 수행함으로써 소자 분리층(110)의 상면 및 워드라인 구조물(WLS)의 상면과 공면을 이루는 상면을 갖는 제2 층(167)을 형성할 수 있다. 제2 층(167)은 금속, 금속 산화물, 금속 질화물, 또는 기판(101)과 다른 반도체 물질 중 적어도 하나를 포함할 수 있다. 제2 층(167)은 예를 들어 티타늄 질화물(TiN)을 포함할 수 있다. 이로써, 희생 패턴층들(166, 167)을 형성할 수 있다.
본 단계에서, 상기 리세스된 영역을 제2 층(167)으로 채우고, 제1 층(166)을 형성하는 단계를 생략함으로써, 후속 공정을 통해 도 4c의 반도체 소자가 형성될 수 있다.
도 5c를 참조하면, 버퍼층(130)을 형성할 수 있다.
희생 패턴층들(166, 167), 소자 분리층(110), 및 워드랑인 구조물(WLS)이 이루는 상면 상에 증착 공정을 수행하여 버퍼층(130)을 형성할 수 있다. 버퍼층(140)은 평탄한 상면 상에 균일한 두께를 갖도록 형성될 수 있다. 버퍼층(130)은 예를 들어, SiN, SiOC, SiO, SiCN, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 실리콘 산화물을 포함하는 제1 버퍼층(130a)을 형성하고, 실리콘 질화물을 포함하는 제2 버퍼층(130b)을 형성하여 버퍼층(130)을 형성할 수 있다.
도 5d를 참조하면, 제1 도전 패턴(141) 및 제1 내지 제3 마스크(M1, M2, M3)을 형성할 수 있다.
버퍼층(130) 상에 도전성 물질을 증착하여 제1 도전 패턴(141)을 형성할 수 있다. 상기 도전성 물질은 예를 들어, 다결정 실리콘을 포함할 수 있다. 제1 도전 패턴(141) 상에 제1 마스크(M1) 및 제2 마스크(M2)를 차례로 증착하여 형성할 수 있다. 제1 마스크(M1)는 산화물 계열의 물질을 포함하고, 제2 마스크(M2)는 포토 레지스트와 같은 유기 물질을 포함할 수 있다. 다음으로, 제2 마스크(M2)를 패터닝 공정으로 식각한 후, 제3 마스크(M3)를 실질적으로 균일한 두께를 갖도록 증착할 수 있다. 제3 마스크(M3)는 제2 마스크(M2)를 패터닝하여 노출된 제1 마스크(M1)의 상면 및 제2 마스크(M2)의 측면 및 상면을 덮도록 형성될 수 있다. 제3 마스크(M3)는 예를 들어, 원자층 증착(Atomic Layer Deposition) 공정에 의해 형성되는 산화물층일 수 있다.
도 5e를 참조하면, 식각 공정을 통해 제1 도전 패턴(141), 및 버퍼층(130)을 패터닝하여 개구부를 형성하고, 세정 공정을 통해 활성 영역(ACT)의 제1 불순물 영역(105a)을 노출시킬 수 있다.
제1 내지 제3 마스크(M1, M2, M3)를 이용한 상기 식각 공정에 의해 제1 도전 패턴(141) 및 버퍼층(130)을 관통하는 상기 개구부를 형성할 수 있다. 본 단계에서, 상기 개구부는 제2 층(167)을 관통하고 제1 층(166)은 관통하지 않을 수 있으나, 실시예들에 따라 제1 층(166)을 관통할 수도 있다. 제3 마스크(M3)가 제1 마스크(M1)의 측벽을 둘러싸도록 배치됨에 따라 상기 공정에서 제2 불순물 영역(105b) 상의 희생 패턴층들(166, 167)은 제거되지 않고 보호될 수 있다.
다음으로, 상기 세정 공정을 수행하여 제3 마스크(M3) 및 제2 마스크(M2)의 일부를 제거하고, 소자 분리층(110)의 일부 및 제1 불순물 영역(105a) 상의 제1 층(166)을 제거하여 제1 불순물 영역(105a)을 노출시킬 수 있다.
도 5f를 참조하면, 식각 공정을 수행하여 제2 불순물 영역(105b) 상의 희생 패턴층들(166, 167)의 상면이 노출되도록 할 수 있다.
상기 식각 공정은 건식 식각 공정으로 수행될 수 있다. 본 단계에서, 제1 및 제2 마스크(M1, M2)와 함께 제1 도전 패턴(141) 및 버퍼층(130)이 추가로 제거되고 희생 패턴층들(166, 167)의 상면을 노출시킬 수 있다. 희생 패턴층들(166, 167) 중 제2 층(167)은 상기 식각 공정에서 상대적으로 식각 내성이 강한 물질을 포함함에 따라 제거되지 않거나 소량만 제거될 수 있다. 이에 따라, 제2 층(167)의 상면이 노출될 수 있다. 상기 식각 공정에 의해 상기 개구부의 크기가 증가함에 따라 제2 불순물 영역(105b)의 측면 일부가 노출될 수 있다. 다만, 제2 불순물 영역(105b)의 상면 상에 배치된 희생 패턴층들(166, 167)이 하부의 제2 불순물 영역(105b)을 보호함에 따라 제2 불순물 영역(105b)은 상기 식각 공정에서 제거되지 않거나 소량만 제거될 수 있다.
또한, 상기 식각 공정에 의해 희생 패턴층들(166, 167)의 측면이 노출될 수 있으나 희생 패턴층들(166, 167)이 버퍼층으로서의 역할을 수행함에 따라 상기 개구부의 크기가 조절될 수 있다. 상기 개구부는 희생 패턴층들(166, 167)에 의해 자기 정렬(self align)될 수 있고, 본 단계를 통해 형성된 상기 개구부는 도 1a의 비트라인 콘택 홀(DCH)에 대응될 수 있을 것이다. 희생 패턴층들(166, 167)에 의해 비트라인 콘택 홀(DCH)의 크기가 조절될 수 있어 생산성이 향상된 반도체 소자가 제공될 수 있다.
도 5g를 참조하면, 비트라인 콘택(DC) 및 비트라인 구조물(BLS)을 형성할 수 있다.
제1 및 제2 마스크(M1, M2)를 제거한 뒤, 제1 도전 패턴(141)과 동일한 도전성 물질을 채운 후 평탄화 공정을 수행하고, 비트라인(BL) 및 비트라인 캡핑 패턴(BC)을 이루는 층들을 순차적으로 적층한 뒤, 패터닝 함으로써 비트라인 콘택(DC) 및 비트라인 구조물(BLS)이 형성될 수 있다. 비트라인 콘택(DC)은 제1 도전 패턴(141)과 일체로 연결되며 상기 개구부 내에 배치되는 부분일 수 있다.
도 5h를 참조하면, 비트라인 구조물(BLS) 및 비트라인 콘택(DC)의 측벽을 덮는 제1 스페이서(151), 희생 스페이서(152'), 및 하부 스페이서들(155a, 155b)을 형성할 수 있다.
증착 공정을 수행하여 비트라인 구조물(BLS) 및 비트라인 콘택(DC)의 측벽과 상기 개구부의 바닥면 및 내측벽을 덮는 제1 스페이서(151)를 형성할 수 있다. 상기 증착 공정은 예를 들어 원자층 증착(Atomic Layer Deposition, ALD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition) 공정으로 수행될 수 있다. 다음으로, 상기 개구부를 채우면서 버퍼층(130)의 상면과 실질적으로 동일한 레벨의 상면을 갖는 하부 스페이서들(155a, 155b)을 차례로 형성한 후, 증착 공정 및 식각 공정을 수행하여, 하부 스페이서들(155a, 155b) 상에서 제1 스페이서(151)의 측벽 상에 배치되는 희생 스페이서(152')를 형성할 수 있다. 상기 식각 공정에 의해 버퍼층(130) 일부가 제거될 수 있다. 제1 스페이서(151)는 실리콘 질화물을 포함하고, 희생 스페이서(152')는 실리콘 산화물을 포함할 수 있다. 희생 스페이서(152')는 후속 공정을 통해 제2 스페이서(152)로 치환될 수 있다.
도 5i를 참조하면, 제3 스페이서(153)를 형성하고 제2 층(167)을 노출시키는 개구부(OP)를 형성할 수 있다.
희생 스페이서(152')의 측면 및 버퍼층(130)의 측면을 덮도록 절연성 물질을 증착한 뒤, 이방성 식각 공정을 수행함으로써 제3 스페이서(153) 및 개구부(OP)를 형성할 수 있다. 상기 절연성 물질은 예를 들어 실리콘 질화물을 포함할 수 있다. 개구부(OP)는 제2 층(167)의 상면을 노출시킬 수 있다. 예시적인 실시예에서, 개구부(OP)는 제2 층(167)의 상면과 접하는 제1 개구 영역과 제2 층(167)과 접하지 않고 하부 스페이서들(155a, 155b)을 관통하여 상기 제1 개구 영역보다 소정 깊이 더 연장되는 제2 개구 영역을 포함할 수 있다. 상기 식각 공정에서 제2 층(167)의 버퍼층의 역할을 수행할 수 있고, 상기 제2 개구 영역의 깊이는 제2 층(167)이 없는 경우와 비교하여 상대적으로 감소할 수 있다. 개구부(OP)는 상기 제2 개구 영역의 깊이에 따라 제1 층(166) 또는 제2 불순물 영역(105b)을 일부 노출시킬 수도 있으나, 이에 한정되는 것은 아니다.
도 5j를 참조하면, 제2 불순물 영역(105b) 상의 제1 층(166) 및 제2 층(167)을 제거하여 터널부(TL)를 형성할 수 있다.
개구부(OP)에 의해 노출된 제2 층(167)을 제3 스페이서(153) 등에 대하여 선택적으로 제거하는 식각 공정을 수행함으로써 제2 불순물 영역(105b) 상의 제2 층(167)의 적어도 일부를 제거할 수 있다. 다음으로, 제2 층(167)을 제거함에 따라 노출된 제1 층(166)을 제3 스페이서(153) 등에 대하여 선택적으로 제거하는 식각 공정에 의하여 제2 불순물 영역(105b) 상의 제1 층(166)의 적어도 일부를 제거할 수 있다. 이에 따라, 수평 방향으로 연장되는 터널부(TL)가 형성될 수 있다. 상기 수평 방향은 예를 들어 도 1a의 활성 영역(ACT)이 연장되는 W 방향일 수 있으며, 터널부(TL)는 제2 불순물 영역(105b)의 상면을 노출시킬 수 있다. 희생 패턴층들(166, 167)을 제거하는 식각 공정들의 공정 조건에 따라 터널부(TL)의 크기를 조절할 수 있으며, 이에 따라, 제2 불순물 영역(105b)의 노출되는 상면의 면적은 인접한 활성 영역들(ACT)끼리 균일하게 조절될 수 있다. 터널부(TL)에 의해 활성 영역(ACT)의 노출되는 면적이 상대적으로 증가하고, 상기 식각 공정에서 노출되는 면적을 균일하게 조절할 수 있으므로 활성 영역(ACT)과 스토리지 노드 콘택(160) 간의 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
도 5k를 참조하면, 수평 연장부(160P)를 갖는 스토리지 노드 콘택(160)을 형성할 수 있다.
개구부(OP) 및 터널부(TL)를 채우는 도전성 물질을 증착하여 스토리지 노드 콘택(160)을 형성할 수 있다. 스토리지 노드 콘택(160)은 개구부(OP)에 대응되는 수직 연장부(160V) 및 터널부(TL)에 대응되는 수평 연장부(160P)를 가질 수 있다. 수평 연장부(160P)는 활성 영역(ACT)의 제2 불순물 영역(105b)의 상면과 접촉할 수 있다.
다음으로, 도 2를 참조하면, 스토리지 노드 콘택(160)의 상면 상에 금속-반도체층(165) 및 랜딩 패드(LP)를 형성하고, 랜딩 패드(LP)를 식각하여 노출된 희생 스페이서(152')를 제거하고 캡핑 절연층(180)을 형성하여 제2 스페이서(152)를 한정할 수 있다. 다음으로, 평탄화 공정 및/또는 에치백 공정을 수행하여 캡핑 절연층(180)의 일부를 제거한 뒤, 랜딩 패드(LP) 상에 캐패시터 구조물(CAP)을 형성할 수 있다. 이에 의해, 도 1a 내지 도 3의 반도체 소자(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 105a, 105b: 불순물 영역
110: 소자 분리층 120: 게이트 유전층
125: 매립 절연층 130: 버퍼층
141, 142, 143: 도전 패턴 151, 152, 153, 154: 스페이서
160: 스토리지 노드 콘택 160V: 수직 연장부
160P: 수평 연장부 165: 금속-반도체층
166, 167: 희생 패턴층 180: 캡핑 절연층
192: 하부 전극 194: 캐패시터 유전층
196: 상부 도전층 BL: 비트라인
BLS: 비트라인 구조물 CAP: 캐패시터 구조물
DC: 비트라인 콘택 LP: 랜딩 패드
SS: 스페이서 구조물 WL: 워드라인
WLS: 워드라인 구조물

Claims (10)

  1. 활성 영역을 포함하는 기판;
    상기 기판 상에서 일 방향으로 연장되는 비트라인 구조물;
    상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택; 및
    상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택을 포함하고,
    상기 스토리지 노드 콘택은 상기 기판의 상면과 수직한 수직 방향으로 연장되는 수직 연장부 및 상기 수직 연장부와 일체로 연결되어 상기 기판의 상면과 평행한 수평 방향으로 연장되는 수평 연장부를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 수평 연장부는 상기 비트라인 구조물의 하면보다 낮은 레벨에 위치한 반도체 소자.
  3. 제1 항에 있어서,
    상기 수평 연장부는 상기 활성 영역의 상면의 적어도 일부와 접촉하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 수평 연장부 전체는 상기 활성 영역의 상기 제2 불순물 영역과 상기 수직 방향에서 중첩되는 반도체 소자.
  5. 제1 항에 있어서,
    상기 수직 연장부는 상기 수평 연장부의 하면보다 낮은 레벨로 돌출되는 돌출부를 갖는 반도체 소자.
  6. 제1 항에 있어서,
    상기 비트라인 구조물과 상기 스토리지 노드 콘택 사이의 스페이서 구조물을 더 포함하고,
    상기 수평 연장부의 적어도 일부는 상기 스페이서 구조물과 상기 수직 방향에서 중첩되는 반도체 소자.
  7. 제1 불순물 영역 및 제2 불순물 영역을 갖는 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 희생 패턴층;
    상기 활성 영역을 정의하고, 상기 희생 패턴층의 상면과 공면을 이루는 상면을 갖는 소자 분리층;
    제1 수평 방향으로 연장되고, 상기 희생 패턴층의 상면과 공면을 이루는 상면을 갖는 워드라인 구조물;
    상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물;
    상기 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택; 및
    상기 비트라인 콘택의 측면 상에 배치되고, 상기 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택을 포함하고,
    상기 스토리지 노드 콘택은 제2 불순물 영역의 상면과 접촉하면서 상기 기판의 상면과 평행한 수평 방향으로 연장되는 수평 연장부를 포함하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 희생 패턴층은 상기 제1 불순물 영역 상에서 상기 비트라인 콘택의 측면과 접촉하는 부분을 포함하는 반도체 소자.
  9. 제1 불순물 영역 및 제2 불순물 영역을 갖는 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 희생 패턴층;
    상기 활성 영역을 정의하고, 상기 희생 패턴층의 상면과 공면을 이루는 상면을 갖는 소자 분리층;
    제1 수평 방향으로 연장되고, 상기 희생 패턴층의 상면과 공면을 이루는 워드라인 구조물;
    상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물; 및
    상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택을 포함하고,
    상기 희생 패턴층은 상기 제1 불순물 영역 상에서 상기 비트라인 콘택의 측면과 접촉하는 부분을 포함하며,
    상기 희생 패턴층은 금속, 금속 산화물, 금속 질화물, 또는 실리콘 게르마늄 중 적어도 하나의 물질을 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 비트라인 구조물 및 상기 비트라인 콘택의 측벽 상에 배치되는 스페이서 구조물을 더 포함하고,
    상기 활성 영역은 서로 이격되어 배치되는 제1 활성 영역 및 제2 활성 영역을 포함하고,
    상기 비트라인 콘택은 상기 제1 활성 영역의 상기 제1 불순물 영역과 연결되는 제1 비트라인 콘택을 포함하며,
    상기 제1 비트라인 콘택의 측벽 상에 배치되는 제1 스페이서 구조물은 상기 제2 활성 영역의 상기 제2 불순물 영역의 측면과 접촉하는 부분을 갖는 반도체 소자.
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