KR20240070309A - 반도체 장치 - Google Patents

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KR20240070309A KR1020220152049A KR20220152049A KR20240070309A KR 20240070309 A KR20240070309 A KR 20240070309A KR 1020220152049 A KR1020220152049 A KR 1020220152049A KR 20220152049 A KR20220152049 A KR 20220152049A KR 20240070309 A KR20240070309 A KR 20240070309A
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전인탁
임재순
임한진
정형석
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삼성전자주식회사
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Abstract

예시적인 실시예들에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 복수의 하부 전극들; 상기 복수의 하부 전극들과 접촉하는 적어도 하나의 서포터 층; 상기 하부 전극들 및 상기 적어도 하나의 서포터 층 상의 유전 층; 및 상기 유전 층 상의 상부 전극을 포함하되, 상기 복수의 하부 전극들의 각각은, 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하고, 상기 적어도 하나의 서포터 층은 상기 제1 하부 전극의 상부 영역의 측면과 접촉하는 제1 서포터 층을 포함하고, 상기 제2 하부 전극의 최상단은 상기 제1 서포터 층의 상면보다 높은 레벨에 위치할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 커패시터의 크기 또한 미세화되고 있다. 이에 따라, 디램(Dynamic random-access memory, DRAM)에서 정보를 저장할 수 있는 커패시터의 구조를 최적화하기 위한 다양한 연구가 시도되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 복수의 하부 전극들; 상기 복수의 하부 전극들과 접촉하는 적어도 하나의 서포터 층; 상기 하부 전극들 및 상기 적어도 하나의 서포터 층 상의 유전 층; 및 상기 유전 층 상의 상부 전극을 포함하되, 상기 복수의 하부 전극들의 각각은, 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하고, 상기 적어도 하나의 서포터 층은 상기 제1 하부 전극의 상부 영역의 측면과 접촉하는 제1 서포터 층을 포함하고, 상기 제2 하부 전극의 최상단은 상기 제1 서포터 층의 상면보다 높은 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 복수의 하부 전극들; 상기 복수의 하부 전극들과 접촉하는 적어도 하나의 서포터 층; 상기 하부 전극들 상의 유전 층; 및 상기 유전 층 상의 상부 전극을 포함하되, 상기 복수의 하부 전극들은, 제1 하부 전극 및 상기 제1 하부 전극의 상부면과 접촉하는 제2 하부 전극을 포함하고, 상기 적어도 하나의 서포터 층은 상기 제1 하부 전극의 상부 영역의 측면과 접촉하는 제1 서포터 층을 포함하고, 상기 제1 서포터 층의 상부면과 상기 제1 하부 전극의 상부면은 실질적으로 공면을 이루고, 상기 제2 하부 전극의 최상단은 상기 제1 하부 전극의 상부면보다 높은 레벨에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 활성 영역들을 한정하는 소자 분리 층; 상기 활성 영역들을 가로지르며 상기 소자 분리 층 내로 연장되는 게이트 전극들; 상기 게이트 전극들의 양 측에서 상기 활성 영역들 내에 배치되는 제1 불순물 영역들 및 제2 불순물 영역들; 상기 게이트 전극들 상에 배치되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 비트 라인들; 상기 비트 라인들의 측면들 상에 배치되고, 상기 제2 불순물 영역들과 전기적으로 연결되는 상부 도전 패턴들; 상기 상부 도전 패턴들 상에 수직하게 연장되고, 상기 상부 도전 패턴들과 연결되는 하부 전극들, 상기 하부 전극들은 서로 인접하는 제1 전극 패턴 및 제2 전극 패턴을 포함하고; 상기 제1 전극 패턴 및 상기 제2 전극 패턴 사이에 배치되고, 상기 제1 전극 패턴 및 상기 제2 전극 패턴과 접촉하는 적어도 하나의 서포터 층; 상기 하부 전극들 상의 상부 전극; 및 상기 하부 전극들과 상기 상부 전극 사이의 유전 층을 포함하되, 상기 적어도 하나의 서포터 층은, 제1 서포터 층 및 상기 제1 서포터 층 상의 제2 서포터 층을 포함하고, 상기 제1 전극 패턴 및 제2 전극 패턴 각각은, 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하고, 상기 제2 하부 전극의 최상단은 상기 제2 서포터 층의 상면보다 높은 레벨에 위치하고, 상기 제2 하부 전극은 상기 제1 하부 전극의 상면 중 적어도 일부를 덮을 수 있다.
커패시터의 하부 전극은 제1 서포터 층으로부터 돌출된 구조를 가짐으로써, 전기적 특성 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 커패시터를 포함하는 영역을 확대하여 도시하는 부분 확대 단면도들이다.
도 11a 내지 도 11f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 커패시터를 포함하는 영역을 확대하여 도시하는 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는, 활성 영역들(ACT)을 포함하는 기판(101), 기판(101) 내에서 활성 영역들(ACT)을 한정하는 소자 분리 층(110), 기판(101) 내에 매립되어 연장되며 워드 라인(WL)을 포함하는 워드 라인 구조물(WLS), 기판(101) 상에서 워드 라인 구조물(WLS)과 교차하여 연장되며 비트 라인(BL)을 포함하는 비트 라인 구조물(BLS), 및 비트 라인 구조물(BLS) 상의 커패시터 구조물(CAP)을 포함할 수 있다. 반도체 장치(100)는, 활성 영역(ACT) 상의 하부 도전 패턴(150), 하부 도전 패턴(150) 상의 상부 도전 패턴(160), 상부 도전 패턴(160)을 관통하는 절연 패턴(165)을 더 포함할 수 있다.
반도체 장치(100)는, 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)를 포함할 수 있다. 예를 들어, 비트 라인(BL)은 활성 영역(ACT)의 제1 불순물 영역(105a)과 연결되고, 활성 영역(ACT)의 제2 불순물 영역(105b)은 하부 및 상부 도전 패턴(150, 160)을 통해, 상부 도전 패턴(160) 상의 커패시터 구조물(CAP)과 전기적으로 연결될 수 있다. 커패시터 구조물(CAP)은 하부 전극들(170), 하부 전극들(170) 상의 유전 층(180), 및 유전 층(180) 상의 상부 전극(190)을 포함할 수 있다. 커패시터 구조물(CAP)은 식각 정지 층(168) 및 서포터 층들(171, 172)을 더 포함할 수 있다.
반도체 장치(100)는 셀 어레이가 배치되는 셀 어레이 영역 및 상기 셀 어레이에 배치되는 메모리 셀들을 구동하기 위한 주변 회로들이 배치되는 주변 회로 영역을 포함할 수 있다. 상기 주변 회로 영역은 상기 셀 어레이 영역 주위로 배치될 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 저마늄 기판, 저마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-저마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(ACT)은 소자 분리 층(110)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 일 방향은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다. 활성 영역들(ACT)은 서로 평행하도록 배열되되, 하나의 활성 영역(ACT)의 단부는 이에 인접한 다른 활성 영역(ACT)의 중심에 인접하도록 배열될 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드 라인(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자 분리 층(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 층(110)은 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 층(110)은 기판(101)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다.
워드 라인 구조물들(WLS)은 기판(101) 내에서 연장되는 게이트 트렌치들(115) 내에 배치될 수 있다. 워드 라인 구조물들(WLS)의 각각은, 게이트 유전층(120), 워드 라인(WL), 및 게이트 캡핑층(125)을 포함할 수 있다. 본 명세서에서, '게이트(120, WL)'는 게이트 유전층(120) 및 워드 라인(WL)을 포함하는 구조물로 지칭될 수 있으며, 워드 라인(WL)은 '게이트 전극'으로 지칭될 수 있으며, 워드 라인 구조물(WLS)은 '게이트 구조물'로 지칭될 수 있다.
워드 라인(WL)은 활성 영역(ACT)을 가로질러 제1 방향(X)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드 라인(WL)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 워드 라인들(WL)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 것이다. 워드 라인(WL)은 게이트 트렌치(115)의 하부에 소정 두께로 배치될 수 있다. 워드 라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다.
워드 라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일 예로, 워드 라인(WL)은 서로 다른 물질로 형성되는 하부 패턴 및 상부 패턴을 포함할 수 있으며, 상기 하부 패턴은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물(WN), 타이타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있고, 상기 상부 패턴은 P형 또는 N형 불순물로 도핑된 폴리 실리콘을 포함하는 반도체 패턴일 수 있다.
게이트 유전층(120)은 게이트 트렌치(115)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 게이트 트렌치(115)의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
게이트 캡핑층(125)은 워드 라인(WL)의 상부에서 게이트 트렌치(115)를 채우도록 배치될 수 있다. 게이트 캡핑층(125)의 상면은 기판(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑층(125)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
비트 라인 구조물(BLS)은 워드 라인(WL)과 수직하게 일 방향, 예를 들어 제2 방향(Y)으로 연장될 수 있다. 비트 라인 구조물(BLS)은 비트 라인(BL) 및 비트 라인(BL) 상의 비트 라인 캡핑 패턴(BC)을 포함할 수 있다.
비트 라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 버퍼 절연 층(128)이 배치될 수 있으며, 제1 도전 패턴(141)의 일부분(이하, 비트 라인 콘택 패턴(DC))은 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택 패턴(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트 라인 콘택 패턴(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드 라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 비트 라인 콘택 패턴(DC)은 기판(101) 내에 형성되어 제1 불순물 영역(105a)을 노출시키는 비트 라인 콘택 홀 내에 국소적으로 배치될 수 있다.
제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 도전 패턴(141)은 제1 불순물 영역(105a)과 직접 접촉할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제3 도전 패턴(143)은 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트 라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 차례로 적층된 제1 캡핑 패턴(146), 제2 캡핑 패턴(147), 및 제3 캡핑 패턴(148)을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 각각 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 서로 다른 물질로 이루어질 수 있으며, 동일한 물질을 포함하더라도 물성의 차이에 경계가 구분될 수 있다. 제2 캡핑 패턴(147)의 두께는 제1 캡핑 패턴(146)의 두께 및 제3 캡핑 패턴(148)의 두께보다 각각 작을 수 있다. 비트 라인 캡핑 패턴(BC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
스페이서 구조물들(SS)은 비트 라인 구조물들(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, Y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)과 하부 도전 패턴(150)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트 라인(BL)의 측벽들 및 비트 라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트 라인 구조물(BLS)의 양측에 배치된 한 쌍의 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 스페이서 구조물들(SS)의 각각은 복수의 스페이서 층들을 포함할 수 있으며, 실시예들에 따라 에어 스페이서를 더 포함할 수도 있다.
하부 도전 패턴(150)은 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 하부 도전 패턴(150)은 비트 라인들(BL)의 사이 및 워드 라인들(WL)의 사이에 배치될 수 있다. 하부 도전 패턴(150)은 버퍼 절연 층(128)을 관통하여, 활성 영역(ACT)의 제2 불순물 영역(105b)과 연결될 수 있다. 하부 도전 패턴(150)은 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 하부 도전 패턴(150)의 하면은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트 라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다 하부 도전 패턴(150)은 스페이서 구조물(SS)에 의해 비트 라인 콘택 패턴(DC)과 절연될 수 있다. 하부 도전 패턴(150)은 도전성 물질루 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 하부 도전 패턴(150)은 복수의 층들을 포함할 수 있다.
하부 도전 패턴(150)과 상부 도전 패턴(160) 사이에 금속-반도체 화합물층(155)이 배치될 수 있다. 금속-반도체 화합물층(155)은 예를 들어, 하부 도전 패턴(150)이 반도체 물질을 포함하는 경우, 하부 도전 패턴(150)의 일부를 실리사이드화한 층일 수 있다. 금속-반도체 화합물층(155)은 예를 들어, 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체 화합물층(155)은 생략되는 것도 가능하다.
상부 도전 패턴(160)은 하부 도전 패턴(150) 상에 배치될 수 있다. 상부 도전 패턴(160)은 스페이서 구조물들(SS) 사이로 연장되어 금속-반도체 화합물층(155)의 상면을 덮을 수 있다. 상부 도전 패턴(160)은 배리어층(162) 및 도전층(164)을 포함할 수 있다. 배리어층(162)은 도전층(164)의 하면 및 측면들을 덮을 수 있다. 배리어층(162)은 금속 질화물, 예를 들어 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 도전층(164)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
절연 패턴들(165)은 상부 도전 패턴(160)을 관통하도록 배치될 수 있다. 상부 도전 패턴(160)은 절연 패턴들(165)에 의해 복수개로 분리될 수 있다. 절연 패턴들(165)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
커패시터 구조물(CAP)은 하기에서 도 3을 참조하여 자세히 설명하기로 한다.
식각 정지 층(168)은 하부 전극들(170) 사이에서 절연 패턴들(165)을 덮을 수 있다. 식각 정지 층(168)은 하부 전극들(170)의 측면들의 하부 영역과 접촉할 수 있다. 식각 정지 층(168)은 서포터 층들(171, 172)보다 아래에 배치될 수 있다. 식각 정지 층(168)의 상면은 유전 층(180)과 직접 접촉하는 부분을 포함할 수 있다. 식각 정지 층(168)은 예를 들어, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
하부 전극들(170)의 각각은 제1 하부 전극(170_1) 및 제1 하부 전극(170_1)의 상부면과 접촉하는 제2 하부 전극(170_2)을 포함할 수 있다. 하부 전극들(170)은 상부 도전 패턴들(160) 상에 배치될 수 있다. 하부 전극들(170)은 식각 정지 층(168)을 관통하여 상부 도전 패턴들(160)과 접촉할 수 있다.
하부 전극들(170)의 각각은 원기둥 형태이거나 또는 상부 영역이 속이 빈 실린더나 컵 형태를 가질 수 있다. 예를 들어, 제1 하부 전극(170_1)은 원기둥 형태이거나 또는 상부 영역이 속이 빈 실린더나 컵 형태를 가질 수 있고, 제2 하부 전극(170_2)은 제1 하부 전극(170_1)의 적어도 일부를 덮는 돔(Dome) 구조를 가질 수 있다. 제2 하부 전극(170_2)의 상면은 라운드진 형상일 수 있다. 제2 하부 전극(170_2)은 제1 하부 전극(170_1) 상에 선택적 원자 층 증착(Area Selective Atomic Layer Deposition) 공정을 이용하여 형성될 수 있다. 제2 하부 전극(170_2)은 제1 하부 전극(170_1)의 적어도 일부를 덮으므로, 제1 하부 전극(170_1)의 상면은 제2 하부 전극(170_2)에 의해 유전 층(180)과 이격될 수 있다. 예시적인 실시예에 따르면, 제2 하부 전극(170_2)은 기판(101)과 반대 방향을 향하여 돌출되고, 제2 하부 전극(170_2)의 최상단은 제1 서포터 층(171)의 상부면보다 높은 레벨에 위치할 수 있다. 또한, 제2 하부 전극(170_2)의 최상단은 제1 하부 전극(170_1)의 상부면보다 높은 레벨에 위치할 수 있다. 제2 하부 전극(170_2)은 제1 서포터 층(171)의 상면보다 높은 레벨에 위치하도록 돌출되기 때문에, 하부 전극들(170)의 면적은 증가하게 되고, 이로 인해, 커패시터 구조물(CAP)의 커패시턴스(capacitance)를 증가시킬 수 있다.
예시적인 실시예에 따르면, 제1 하부 전극(170_1)은 제1 하부 전극(170_1)의 상부면의 가운데 영역로부터 아래 방향으로 연장된 리세스 영역(RC)을 가질 수 있다. 리세스 영역(RC)의 적어도 일부는 상부에서 하부로 갈수록 폭이 좁아지는 형상을 가질 수 있으나, 이에 한정되지 않는다. 제2 하부 전극(170_2)은 리세스 영역(RC)의 적어도 일부를 채우는 제1 부분(170_2b) 및 제1 부분(170_2b)으로부터 연장되며 제1 하부 전극(170_1)의 상부면을 덮는 제2 부분(170_2a)을 포함할 수 있다. 예를 들어, 제1 부분(170_2b)은 리세스 영역(RC) 전체를 채울 수 있으나, 이에 한정되지 않는다. 예시적인 실시예에 따르면 제1 부분(170_2b)의 하단은 제1 서포터 층(171)의 하부면 보다 높은 레벨에 배치되고, 제1 서포터 층(171)의 상부면 보다 낮은 레벨에 배치될 수 있으나, 이에 한정되지 않는다.
제2 하부 전극(170_2)의 최하단은 제1 하부 전극(170_1)의 상면보다 낮은 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 제2 하부 전극(170_2)의 최하단은 제1 서포터 층(171)의 하면보다 높은 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 예시적인 실시예에 따르면, 제1 하부 전극(170_1) 및 제2 하부 전극(170_2)이 접촉하는 면 중 적어도 일부는 제1 서포터 층(171)의 상부면과 공면을 이룰 수 있다. 즉, 제1 하부 전극(170_1)의 상부면의 적어도 일부 및 제2 하부 전극(170_2)의 하부면 중 적어도 일부는 제1 서포터 층(171)의 상부면과 공면을 이룰 수 있다.
인접하는 하부 전극들(170) 사이에 하부 전극들(170)을 지지하는 서포터 층들(171, 172)이 적어도 하나 이상 제공될 수 있다. 예를 들어, 도 3에 도시된 것과 같이, 하부 전극들(170) 중 서로 인접하는 제1 전극 패턴(170A) 및 제2 전극 패턴(170B) 사이에 제1 전극 패턴(170A) 및 제2 전극 패턴(170B)과 접촉하는 제1 서포터 층(171) 및 제2 서포터 층(172)이 제공될 수 있다. 하부 전극들(170)은 각각 니오븀 질화물(NbN), 니오븀 산화물(NbOx), 다결정 실리콘(Si), 이리듐(Ir), 타이타늄(Ti), 타이타늄 질화물(TiN), 타이타늄 실리사이드 질화물(TiSiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나 또는 이들의 조합, 금속 질화물, 금속 화합물 등을 포함할 수 있다. 예시적인 실시예에 따르면, 제1 하부 전극(170_1) 및 제2 하부 전극(170_2)은 실질적으로 동일한 물질일 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 하부 전극(170_1) 및 제2 하부 전극(170_2)은 타이타늄 질화물(TiN)을 포함할 수 있다. 다른 실시예에 따르면, 제1 하부 전극(170_1) 및 제2 하부 전극(170_2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 하부 전극(170_1)은 타이타늄 질화물(TiN)을 포함할 수 있고, 제2 하부 전극(170_2)은 니오븀 질화물(NbN)을 포함할 수 있다.
서포터 층들(171, 172)은 제1 하부 전극(170_1)의 상부 영역의 측면과 접촉하는 제1 서포터 층(171) 및 제1 서포터 층(171) 보다 낮은 레벨의 제2 서포터 층(172)을 포함할 수 있다. 서포터 층들(171, 172)은 하부 전극들(170)과 접촉하며, 기판(101)의 상면과 평행한 방향으로 연장될 수 있다. 제1 서포터 층(171)은 제2 서포터 층(172)보다 두꺼운 두께를 가질 수 있으나, 이에 한정되지는 않는다. 서포터 층들(171, 172)은 높은 종횡비(aspect ratio)를 갖는 하부 전극들(170)을 지지하는 층들일 수 있다. 서포터 층들(171, 172)은 각각, 예를 들어, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나, 또는 이와 유사한 물질을 포함할 수 있다. 서포터 층들(171, 172)의 개수, 두께, 및/또는 배치 관계는 도시된 것에 한정되지 않고, 실시예들에 따라 다양하게 변경될 수 있다.
유전 층(180)은 식각 정지 층(168), 하부 전극들(170), 및 서포터 층들(171, 172)을 덮을 수 있다. 유전 층(180)은 하부 전극들(170)의 상면 및 측면들, 식각 정지 층(168)의 상면, 및 서포터 층들(171, 172)의 노출된 표면들을 컨포멀하게 덮을 수 있다. 예시적인 실시예에 따르면, 유전 층(180)은 제2 하부 전극(170_2)의 상면을 둘러쌀 수 있다. 유전 층(180)은 상부 전극(190) 및 서포터 층들(171, 172) 사이로 연장될 수 있다. 실시예들에 따라, 서포터 층들(171, 172) 각각의 상면 및 하면은 유전 층(180)과 접촉할 수 있다. 유전 층(180)은 상부 전극(190) 및 식각 정지 층(168) 사이로 연장될 수 있다. 실시예들에 따라, 식각 정지 층(168)의 상면은 유전 층(180)과 접촉할 수 있다. 유전 층(180)은 고유전체 물질이나 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 다만, 실시예들에 따라 유전 층(180)은 타이타늄(Ti), 탄탈륨(Ta), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 적어도 하나 또는 이들의 조합을 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물을 포함할 수도 있다.
상부 전극(190)은 유전 층(180) 상에 배치될 수 있다. 상부 전극(190)은 유전 층(180)의 표면을 따라 연장될 수 있다. 상부 전극(190)은 하부 전극들(170) 및 서포터 층들(171, 172) 상에 배치될 수 있다. 상부 전극(190)은 하부 전극들(170) 사이의 유전 층(180)을 덮으며, 하부 전극들(170) 사이 공간을 채우도록 배치될 수 있다. 상부 전극(190)은 니오븀 질화물(NbN), 니오븀 산화물(NbOx), 다결정 실리콘(Si), 이리듐(Ir), 타이타늄(Ti), 타이타늄 질화물(TiN), 타이타늄 실리사이드 질화물(TiSiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나 또는 이들의 조합, 금속 질화물, 금속 화합물 등을 포함할 수 있다.
이하의 실시예들에 대한 설명에서, 도 1 내지 도 3을 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 4 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 커패시터를 포함하는 영역을 확대하여 도시하는 부분 확대 단면도이다. 도 4 내지 도 10은 도 2의 'A' 영역에 대응하는 영역을 도시한다.
도 4를 참조하면, 반도체 장치(100a)는 보이드(void)(176)를 더 포함할 수 있다. 제2 하부 전극(170_2)은 리세스 영역(RC)을 부분적으로 채우는 제1 부분(170_2b)및 제1 부분(170_2b)으로부터 연장되며 제1 하부 전극(170_1)의 상부면을 덮는 제2 부분(170_2a)을 포함할 수 있고, 리세스 영역(RC) 내에서 제2 하부 전극(170_2)의 제1 부분(170_2b)에 채워지지 않는 부분은 보이드(176)으로 정의될 수 있다. 보이드(void)(176)는 제2 하부 전극(170_2)을 원자층 증착(Atomic Layer Distribution, ALD) 공정 과정에서 형성될 수 있다. 보이드(void)(176)는 공기 또는 반도체 장치(100a) 제조 공정에서 사용되는 물질로 구성되는 가스를 포함할 수 있다. 보이드(void)(176)는 제1 부분(170_2b)이 리세스 영역(RC)을 부분적으로 채워 형성될 수 있다. 보이드(void)(176)는 제2 하부 전극(170_2)의 제1 부분(170_2b)과 리세스 영역(RC) 하단 사이에 배치될 수 있다. 즉, 보이드(void)(176)는 제1 하부 전극(170_1)과 제2 하부 전극(170_2)에 의해 한정(define)될 수 있다. 예시적인 실시예에 따르면, 제2 하부 전극(170_2)의 최하단은 제1 서포터 층(171)의 상부면보다 낮은 레벨에 위치할 수 있다. 보이드(void)(176)의 최상단은 제1 서포터 층(171)의 상부면보다 낮은 레벨에 위치할 수 있다.
도 5를 참조하면, 반도체 장치(100b)에서, 제1 하부 전극(170_1)의 상부면은 실질적으로 평평(flat)할 수 있다. 제1 서포터 층(171)의 상부면과 제1 하부 전극(170_1)의 상부면은 실질적으로 공면을 이룰 수 있다. 예시적인 실시예에 따르면, 제2 하부 전극(170_2)의 하면은 제2 서포터 층(172)의 상면과 평행할 수 있다. 제1 하부 전극(170_1)의 상면 중 일부 및 제2 하부 전극(170_2)의 하면은 제2 서포터 층(172)의 상면과 공면을 이루 수 있다.
도 6을 참조하면, 반도체 장치(100c)에서, 제2 하부 전극(170_2)의 상면은 웨이브(wavy) 형상일 수 있다. 제2 하부 전극(170_2)은 제1 하부 전극(170_1) 상에 선택적 원자 층 증착(Area Selective Atomic Layer Deposition) 공정을 이용하여 형성될 수 있다. 예시적인 실시예에 따르면, 제2 하부 전극(170_2)의 상면은 제2 하부 전극(170_2)의 중심 축 영역에서 제1 하부 전극(170_1)을 향하도록 굴곡진 형상을 가질 수 있다. 제2 하부 전극(170_2)의 최하단은 제1 서포터 층(171)의 하부면보다 높은 레벨에 위치할 수 있으나, 이에 한정되지 않으며, 제2 하부 전극(170_2)의 최하단은 제2 서포터 층(172)의 하면과 실질적으로 동일하거나, 낮은 레벨에 위치할 수 있다.
도 7을 참조하면, 반도체 장치(100c)는 제1 하부 전극(170_1) 및 제2 하부 전극(170_2) 사이에 보이드(void)(176)를 더 포함할 수 있다. 제2 하부 전극(170_2)의 상면은 웨이브(wavy) 형상일 수 있다. 제2 하부 전극(170_2)은 리세스 영역(RC)의 일부를 채울 수 있다. 예시적인 실시예에 따르면, 제2 하부 전극(170_2)의 최하단은 제1 서포터 층(171)의 상부면보다 낮은 레벨에 위치할 수 있다. 보이드(void)(176)의 최상단은 제1 서포터 층(171)의 상부면보다 낮은 레벨에 위치할 수 있다.
도 8를 참조하면, 반도체 장치(100e)에서, 제2 하부 전극(170_2)의 상부는 사각형(Rectangular) 형상일 수 있다. 예시적인 실시예에 따르면 제2 하부 전극(170_2)의 상면은 기판(101)의 상면과 평행할 수 있다. 예를 들어, 제2 하부 전극(170_2)의 상면은 제1 서포터 층(171)의 상면과 평행할 수 있다.
도 9을 참조하면, 반도체 장치(100f)는 제1 하부 전극(170_1) 및 제2 하부 전극(170_2) 사이에 보이드(void)(176)를 더 포함할 수 있다. 도 9의 보이드(void)(176)는 상술한 도 4의 보이드(void)(176)와 실질적으로 동일한 특징을 갖는 것으로 이해할 수 있다.
도 10을 참조하면, 반도체 장치(100g)에서, 공정에 따라 심(Seam)은 형성되지 않고 제1 서포터 층(171)의 상부면과 제1 하부 전극(170_1)의 상부면은 실질적으로 공면을 이룰 수 있다. 예시적인 실시예에 따르면, 제2 하부 전극(170_2)의 하부면은 제1 하부 전극(170_1)의 상부면 및 제1 서포터 층(171)의 상부면과 실질적으로 공면을 이룰 수 있다.
도 11a 내지 도 11f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 11a 내지 도 11f는 도 2의 'B' 영역에 위치하는 커패시터 구조물을 형성하는 과정을 도시한다.
먼저, 도 2를 참조하면, 기판(101)에 소자 분리 층(110)을 형성하여, 활성 영역(ACT)을 정의할 수 있다. 기판(101)에 소자 분리 트렌치를 형성할 수 있으며, 소자 분리 층(110)은 상기 소자 분리 트렌치를 채울 수 있다. 평면적으로, 활성 영역(ACT)은 워드 라인(WL)의 연장 방향과 비스듬한 방향으로 연장되는 길쭉한 바(bar) 형태일 수 있다. 소자 분리 층(110)을 이온 주입 마스크로 이용하여 이온 주입 공정을 진행하여, 활성 영역(ACT)의 상부에 불순물 영역들을 형성할 수 있다. 활성 영역(ACT) 및 소자 분리 층(110)을 패터닝하여 게이트 트렌치(115)를 형성할 수 있다. 한 쌍의 게이트 트렌치(115)가 활성 영역(ACT)을 가로지를 수 있으나, 이에 한정되지는 않는다. 게이트 트렌치(115)에 의해 상기 불순물 영역들도 분리되어 제1 불순물 영역(105a)과 제2 불순물 영역(105b)을 형성할 수 있다.
게이트 유전층(120)을 게이트 트렌치(115) 내면 상에 실질적으로 컨포멀한 두께로 형성할 수 있다. 이어서, 워드 라인(WL)을 게이트 트렌치(115)의 적어도 일부를 채우도록 형성할 수 있다. 워드 라인(WL)의 상면은 활성 영역(ACT)의 상면보다 낮도록 리세스될 수 있다. 기판(101) 상에 절연 층을 적층하여 게이트 트렌치(115)를 채우고 식각하여 워드 라인(WL) 상에 게이트 캡핑층(125)을 형성할 수 있다.
기판(101)의 전면 상에 절연 층과 도전 층을 차례로 형성하고 패터닝하여 차례로 적층된 버퍼 절연 층(128)과 제1 도전 패턴(141)을 형성할 수 있다. 버퍼 절연 층(128)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나로 형성될 수 있다. 버퍼 절연 층(128)은 복수개가 서로 이격된 형태로 형성될 수 있다. 제1 도전 패턴(141)은 버퍼 절연 층(128)의 평면적 형상에 상응하는 형상을 가질 수 있다. 버퍼 절연 층(128)은 인접하는 두 개의 활성 영역(ACT)의 단부들, 즉 인접하는 제2 불순물 영역들(105b)을 동시에 덮도록 형성될 수 있다. 버퍼 절연 층(128)과 제1 도전 패턴(141)을 식각 마스크로 이용하여 소자 분리 층(110), 기판(101), 및 게이트 캡핑층(125)의 상부를 식각하여 비트 라인 콘택 홀을 형성할 수 있다. 비트 라인 콘택 홀은 제1 불순물 영역(105a)을 노출시킬 수 있다.
비트 라인 콘택 홀을 채우는 비트 라인 콘택 패턴(DC)을 형성할 수 있다. 비트 라인 콘택 패턴(DC)을 형성하는 것은, 비트 라인 콘택 홀을 채우는 도전 층을 형성하고 평탄화 공정을 수행하는 것을 포함할 수 있다. 일 예로, 비트 라인 콘택 패턴(DC)은 폴리 실리콘으로 형성될 수 있다. 제1 도전 패턴(141) 상에 차례로 제2 도전 패턴(142), 제3 도전 패턴(143), 제1 내지 제3 캡핑 패턴들(146, 147, 148)을 형성한 후, 제1 내지 제3 캡핑 패턴들(146, 147, 148)을 식각 마스크로 제1 내지 제3 도전 패턴(141, 142, 143)을 차례로 식각할 수 있다. 그 결과, 제1 내지 제3 도전 패턴(141, 142, 143)을 포함하는 비트 라인(BL)과 제1 내지 제3 캡핑 패턴들(146, 147, 147)을 포함하는 비트 라인 캡핑 패턴(BC)을 포함하는 비트 라인 구조물(BLS)을 형성할 수 있다.
비트 라인 구조물(BLS)의 측면들 상에 스페이서 구조물(SS)을 형성할 수 있다. 스페이서 구조물(SS)은 복수의 층들로 형성될 수 있다. 스페이서 구조물들(SS) 사이에서 펜스 절연 패턴들(154)이 형성될 수 있다. 펜스 절연 패턴들(154)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 펜스 절연 패턴들(154) 및 제3 캡핑 패턴(148)을 식각 마스크로 하는 이방성 식각 공정을 수행하여 제2 불순물 영역(105b)을 노출시키는 개구부를 형성할 수 있다.
상기 개구부의 하부에 하부 도전 패턴(150)을 형성할 수 있다. 하부 도전 패턴(150)은 폴리 실리콘과 같은 받도체 물질로 형성될 수 있다. 일 예로, 하부 도전 패턴(150)은 상기 개구부를 채우는 폴리 실리콘 층을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다.
하부 도전 패턴(150) 상에 금속-반도체 화합물층(155)을 형성할 수 있다. 금속-반도체 화합물층(155)의 형성은 금속층의 증착 공정 및 열처리 공정을 포함할 수 있다.
상기 제1 개구부의 상부에 상부 도전 패턴(160)을 형성할 수 있다. 상부 도전 패턴(160)을 형성하는 것은 배리어층(162) 및 도전층(164)을 차례로 형성하는 것을 포함할 수 있다. 이후, 배리어층(162) 및 도전층(164)에 패터닝 공정을 수행하여, 이를 관통하는 절연 패턴들(165)을 형성할 수 있다. 이에 따라, 기판(101), 워드 라인 구조물(WLS), 및 비트 라인 구조물(BLS) 등을 포함하는 하부 구조물이 형성될 수 있다.
다음으로, 도 11a을 참조하면, 상기 하부 구조물 상에 식각 정지 층(168)을 컨포멀하게 형성하고, 식각 정지 층(168) 상에 몰드 층들(118)과 예비 서포터 층들(171', 172')을 교대로 적층할 수 있다. 식각 정지 층(168)은 몰드 층들(118)과 특정 식각 조건에서 식각 선택성을 갖는 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다. 몰드 층들(118)은 제1 몰드 층(118a) 및 제1 몰드 층(118a) 상의 제2 몰드 층(118b)을 포함할 수 있다. 제1 예비 서포터 층(171')은 제2 몰드 층(118b) 상에 형성될 수 있고, 제2 예비 서포터 층(172')은 제1 몰드 층(118a)과 제2 몰드 층(118b) 사이에 형성될 수 있다. 예를 들어, 몰드 층들(118)은 실리콘 산화물로 형성되고, 예비 서포터 층들(171', 172')은 실리콘 질화물로 형성될 수 있다.
도 11b을 참조하면, 몰드 층들(118) 및 예비 서포터 층들(171', 172')을 관통하는 복수의 홀들(H)을 형성할 수 있다. 복수의 홀들(H)을 형성하는 단계에서, 식각 정지 층(168)은 식각 공정의 진행을 멈추는 스타퍼의 역할을 할 수 있다. 복수의 홀들(H)은 식각 정지 층(168)을 관통하여 상부 도전 패턴들(160)을 노출시킬 수 있다. 복수의 홀들(H)은 하부 전극들(170)이 형성될 영역으로, 도 1에 도시된 것과 같이, 평면 상에서 소정의 간격으로 이격되어 규칙적인 배열로 형성될 수 있다.
도 11c를 참조하면, 복수의 홀들(H)에 도전성 물질을 채워 제1 하부 전극(170_1)을 형성할 수 있다. 제1 하부 전극(170_1)은 복수의 홀들(H) 하단에서 상부 도전 패턴(160)과 연결되도록 형성될 수 있다. 제1 하부 전극(170_1)은 원자 층 증착(Atomic Layer Deposition, ALD) 공정으로 형성될 수 있다. 제1 하부 전극(170_1)을 형성하는 것은, 복수의 홀들(H) 내부 및 복수의 홀들(H) 상에 도전성 물질 층을 형성하는 것을 포함할 수 있다. 제1 하부 전극(170_1)은 예비 서포터 층들(171', 172')을 덮도록 형성할 수 있다. 제1 하부 전극(170_1)은 높은 종횡비(aspect ratio)를 가지므로, 제1 하부 전극(170_1)의 중심 축을 따라 수직으로 심(Seam)이 형성될 수 있으나, 이에 한정되지 않으며 공정 방법에 따라 심(Seam)이 형성되지 않을 수 있으며, 제1 하부 전극(170_1)의 중심 축을 따라 형성되지 않을 수 있다.
제1 하부 전극(170_1)의 중심 축을 따라 수직으로 심(Seam)이 형성되는 경우에, 제1 하부 전극(170_1)의 상부 영역에 갭(gap) 또는 리세스 영역(RC)이 형성될 수 있다.
도 11d를 참조하면, 제1 하부 전극(170_1)을 일부 제거함으로써, 노드 분리하여 서로 이격된 복수의 패턴들로 형성할 수 있다. 예를 들어, 제1 하부 전극(170_1) 중 제1 예비 서포터 층(171')을 덮고 있는 제1 하부 전극(170_1)을 제거할 수 있다. 제1 하부 전극(170_1)의 일부는 건식 식각 또는 습식 식각 공정을 이용하여 제거할 수 있다. 또한, 제1 하부 전극(170_1)에 대하여 평탄화 공정, 예를 들어, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 수행하는 것을 포함할 수 있다. 이를 통해, 제1 하부 전극(170_1)은 노드 분리되어 서로 이격된 복수의 패턴들로 형성될 수 있다.
도 11e를 참조하면, 제1 하부 전극(170_1) 및 제1 하부 전극(170_1) 상에 제2 하부 전극(170_2)을 형성할 수 있다. 제2 하부 전극(170_2)은 제1 하부 전극(170_1) 및 제1 하부 전극(170_1) 상에 선택적 원자 층 증착(Area Selective Atomic Layer Deposition) 공정을 이용하여 형성될 수 있다. 제2 하부 전극(170_2)은 제1 예비 서포터 층(171') 상에는 증착되지 않고, 제1 하부 전극(170_1) 상에만 선택적으로 증착될 수 있다. 제2 하부 전극(170_2)의 선택적 원자 층 증착 공정 시, 금속 화합물을 포함하는 프리커서와 H2, NH3, N2 등과 같은 반응 가스가 공급될 수 있다. 실시예들에 따라, 제1 예비 서포터 층(171')의 표면 상의 증착을 억제할 수 있는 억제제(inhibitor)가 함께 공급될 수도 있다. 제2 하부 전극(170_2)은 리세스 영역(RC)의 적어도 일부를 채울 수 있다.
도 11f을 참조하면, 제2 예비 서포터 층(172') 상에 별도의 마스크를 형성하고, 상기 마스크를 이용하여 몰드 층들(118) 및 예비 서포터 층들(171', 172')의 적어도 일부를 제거할 수 있다. 이에 따라, 예비 서포터 층들(171', 172')은 서포터 층들(171, 172)로 형성될 수 있다. 서포터 층들(171, 172)은 상기 마스크의 구조에 따라 패터닝되어 복수의 개구부들을 포함하는 형태를 가질 수 있다. 서포터 층들(171, 172)은 인접하는 하부 전극들(170)을 서로 연결할 수 있다. 몰드 층들(118)은 서포터 층들(171, 172)에 대하여 선택적으로 제거될 수 있다. 상기 마스크는 몰드 층들(118)을 식각한 후에, 또는 몰드 층들(118)을 식각하는 동안에 제거할 수 있다.
다음으로, 도 3을 함께 참조하면, 하부 전극들(170) 및 서포터 층들(171, 172) 상에 유전 층(180)을 형성할 수 있다. 유전 층(180)은 하부 전극들(170)의 표면 및 서포터 층들(171, 172)의 표면들을 컨포멀한 두께로 덮도록 형성될 수 있다. 유전 층(180)이 형성된 후, 유전 층(180) 상에 상부 전극(190)을 형성할 수 있다. 이로써, 하부 전극들(170), 유전 층(180), 및 상부 전극(190)을 포함하는 커패시터 구조물(CAP)이 상기 하부 구조물 상에 형성될 수 있으며, 이를 포함하는 반도체 장치(100)를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 105a, 105b: 불순물 영역
110: 소자 분리 층 115: 게이트 트렌치
120: 게이트 유전 층 125: 게이트 캡핑 층
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
150: 하부 도전 패턴 155: 금속-반도체 화합물층
160: 상부 도전 패턴 162: 배리어 층
164: 도전층 165: 절연 패턴
170_1, 170_2: 제1 및 제2 하부 전극
170_2a, 170_2b: 제1 및 제2 부분 176: 보이드
180: 유전 층 190: 상부 전극
ACT: 활성 영역 BL: 비트 라인
WL: 워드 라인

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 복수의 하부 전극들;
    상기 복수의 하부 전극들과 접촉하는 적어도 하나의 서포터 층;
    상기 하부 전극들 및 상기 적어도 하나의 서포터 층 상의 유전 층; 및
    상기 유전 층 상의 상부 전극을 포함하되,
    상기 복수의 하부 전극들의 각각은, 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하고,
    상기 적어도 하나의 서포터 층은 상기 제1 하부 전극의 상부 영역의 측면과 접촉하는 제1 서포터 층을 포함하고,
    상기 제2 하부 전극의 최상단은 상기 제1 서포터 층의 상면보다 높은 레벨에 위치하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 하부 전극의 상부면의 적어도 일부는 상기 제1 서포터 층의 상부면과 공면을 이루는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 하부 전극은 상기 제1 하부 전극의 상부면의 가운데 영역로부터 아래 방향으로 연장된 리세스 영역을 갖고, 상기 제2 하부 전극은 상기 리세스 영역의 적어도 일부를 채우는 제1 부분 및 상기 제1 부분으로부터 연장되며 상기 제1 하부 전극의 상기 상부면을 덮는 제2 부분을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 복수의 하부 전극들의 각각은 보이드를 더 포함하되,
    상기 제1 부분은 상기 리세스 영역을 부분적으로 채우고,
    상기 보이드는 상기 제1 부분과 상기 리세스 영역의 하단 사이에 배치되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 부분의 하단은 상기 제1 서포터 층의 하부면 보다 높은 레벨에 배치되고, 상기 제1 서포터 층의 상부면 보다 낮은 레벨에 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 적어도 하나의 서포터 층은 상기 제1 서포터 층 보다 낮은 레벨의 제2 서포터 층을 더 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 하부 전극 및 상기 제2 하부 전극은 서로 다른 물질을 포함하는 반도체 장치.
  8. 기판;
    상기 기판 상에 배치되는 복수의 하부 전극들;
    상기 복수의 하부 전극들과 접촉하는 적어도 하나의 서포터 층;
    상기 하부 전극들 상의 유전 층; 및
    상기 유전 층 상의 상부 전극을 포함하되,
    상기 복수의 하부 전극들은, 제1 하부 전극 및 상기 제1 하부 전극의 상부면과 접촉하는 제2 하부 전극을 포함하고,
    상기 적어도 하나의 서포터 층은 상기 제1 하부 전극의 상부 영역의 측면과 접촉하는 제1 서포터 층을 포함하고,
    상기 제1 서포터 층의 상부면과 상기 제1 하부 전극의 상부면은 실질적으로 공면을 이루고,
    상기 제2 하부 전극의 최상단은 상기 제1 하부 전극의 상부면보다 높은 레벨에 배치되는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제2 하부 전극의 상면 중 적어도 일부는 라운드진 형상인 반도체 장치.
  10. 기판 상에서 활성 영역들을 한정하는 소자 분리 층;
    상기 활성 영역들을 가로지르며 상기 소자 분리 층 내로 연장되는 게이트 전극들;
    상기 게이트 전극들의 양 측에서 상기 활성 영역들 내에 배치되는 제1 불순물 영역들 및 제2 불순물 영역들;
    상기 게이트 전극들 상에 배치되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 비트 라인들;
    상기 비트 라인들의 측면들 상에 배치되고, 상기 제2 불순물 영역들과 전기적으로 연결되는 상부 도전 패턴들;
    상기 상부 도전 패턴들 상에 수직하게 연장되고, 상기 상부 도전 패턴들과 연결되는 하부 전극들, 상기 하부 전극들은 서로 인접하는 제1 전극 패턴 및 제2 전극 패턴을 포함하고;
    상기 제1 전극 패턴 및 상기 제2 전극 패턴 사이에 배치되고, 상기 제1 전극 패턴 및 상기 제2 전극 패턴과 접촉하는 적어도 하나의 서포터 층;
    상기 하부 전극들 상의 상부 전극; 및
    상기 하부 전극들과 상기 상부 전극 사이의 유전 층을 포함하되,
    상기 적어도 하나의 서포터 층은, 제1 서포터 층 및 상기 제1 서포터 층 상의 제2 서포터 층을 포함하고,
    상기 제1 전극 패턴 및 제2 전극 패턴 각각은, 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하고,
    상기 제2 하부 전극의 최상단은 상기 제2 서포터 층의 상면보다 높은 레벨에 위치하고,
    상기 제2 하부 전극은 상기 제1 하부 전극의 상면 중 적어도 일부를 덮는 반도체 장치.
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