KR20240067605A - 반도체 소자 - Google Patents

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KR20240067605A
KR20240067605A KR1020220148810A KR20220148810A KR20240067605A KR 20240067605 A KR20240067605 A KR 20240067605A KR 1020220148810 A KR1020220148810 A KR 1020220148810A KR 20220148810 A KR20220148810 A KR 20220148810A KR 20240067605 A KR20240067605 A KR 20240067605A
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capping
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안준혁
김은아
이명동
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삼성전자주식회사
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Abstract

예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 기판 내에서 서로 평행하게 제1 수평 방향으로 연장되는 워드라인 구조물들, 상기 기판 및 상기 워드라인 구조물들 상에서, 서로 평행하게 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물들, 상기 비트라인 구조물들 각각의 측벽 상에 배치되어 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택들, 및 상기 워드라인 구조물들 상에서 상기 제1 수평 방향으로 연장되는 제1 라인 패턴 부분들, 상기 제2 수평 방향으로 연장되는 제2 라인 패턴 부분들, 및 상기 제1 라인 패턴 부분들로부터 상기 비트라인 구조물들 사이로 연장되는 필라 부분들을 갖는 펜스 구조물을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고도로 스케일링(scaling)된 반도체 소자를 제조하기 위해서, 인접하는 도전 구조물들 사이의 저항을 최소화하면서 상기 도전 구조물들을 안정적으로 연결하기 위한 콘택 기술들이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 생산성 또는 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 기판 내에서 서로 평행하게 제1 수평 방향으로 연장되는 워드라인 구조물들, 상기 기판 및 상기 워드라인 구조물들 상에서, 서로 평행하게 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물들, 상기 비트라인 구조물들 각각의 측벽 상에 배치되어 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택들, 및 상기 워드라인 구조물들 상에서 상기 제1 수평 방향으로 연장되는 제1 라인 패턴 부분들, 상기 제2 수평 방향으로 연장되는 제2 라인 패턴 부분들, 및 상기 제1 라인 패턴 부분들로부터 상기 비트라인 구조물들 사이에서 상기 기판의 상면과 수직한 수직 방향으로 연장되는 필라 부분들을 갖는 펜스 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하고, 활성 영역을 포함하는 기판, 상기 제2 영역 상에 차례로 적층된 주변 유전층, 주변 게이트 전극, 및 주변 캡핑층을 포함하는 주변 게이트 구조물, 상기 주변 게이트 구조물을 컨포멀하게 덮는 주변 절연성 라이너, 상기 제1 영역에서 제1 수평 방향으로 연장되는 워드라인 구조물, 상기 기판 및 상기 워드라인 구조물 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 비트라인 및 상기 비트라인 상의 비트라인 캡핑 패턴을 포함하는 비트라인 구조물, 상기 비트라인 구조물의 양 측에 배치되는 스페이서 구조물, 상기 비트라인 구조물의 적어도 일측 상에 배치되어 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택, 및 상기 워드라인 구조물 상에서 상기 제1 수평 방향으로 연장되는 제1 라인 패턴 부분 및 상기 제1 라인 패턴 부분으로부터 상기 기판을 향하는 수직 방향으로 연장되는 필라 부분들을 포함하는 펜스 구조물을 포함하고, 상기 비트라인 캡핑 패턴은 상기 주변 캡핑층과 동일한 물질을 갖는 제1 캡핑 패턴 및 상기 주변 절연성 라이너와 동일한 물질을 갖는 제2 캡핑 패턴을 포함하고, 상기 제1 라인 패턴 부분은 상기 제2 캡핑 패턴의 상면 상에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 기판 내에서 서로 평행하게 제1 수평 방향으로 연장되는 워드라인 구조물들, 상기 기판 및 상기 워드라인 구조물들 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 비트라인 및 비트라인 상의 비트라인 캡핑 패턴을 포함하는 비트라인 구조물, 상기 비트라인 구조물의 측벽 상에 배치되어 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택들, 및 상기 비트라인 캡핑 패턴 내에서 상기 제2 수평 방향으로 연장되는 라인 패턴 부분 및 상기 라인 패턴 부분과 일체로 연결되어 상기 워드라인 구조물과 수직으로 중첩되는 영역 상으로 돌출되는 돌출부들을 포함하는 절연 구조물을 포함하고, 상기 기판의 상면과 수직인 수직 방향에서, 상기 돌출부들 각각은 상기 워드라인 구조물들 각각과 중첩되는 부분을 가질 수 있다.
희생 버퍼층을 이용하여, 펜스 구조물을 형성하기 위한 식각 공정에서의 비트라인 무너짐 현상을 방지함으로써, 전기적 특성 및 생산성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도들이다.
도 2a, 도 2b, 및 도 2c는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2a는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 2b는 도 1a의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따른 단면을 도시하고, 도 2c는 도 1b의 절단선 Ⅴ-Ⅴ'을 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 일부 구성을 도시하는 사시도이다. 도 3은 도 1 내지 도 2c의 펜스 구조물을 확대하여 도시한다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다. 도 4a 내지 도 4c는 도 2a의 'A' 영역을 확대하여 도시한다.
도 5a 내지 도 12b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도들이다.
도 2a, 도 2b, 및 도 2c는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2a는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 2b는 도 1a의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따른 단면을 도시하고, 도 2c는 도 1b의 절단선 Ⅴ-Ⅴ'을 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 일부 구성을 도시하는 사시도이다. 도 3은 도 1 내지 도 2c의 펜스 구조물을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 소자(100)는, 활성 영역들(ACTa, ACTb)을 포함하는 기판(101), 기판(101) 내에 매립되어 연장되며 워드라인들(WL)을 포함하는 워드라인 구조물들(WLS), 기판(101) 상에서 워드라인 구조물들(WLS)과 교차하여 연장되며 비트라인들(BL)을 포함하는 비트라인 구조물들(BLS), 비트라인 구조물들(BLS)의 상부에 배치되는 정보 저장 구조물들(190), 정보 저장 구조물들(190)과 활성 영역들(ACT)을 전기적으로 연결하는 스토리지 노드 콘택들(160), 스토리지 노드 콘택들(160) 사이의 펜스 구조물(170), 스토리지 노드 콘택들(160)과 정보 저장 구조물들(190)을 전기적으로 연결하는 랜딩 패드들(LP), 및 비트라인 구조물들(BLS) 상의 캡핑 절연층(180)을 포함할 수 있다. 반도체 소자(100)는, 활성 영역들(ACTa, ACTb)을 정의하는 소자분리층들(110a, 110b), 기판(101) 상의 버퍼층(130), 비트라인 구조물들(BLS)의 양측의 스페이서 구조물들(SS), 및 각각의 스토리지 노드 콘택들(160) 상의 금속-반도체층(165)을 더 포함할 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예에서, 반도체 소자(100)는 기판(101)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 도 1a, 도 2a, 및 도 2b는 제1 영역(R1) 상의 구성들을 도시하고, 도 1b 및 도 2c는 제2 영역(R2) 상의 구성들을 도시할 수 있다. 예를 들어, 제1 영역(R1)은 메모리 셀 어레이 영역일 수 있고, 제2 영역(R2)은 주변 회로 영역일 수 있다. 반도체 소자(100)는 제1 영역(R1) 상 또는 내에서, 워드라인 구조물(WLS), 비트라인 구조물(BLS), 정보 저장 구조물(190), 스토리지 노드 콘택(160), 펜스 구조물(170), 및 랜딩 패드들(LP)을 포함할 수 있다.
예시적인 실시예에서, 반도체 소자(100)는 제2 영역(R2) 상에 배치되는 주변 게이트 구조물(PG), 주변 스페이서(PS), 주변 절연성 라이너(147b), 주변 절연층(182), 주변 콘택 플러그(183), 및 주변 배선들(184)을 포함할 수 있다. 주변 게이트 구조물(PG)은 차례로 적층된 주변 유전층(126), 주변 게이트 전극(127), 및 주변 캡핑층(146b)을 더 포함할 수 있다.
기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(ACTa, ACTb)은 소자분리층들(110a, 110b)에 의해 기판(101) 내에 정의될 수 있다. 예시적인 실시예에서, 활성 영역들(ACTa, ACTb)은 제1 영역(R1)에서 제1 소자분리층들(110a)에 의해 정의되는 제1 활성 영역들(ACTa) 및 제2 영역(R2)에서 제2 소자분리층들(110b)에 의해 정의되는 제2 활성 영역들(ACTb)을 포함할 수 있다.
제1 활성 영역들(ACTa) 각각은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 W 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 W 방향은 워드라인들(WL) 및 비트라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다.
제1 활성 영역들(ACTa) 각각은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드라인들(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 즉, 제1 및 제2 불순물 영역들(105a, 105b)은 셀 소스/드레인 영역들일 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
제2 활성 영역들(ACTb) 각각은 제2 영역(R2) 내에서 일 방향으로 연장될 수 있으며, 제1 활성 영역들(ACTa)과 서로 다른 방향으로 연장될 수 있으나, 이에 한정되지 않는다. 제2 활성 영역들(ACTb) 각각은 기판(101)의 상면으로부터 소정 깊이의 제3 및 제4 불순물 영역들(133a, 133b)을 포함할 수 있다. 제3 및 제4 불순물 영역들(133a, 133b)은 주변 소스/드레인 영역들일 수 있다.
소자분리층들(110a, 110b)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층들(110a, 110b)은 활성 영역들(ACTa, ACTb)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 예를 들어, 제1 소자분리층들(110a)은 제1 활성 영역들(ACTa)을 전기적으로 분리하고, 제2 소자분리층들(110b)은 제2 활성 영역들(ACTb)을 전기적으로 분리할 수 있다. 소자분리층들(110a, 110b)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다. 예시적인 실시예에서, 소자분리층(110a, 110b)은 복수의 층들을 포함할 수 있다.
예시적인 실시예에서, 반도체 소자(100)는 활성 영역들(ACTa, ACTb) 사이에서 소자분리층들(110a, 110b)내로 연장되는 절연 지지 구조물(103)을 더 포함할 수 있다. 절연 지지 구조물(103)은 활성 영역들(ACTa, ACTb)과 이격될 수 있다. 절연 지지 구조물(103)은 절연 물질, 예를 들어 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 절연 지지 구조물(103)은 게이트 트렌치(115)를 형성하기 위한 식각 공정에서의 산포를 조절하기 위한 지지 구조물일 수 있다. 예를 들어, 절연 지지 구조물(103)에 의해, 활성 영역들(ACTa, ACTb) 및 소자분리층들(110a, 110b) 간의 식각 속도 차이로 인하여 게이트 트렌치(115)의 깊이 산포가 발생하는 것이 개선될 수 있다. 절연 지지 구조물(103)은 예를 들어, W 방향으로 이격된 제1 활성 영역들(ACTa) 사이에서 홀 타입의 필라 형태로 배치될 수 있다. 다만, 절연 지지 구조물(103)은 이와 달리 다양한 형태로 다양한 배치관계를 갖도록 변형될 수 있으며, 실시예들에 따라 생략될 수도 있다.
워드라인 구조물들(WLS) 각각은 제1 수평 방향, 예를 들어 X 방향으로 연장될 수 있다. 워드라인 구조물들(WLS) 각각은 게이트 유전층(120), 워드라인(WL), 및 매립 절연층(125)을 포함할 수 있다. 워드라인 구조물들(WL)은 기판(101)의 제1 영역(R1) 내에서 연장되는 게이트 트렌치들(115) 내에 배치될 수 있다. 워드라인 구조물들(WL)은 셀 게이트 구조물일 수 있다. 따라서, 워드라인 구조물들(WL), 제1 불순물 영역(105a), 및 제2 불순물 영역(105b)은 메모리 셀 트랜지스터를 구성할 수 있다.
워드라인(WL)은 기판(101) 내에서 제1 활성 영역들(ACTa)을 가로질러 일 방향, 예를 들어 X 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 워드라인들(WL)이 하나의 제1 활성 영역(ACTa)을 가로지르도록 배치될 수 있다. 워드라인(WL)은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 워드라인(WL)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 것이다.
워드라인(WL)은 게이트 트렌치(115)의 하부에 소정 두께로 배치될 수 있다. 워드라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 워드라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 워드라인(WL)은 복수의 층들을 포함할 수 있다. 예를 들어, 워드라인(WL)은 금속 물질을 포함하는 제1 워드라인층(WL1) 및 도핑된 반도체 물질을 포함하고 제1 워드라인층(WL1)보다 얇은 두께를 갖는 제2 워드라인층(WL2)을 포함할 수 있으나, 워드라인(WL)의 층 수, 물질 종류, 및 두께는 이에 한정되지 않고 다양하게 변경될 수 있다.
게이트 유전층(120)은 게이트 트렌치(115)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 게이트 트렌치(115)의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
매립 절연층(125)은 워드라인(WL)의 상부에서 게이트 트렌치(115)를 채우도록 배치될 수 있다. 매립 절연층(125)의 상면은 기판(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 매립 절연층(125)은 절연 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
버퍼층(130)은 기판(101)의 제1 영역(R1) 상에 배치될 수 있다. 버퍼층(130)은 제1 활성 영역들(ACTa), 제1 소자분리층들(110a) 및 절연 지지 구조물(103) 상에 배치될 수 있다. 버퍼층(130)은 워드라인 구조물들(WLS)을 덮을 수 있다. 버퍼층(130)은 기판(101)과 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택(160)은 버퍼층(130)을 관통하여 제1 활성 영역(ACTa)에 전기적으로 연결될 수 있다. 버퍼층(130)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 버퍼층(130)은 서로 다른 절연 물질을 포함하는 복수의 절연층들로 이루어질 수 있다.
비트라인 구조물들(BLS) 각각은 기판(101)의 제1 영역(R1) 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향, 예를 들어 Y 방향으로 연장될 수 있다. 비트라인 구조물들(BLS) 각각은 비트라인(BL) 및 비트라인(BL) 상의 비트라인 캡핑 패턴(BC)을 포함할 수 있다.
비트라인(BL)은 버퍼층(130) 상에 배치될 수 있다. 예시적인 실시예에서, 비트라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 버퍼층(130)이 배치될 수 있다. 제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드을 포함하거나, TiSiN과 같은 질화물을 포함할 수 있다. 제3 도전 패턴(143)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 비트라인 캡핑 패턴(BC)은 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 탄질화물 등 질화물 계열의 물질을 포함할 수 있다. 예시적인 실시예에서, 비트라인 캡핑 패턴(BC)은 차례로 적층된 제1 캡핑 패턴(146a), 제2 캡핑 패턴(147a), 및 제3 캡핑 패턴(148)을 포함할 수 있다. 제2 캡핑 패턴(147a)는 제1 캡핑 패턴(146a) 및 제3 캡핑 패턴(148) 각각의 두께보다 작은 두께를 가질 수 있다. 제1 내지 제3 캡핑 패턴(146a, 147a, 148)은 서로 다른 물질을 포함하거나 동일한 물질을 포함하더라도 물성의 차이 또는 미세한 산화막 등에 의해 경계가 구분될 수 있다.
비트라인 콘택(DC)은 버퍼층(130)을 관통하여 제1 활성 영역(ACTa)의 제1 불순물 영역(105a)과 접할 수 있다. 비트라인(BL)은 비트라인 콘택(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트라인 콘택(DC)은 제1 불순물 영역(105a)을 노출시키는 비트라인 콘택 개구부(DCO) 내에 국소적으로 배치될 수 있다.
예시적인 실시예에서, 비트라인 콘택 개구부(DCO)는 홀 타입의 마스크를 이용하여 상기 마스크가 배치되지 않는 영역의 버퍼층(130), 제1 활성 영역들(ACTa), 및 제1 소자분리층들(110a)을 제거하여 제1 불순물 영역(105a)의 적어도 일부를 노출시키는 리버스 타입(reverse type)의 개구부일 수 있다. 즉, 상기 리버스 타입의 개구부는, 제1 불순물 영역(105a)이외의 다른 영역 상에 서로 이격되어 배치되는 마스크 패턴들을 배치시킨 후 식각 공정을 수행함으로써 형성되는 개구부 형태를 의미할 수 있다. 다만, 실시예들에 따라 이와 달리, 비트라인 콘택 개구부(DCO)는 제1 불순물 영역(105a)에 대응되는 홀 타입의 개구부 또는 제1 불순물 영역(105a)을 포함하여 사선으로 연장되는 라인 타입의 개구부로 형성될 수도 있다.
비트라인 콘택(DC)은 비트라인(BL)과 일체로 연결되어 비트라인 콘택 개구부(DCO) 내로 연장되는 부분을 포함하는 형태일 수 있다. 따라서, 비트라인 콘택(DC)은 비트라인(BL)의 제1 도전 패턴(141)과 동일한 물질, 예를 들어, 다결정 실리콘을 포함할 수 있다. 비트라인 콘택(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 비트라인 콘택(DC)은 스페이서 구조물들(SS)에 의해 스토리지 노드 콘택(160)과 이격될 수 있다.
스페이서 구조물들(SS) 비트라인 콘택(DC)의 측면 일부를 둘러싸는 하부 스페이서(155), 및 비트라인 구조물들(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, y 방향으로 연장되는 상부 스페이서들(151, 152, 153)을 포함할 수 있다.
상부 스페이서들(151, 152, 153)은 스토리지 노드 콘택(160)과 비트라인 구조물들(BLS)을 분리시키고, 하부 스페이서(155)는 스토리지 노드 콘택(160)과 비트라인 콘택(DC)을 분리시킬 수 있다.
하부 스페이서(155)는 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전체 물질, 또는 이들의 조합을 포함할 수 있다. 하부 스페이서(155)는 하나의 층으로 도시되어 있으나 이와 달리 둘 이상의 복수의 층들로 이루어질 수도 있다. 하부 스페이서(155)는 예를 들어, 실리콘 질화물을 포함하는 제1 하부 스페이서 및 실리콘 산화물을 포함하는 제2 하부 스페이서를 포함할 수 있다.
상부 스페이서들(151, 152, 153)은 비트라인(BL)의 측벽들 및 비트라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트라인 구조물(BLS)의 양측에 배치된 한 쌍의 상부 스페이서들(151, 152, 153)은 비트라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 상기 비대칭적인 형상은 캡핑 절연층(180)에 의해 형성된 것일 수 있다. 상부 스페이서 구조물(US)은 절연 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상부 스페이서들(151, 152, 153)은 비트라인(BL)의 측벽들로부터 차례로 적층된 제1 상부 스페이서(151), 제2 상부 스페이서(152), 및 제3 상부 스페이서(153)를 포함할 수 있다. 제1 상부 스페이서(151)는 컨포멀한 두께를 갖고 비트라인 콘택 개구부(DCO)의 바닥면 및 외측면 일부를 덮을 수 있다. 제1 상부 스페이서(151)는 비트라인(BL)의 측면 상으로부터 비트라인 콘택(DC)의 측면 상으로 연장되는 부분을 포함할 수 있다. 이 경우, 제1 상부 스페이서(151)의 상기 부분은 하부 스페이서(155)와 비트라인 콘택(DC) 사이에 배치될 수 있다. 제2 상부 스페이서(152)는 하부 스페이서(155) 상에서 제1 상부 스페이서(151)의 측벽 상에 배치될 수 있다. 제3 상부 스페이서(153)는 제2 상부 스페이서(152)의 측벽 상에 배치되고, 제2 상부 스페이서(152)의 하단보다 낮은 레벨로 연장되는 하단부를 포함할 수 있다. 예를 들어, 제1 상부 스페이서(151)는 실리콘 질화물을 포함하고, 제2 상부 스페이서(152)는 실리콘 산화물을 포함하거나 에어 스페이서이고, 제3 상부 스페이서(153)는 실리콘 질화물일 수 있다.
주변 게이트 구조물(PG)은 기판(101)의 제2 영역(R2) 상에서 일 방향으로 연장될 수 있다. 상기 일 방향은 제2 활성 영역들(ACTb)을 교차하는 방향일 수 있다. 제3 및 제4 불순물 영역들(133a, 133b)은 주변 게이트 구조물(SG)의 양측에 위치할 수 있다. 따라서, 주변 게이트 구조물(PG), 제3 불순물 영역(133a), 및 제4 불순물 영역(133b)은 주변 트랜지스터를 구성할 수 있다.
주변 게이트 전극(127)은 기판(101) 상에서 소정 두께를 갖도록 배치될 수 있다. 주변 게이트 전극(127)은 도전성 물질을 포함하는 복수의 층들을 포함할 수 있다. 예시적인 실시예에서, 주변 게이트 전극(127)은 차례로 적층된 제1 주변 도전 패턴(127a), 제2 주변 도전 패턴(127b), 및 제3 주변 도전 패턴(127c)을 포함할 수 있다. 제1 주변 도전 패턴(127a)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 주변 도전 패턴(127b)은 금속-반도체 화합물을 포함할 수 있다. 제3 주변 도전 패턴(127c)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 제1 내지 제3 주변 도전 패턴들(127a, 127b, 127c) 각각은 제1 내지 제3 도전 패턴들(141, 142, 143)과 대응되어 동일한 물질을 갖거나, 동일하거나 유사한 두께를 갖도록 형성될 수 있다. 다만, 주변 게이트 전극을 이루는 주변 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
주변 유전층(126)은 주변 게이트 전극(127)과 기판(101) 사이에 배치될 수 있다. 주변 유전층(126)은 주변 게이트 전극(127)과 동일하거나 유사한 폭을 갖도록 형성될 수 있다. 주변 유전층(126)은 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다.
주변 캡핑층(146b)은 주변 게이트 전극(127) 상에 배치될 수 있다. 주변 캡핑층(146b)은 주변 게이트 전극(127)과 동일하거나 유사한 폭을 갖도록 형성될 수 있다. 주변 캡핑층(146b)은 제1 캡핑 패턴(146a)과 동일한 물질을 포함할 수 있다. 주변 캡핑층(146b)의 두께는 제1 캡핑 패턴(146a)과 실질적으로 동일할 수 있다. 주변 캡핑층(146b)의 상면은 제1 캡핑 패턴(146a)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 이는, 제1 캡핑 패턴(146a)과 주변 캡핑층(146b)이 동일한 증착 공정을 통해 형성되기 때문일 수 있다.
주변 스페이서(PS)는 주변 게이트 구조물(PG)의 양 측면을 덮는 구조물일 수 있다. 주변 스페이서(PS)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 주변 스페이서(PS)는 주변 게이트 구조물(PG)의 측면 상의 제1 주변 스페이서(PS1) 및 제1 주변 스페이서(PS1) 상의 제2 주변 스페이서(PS2)를 포함하고, 제1 주변 스페이서(PS1)는 실리콘 질화물을 포함하고, 제2 주변 스페이서(PS2)는 실리콘 산화물을 포함할 수 있다. 다만, 주변 스페이서(PS)를 이루는 물질의 층수 및 종류는 이에 한정되지 않고 다양하게 변경될 수 있다.
주변 절연성 라이너(147b)는 제2 영역(R2) 상에서 주변 게이트 구조물(PG) 및 주변 스페이서(PS)를 컨포멀한 두께를 갖고 덮을 수 있다. 상기 두께는 제2 캡핑 패턴(147a)과 실질적으로 동일할 수 있다. 주변 절연성 라이너(147b)는 제2 캡핑 패턴(147a)과 동일한 물질을 포함할 수 있다. 이는, 제2 캡핑 패턴(147a)과 주변 절연성 라이너(147b)이 동일한 증착 공정을 통해 형성되기 때문일 수 있다.
주변 절연층(182)은 주변 게이트 구조물(PG) 및 주변 절연성 라이너(147b)를 덮을 수 있다. 주변 절연층(182)은 예를 들어 실리콘 산화물을 포함할 수 있다.
주변 콘택 플러그(183)은 주변 절연층(182) 및 주변 절연성 라이너(147b)를 관통하여 제3 및 제4 불순물 영역들(133a, 133b)과 접촉할 수 있다. 주변 배선들(184)은 주변 절연층(182) 상에서 주변 콘택 플러그(183)와 연결될 수 있다. 주변 배선들(184)은 적어도 하나의 배선층들 및 상기 배선층들과 연결되는 배선 비아들을 포함할 수 있다.
스토리지 노드 콘택들(160)은 제1 활성 영역들(ACTa)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 스토리지 노드 콘택들(160)은, 평면적 관점에서, X 방향을 따라 인접하는 비트라인 구조물들(BLS)의 사이, 특히, 비트라인 구조물들(BLS) 양측의 스페이서 구조물들(SS)의 사이에 배치될 수 있다. 평면적 관점에서, 스토리지 노드 콘택들(160) 각각은, 워드라인 구조물들(WLS) 사이 및 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택들(160) 각각은 X 방향으로 인접하는 비트라인 구조물들(BLS)과 Y 방향으로 인접하는 펜스 구조물(170)에 의해 정의되는 공간을 채울 수 있다. 스토리지 노드 콘택들(160)은 X 방향 및 Y 방향을 따라 열과 행을 이루어 배치될 수 있다.
스토리지 노드 콘택들(160)은 버퍼층(130)을 관통하여, 제1 활성 영역들(ACTa)의 제2 불순물 영역(105b)과 정보 저장 구조물(190)을 전기적으로 연결할 수 있다. 스토리지 노드 콘택들(160)은 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 스토리지 노드 콘택(160)의 하단은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트라인 콘택(DC)의 하면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(160)은 스페이서 구조물(SS)에 의해 비트라인 콘택 패턴(DC)과 절연될 수 있다.
스토리지 노드 콘택(160)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수의 층들을 포함할 수 있다.
금속-반도체층(165)은 스토리지 노드 콘택(160)과 랜딩 패드(LP)의 사이에 배치될 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택(160)의 상면을 덮을 수 있다. 금속-반도체층(165)은 예를 들어, 스토리지 노드 콘택(160)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체층(165)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체층(165)은 생략되는 것도 가능하다.
펜스 구조물(170)은 기판(101)의 제1 영역(R1) 상에서 스토리지 노드 콘택들(160) 사이에 배치되어 스토리지 노드 콘택들(160)을 이격시킬 수 있다. 펜스 구조물(170)은 절연성 물질, 예를 들어 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 펜스 구조물(170)은 제1 수평 방향으로 연장되는 제1 라인 패턴 부분들(170PT1), 제2 수평 방향으로 연장되는 제2 라인 패턴 부분들(170PT2), 및 스토리지 노드 콘택들(160)을 분리시키는 필라 부분들(170V)을 포함할 수 있다. 제1 라인 패턴 부분들(170PT1), 제2 라인 패턴 부분들(170PT2), 및 필라 부분들(170V)은 일체로 연결될 수 있다. 필라 부분들(170V)은 인접한 스토리지 노드 콘택들(160)의 노드 분리를 위하여 형성되는 부분일 수 있다. 제1 라인 패턴 부분들(170PT1)은 필라 부분들(170V)을 형성하기 위한 식각 공정에서 비트라인 캡핑 패턴(BC)의 일부분 등이 제거됨에 따라 형성된 구조일 수 있다. 제2 라인 패턴 부분들(170PT2)은 비트라인(BL)을 보호하기 위한 희생 버퍼층(119, 도 6a 참조)에 대응되는 부분일 수 있다.
필라 부분들(170V)은 복수의 비트라인 구조물들(BLS) 사이에서 제2 수평 방향인 Y 방향으로 이격되어 배치될 수 있다. 스토리지 노드 콘택(160)은 인접한 필라 부분들(170V) 사이에서 필라 부분들(170V)과 접할 수 있다. 필라 부분들(170V)은 버퍼층(130)을 관통하고 매립 절연층(125) 내로 소정 깊이만큼 연장될 수 있다. 필라 부분들(170V)의 하단은 비트라인(BL)의 하면보다 낮은 레벨에 위치하고, 워드라인(WL)의 상면보다 높은 레벨에 위치할 수 있다.
제1 라인 패턴 부분들(170PT1) 각각은 비트라인(BL)보다 높은 레벨에서 제1 수평 방향인 X 방향을 따라 연장되고, 평면적 관점에서 워드라인 구조물들(WLS)과 중첩할 수 있다. 예시적인 실시예에서, 제1 라인 패턴 부분들(170PT1)은 제2 캡핑 패턴(147a)의 상면 상에 배치될 수 있다. 필라 부분들(170V)은 제1 라인 패턴 부분들(170PT1)의 하부로부터 기판(101)을 향하여 돌출하는 부분일 수 있다. 제1 라인 패턴 부분들(170PT1)의 상면은 평탄한 상면을 가질 수 있다. 제1 라인 패턴 부분들(170PT1)의 상기 상면은 비트라인 캡핑 패턴(BC)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제2 라인 패턴 부분들(170PT2) 각각은 제2 수평 방향인 Y 방향을 따라 연장되면서, 평면적 관점에서 비트라인 구조물들(BLS)과 중첩할 수 있다. 예시적인 실시예에서, 제2 라인 패턴 부분들(170PT2) 전체는 비트라인(BL)과 Z 방향에서 중첩될 수 있다. 제2 라인 패턴 부분들(170PT2)은 제1 라인 패턴 부분들(170PT1)과 교차하여 연장될 수 있다.
도 3을 참조할 때, 제1 라인 패턴 부분들(170PT1) 각각의 제1 두께(t1)은 제2 라인 패턴 부분들(170PT2) 각각의 제2 두께(t2)보다 클 수 있다. 본 명세서에서, '두께'는 해당 구성의 기판(101)과 수직한 Z 방향으로의 최대 길이 또는 평균 길이를 의미할 수 있다. 일예에서 제2 두께(t2)는 약 10Å 내지 약 100 Å의 범위일 수 있고, 다른 예에서 제2 두께(t2)는 약 40Å 내지 약 60 Å의 범위일 수 있다.
제2 라인 패턴 부분들(170PT2)은 제1 라인 패턴 부분들(170PT1)의 하부 영역들과 일체로 연결되어, 상기 하부 영역들을 서로 연결할 수 있다. 따라서, 제1 라인 패턴 부분들(170PT1)의 상면은 제2 라인 패턴 부분들(170PT2)의 상면보다 높은 레벨에 위치할 수 있다.
제2 라인 패턴 부분들(170PT2)은 비트라인 구조물들(BLS)의 상면보다 낮고 비트라인 구조물들(BLS)의 하면보다 높은 레벨에 위치할 수 있다. 제2 라인 패턴 부분들(170PT2)은 비트라인 구조물들(BLS)이 연장하는 제2 수평 방향인 Y 방향으로 비트라인 캡핑 패턴(BC)을 관통할 수 있다. 제2 라인 패턴 부분들(170PT2)의 X 방향에서의 폭은 비트라인 캡핑 패턴(BC)의 X 방향에서의 폭과 실질적으로 동일할 수 있다. 예시적인 실시예에서, 제2 라인 패턴 부분들(170PT2)은 제2 캡핑 패턴(147a) 및 제3 캡핑 패턴(148) 사이에서 Y 방향으로 연장할 수 있다. 제2 라인 패턴 부분들(170PT2)은 제2 캡핑 패턴(147a)보다 높은 레벨에 위치할 수 있다. 제2 라인 패턴 부분들(170PT2)은 제2 캡핑 패턴(147a) 및 제3 캡핑 패턴(148)을 서로 이격시킬 수 있다. 제2 라인 패턴 부분들(170P2)은 제2 캡핑 패턴(147a) 및 제3 캡핑 패턴(148) 각각의 측면과 공면을 이루는 측면을 가질 수 있다.
제2 라인 패턴 부분들(170PT2)은 스토리지 노드 콘택(160)보다 높은 레벨에 위치할 수 있다.
도 2a를 참조할 때, 비트라인 구조물(BLS)은 서로 인접하게 배치되는 제1 및 제2 비트라인 구조물들(BLS1, BLS2)을 포함할 수 있고, 스페이서 구조물들(SS)은 제1 비트라인 구조물(BLS1)의 양 측벽 상에 배치되는 제1 스페이서 구조물들(SS1) 및 제2 비트라인 구조물(BLS2)의 양 측벽 상에 배치되는 제2 스페이서 구조물들(SS2)을 포함할 수 있다. 펜스 구조물(170) 중 적어도 일부, 예를 들어 필라 부분들(170V)은 제1 및 제2 스페이서 구조물들(SS1, SS2) 사이에서 Z 방향으로 연장될 수 있다. 펜스 구조물(170) 중 적어도 일부, 예를 들어 제2 라인 패턴 부분들(170PT2)은 제1 스페이서 구조물들(SS1) 사이에서 Y 방향으로 연장되거나 제2 스페이서 구조물들(SS2) 사이에서 Y 방향으로 연장될 수 있다.
스페이서 구조물들(SS)은 펜스 구조물(170)에 의해 덮이는 제1 부분(SS_P1) 및 제1 부분(SS_P1)보다 높은 레벨의 상면을 갖는 제2 부분(SS_P2)을 가질 수 있다. 하나의 스페이서 구조물(SS)은 Y 방향으로 제1 부분(SS_P1) 및 제2 부분(SS_P2)이 교대로 위치하도록 배치될 수 있다.
본 명세서에서, 제1 라인 패턴 부분(170PT1) 중 제2 라인 패턴 부분(170PT2)과 Z 방향으로 중첩되는 부분은 "돌출부"로 지칭될 수 있고, 제2 라인 패턴 부분(170PT2)은 "라인 패턴 부분"으로 지칭될 수 있고, 펜스 구조물(170)은 "절연 구조물"로 지칭될 수 있다. 즉, 도 2b의 IV-IV' 단면의 제1 라인 패턴 부분(170PT1)은 상기 돌출부에 대응될 수 있다. 이 경우, 상기 돌출부는 상기 라인 패턴 부분과 일체로 연결되어 Z 방향으로 돌출되고, 워드라인 구조물들(WLS)과 Z 방향으로 중첩되는 부분을 가질 수 있다.
랜딩 패드(LP)는 스토리지 노드 콘택(160)과 정보 저장 구조물(190)을 전기적으로 연결할 수 있다.
랜딩 패드(LP)는 한 쌍의 비트라인 구조물들(BLS)의 사이 및 스토리지 노드 콘택(160) 상에 배치될 수 있다. 랜딩 패드(LP)는 금속-반도체층(165)의 상면을 덮을 수 있다. 랜딩 패드(LP)는 스페이서 구조물들(SS)의 측벽과 접할 수 있다. 랜딩 패드(LP)는 캡핑 절연층(180)을 관통하며, 캡핑 절연층(180)과 접할 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 복수 개일 수 있고, 복수의 랜딩 패드들(LP)은 육각형 또는 벌집(honeycomb) 형태를 이루는 격자 패턴으로 배열될 수 있다. 이러한 복수의 랜딩 패드들(LP)의 배열 형태는 정보 저장 구조물들(190)의 배열에 대응되는 것일 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 도전층 및 상기 도전층의 하면 및 측면을 덮는 배리어층을 포함하는 이중층 구조를 가질 수 있다. 상기 도전층은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있고, 상기 배리어층은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 다만, 실시예들에 따라 랜딩 패드(LP)의 층 수 및 형상은 다양하게 변경될 수 있다.
캡핑 절연층(180)은 비트라인 구조물(BLS) 상에 배치될 수 있다. 캡핑 절연층(180)은 비트라인 구조물들(BLS), 스페이서 구조물들(SS), 및 랜딩 패드(LP)와 접하도록 배치될 수 있다. 예시적인 실시예에서, 캡핑 절연층(180)은 복수의 랜딩 패드들(LP)의 사이에 배치될 수 있다. 캡핑 절연층(180)은 스페이서 구조물들(SS)의 상면과 접하는 하단을 가질 수 있다.
정보 저장 구조물(190)은 비트라인 구조물(BLS) 상에서 랜딩 패드(LP)와 접하도록 배치될 수 있다. 정보 저장 구조물(190)은 하부 전극(192), 상부 유전층(194), 및 상부 전극(196)을 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 도핑된 반도체, 금속 질화물, 금속, 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 상부 유전층(194)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2a 내지 도 2c에서, 정보 저장 구조물(190)은 필라(pillar) 형상으로 도시되었으나, 이에 한정되지 않고 실린더(cylinder) 형상을 가질 수도 있을 것이다.
다음으로, 본 발명에 따른, 펜스 구조물(170), 비트라인 구조물들(BLS), 및 스페이서 구조물들(SS) 간의 다양한 변형예들을 도 4a 내지 도 4c를 참조하여 설명하도록 한다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다. 도 4a 내지 도 4c는 도 2a의 'A' 영역을 확대하여 도시한다.
도 4a에 따르면, 반도체 소자(100a)에서, 스페이서 구조물들(SS) 중 펜스 구조물(170)에 의해 덮이는 제1 부분(SS_P1)의 상단은 제2 캡핑 패턴(147a)의 상면과 다른 레벨에 위치할 수 있다. 제1 부분(SS_P1)의 상기 상단은 제2 캡핑 패턴(147a)의 상기 상면으로부터 위로 돌출될 수 있다. 이는, 희생 버퍼층(119, 도 6a 참조) 형성 공정 및/또는 제거 공정에 기인한 구조일 수 있다. 즉, 도 11a 및 도 11b의 선택적 식각 공정 또는 세정 공정에 의해 희생 버퍼층(119)을 선택적으로 제거함에 따라 스페이서 구조물들(SS)의 상기 상단과 다른 레벨을 갖도록 제2 캡핑 패턴(147a)의 상면이 배치될 수 있다.
도 4b에 따르면, 반도체 소자(100b)에서, 스페이서 구조물들(SS)의 제1 부분(SS_P1)의 상단이 제2 캡핑 패턴(147a)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 스페이서 구조물들(SS)은 제2 캡핑 패턴(147a)의 측면 중 적어도 일부 영역을 노출시킬 수 있다. 이는, 도 10a의 이방성 식각 공정에서 스페이서 구조물들(SS)이 도 4a에 비하여 상대적으로 많이 제거됨에 따라 형성된 구조일 수 있다.
도 4c에 따르면, 반도체 소자(100c)에서, 스페이서 구조물들(SS)의 제1 부분(SS_P1)의 상단은 제2 캡핑 패턴(147a)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 스페이서 구조물들(SS)은 제2 캡핑 패턴(147a)의 측면을 완전히 덮으면서 볼록한 측면부 및/또는 오목한 측면부 중 적어도 하나를 포함하도록 형성될 수 있다. 이는, 제1 내지 제3 상부 스페이서들(151, 152, 153)의 물질 종류가 서로 다름에 따라 기인한 구조일 수 있다. 다만, 스페이서 구조물들(SS)의 측면 모양은 상부 스페이서들(151, 152, 153)의 물질 종류 및 층수에 따라 다양하게 변경될 수 있다.
도 5a 내지 도 12b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는 도 1a의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따른 단면을 도시하고, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 및 도 10c는 도 1b의 절단선 Ⅴ-Ⅴ'을 따른 단면을 도시한다.
도 5a 내지 도 5c를 참조하면, 기판(101) 내에 활성 영역들(ACTa, ACTb)을 정의하는 소자분리층들(110a, 110b)을 형성하고, 기판(101) 내에 워드라인 구조물들(WLS)을 형성하고, 제1 도전층(141'), 비트라인 콘택(DC), 제2 도전층(142'), 제3 도전 패턴(143'), 제1 캡핑층(146'), 제2 캡핑층(147')을 형성할 수 있다.
먼저, 반도체 물질을 포함하는 기판(101)을 준비할 수 있다. 기판(101)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 메모리 셀 어레이 영역이고, 제2 영역(R2)은 주변 회로 영역일 수 있다.
기판(101)에 활성 영역들(ACTa, ACTb) 및 소자분리층들(110a, 110b)을 형성할 수 있다. 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 기판(101)을 이방성 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자분리층들(110a, 110b)을 형성할 수 있다. 제1 활성 영역들(ACTa)은 제1 영역(R1) 내에서 제1 소자분리층들(110a)에 의해 정의되고, 제2 활성 영역들(ACTb)은 제2 영역(R2) 내에서 제2 소자분리층들(110b)에 의해 정의될 수 있다. 제1 활성 영역들(ACTa) 및 제2 활성 영역들(ACTb)의 길이, 폭, 배치관계 등은 서로 다를 수 있다. 소자분리층들(110a, 110b)의 형성 전에 기판(101)에 불순물들을 주입하여 제1 및 제2 불순물 영역들(105a, 105b) 및/또는 제3 및 제4 불순물 영역들(133a, 133b)을 형성할 수 있다. 다만, 실시예들에 따라, 제1 및 제2 불순물 영역들(105a, 105b) 및/또는 제3 및 제4 불순물 영역들(133a, 133b)은 소자분리층들(110a, 110b)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
다음으로, 기판(101)의 제1 영역(R1)에서, 기판(101)을 이방성 식각하여 워드라인들(WL)이 배치되는 게이트 트렌치들(115)을 형성할 수 있다. 게이트 트렌치들(115)은 X 방향으로 연장되며 제1 활성 영역들(ACTa) 및 제1 소자분리층들(110a)을 가로지를 수 있다. 게이트 트렌치들(115) 내에, 게이트 유전층(120), 워드라인(WL) 및 매립 절연층(125)을 순차적으로 형성할 수 있다. 게이트 유전층(120)은 게이트 트렌치들(115)의 내측벽 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전층(120)은 제1 활성 영역들(ACTa)의 산화 공정에 의하거나, 유전 물질의 증착 공정에 의하여 형성될 수 있다. 워드라인들(WL)은 게이트 트렌치들(115) 내에 도전성 물질을 증착하고, 상부로부터 소정 깊이로 리세스함으로써 형성될 수 있다. 워드라인들(WL) 각각은 금속 물질을 증착하고 식각하여 형성된 제1 워드라인(WL1) 및 반도체 물질을 증착하고 식각하여 형성된 제2 워드라인(WL2)을 포함할 수 있으나, 워드라인(WL)의 형성 방법은 이와 달리 다양하게 변경될 수 있다. 매립 절연층(125)은 게이트 트렌치(115)의 잔부를 채우도록 절연 물질을 증착한 후 평탄화 공정을 수행하여 형성할 수 있다. 이로써, 워드라인 구조물들(WLS)을 형성할 수 있다. 워드라인 구조물들(WLS)을 형성하기 전에 제1 활성 영역들(ACTa) 사이에 개구부를 형성하여 절연 물질을 채움으로써 절연 지지 구조물(103)을 형성할 수 있다.
제1 영역(R1) 상에 버퍼층(130), 제1 도전층(141'), 비트라인 콘택(DC), 제2 도전층(142'), 제3 도전층(143'), 제1 캡핑층(146'), 및 제2 캡핑층(147')을 차례로 형성할 수 있다. 제1 도전층(141')을 형성하기 전에 제1 활성 영역들(ACTa) 및 제1 소자분리층들(110a)을 컨포멀하게 덮는 버퍼층(130)을 형성할 수 있다. 버퍼층(130)은 예를 들어, SiN, SiOC, SiO, SiCN, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 버퍼층(130)은 하나의 층으로 도시되어 있으나, 복수의 증착 공정에 의해 서로 다른 물질을 갖는 복수의 층들로 형성될 수도 있다. 다음으로, 반도체 물질을 증착하여 제1 도전층(141)을 형성하고, 제1 도전층(141') 및 버퍼층(130)을 패터닝하여 제1 활성 영역들(ACTa)의 제1 불순물 영역들(105a)을 각각 노출시키는 비트라인 콘택 개구부(DCO)를 형성하고, 비트라인 콘택 개구부(DCO) 내에 반도체 물질을 증착하고 평탄화 공정을 수행함에 따라 비트라인 콘택(DC)을 형성할 수 있다. 예시적인 실시예에서, 제1 도전층(141')의 상기 반도체 물질과 비트라인 콘택(DC)의 상기 반도체 물질은 동일한 물질일 수 있으나, 실시예들에 따라 이와 달리 서로 다른 물질을 포함할 수도 있다. 다음으로, 금속-반도체 화합물 물질을 갖는 제2 도전층(142'), 금속 물질을 갖는 제3 도전층(143'), 제1 캡핑층(146'), 및 제2 캡핑층(147')을 차례로 형성할 수 있다. 제1 캡핑층(146') 및 제2 캡핑층(147') 각각은 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 탄질화물 등 질화물 계열의 물질을 포함할 수 있다.
제2 영역(R2) 상에 주변 게이트 구조물(PG), 주변 스페이서 구조물(PS), 및 주변 절연층(182)을 차례로 형성할 수 있다. 차례로 증착된 주변 유전층(126), 제1 주변 도전 패턴(127a), 제2 주변 도전 패턴(127b), 제3 주변 도전 패턴(127c), 및 주변 캡핑층(146b)을 패터닝하여 주변 게이트 구조물(PG)을 형성할 수 있다. 주변 유전층(126)은 버퍼층(130)을 형성하기 위한 증착 공정 중 적어도 일부를 이용하여 형성된 유전체층일 수 있으나, 이와 달리 제2 영역(R2) 상에 별도로 증착 공정을 수행하여 형성된 층일 수도 있다. 제1 내지 제3 주변 도전 패턴들(127a, 127b, 127c) 각각은 제1 내지 제3 도전층들(141', 142', 143') 각각과 함께 형성된 층일 수 있다. 이에 따라, 제1 내지 제3 주변 도전 패턴들(127a, 127b, 127c) 각각은 제1 내지 제3 도전층들(141', 142', 143') 각각과 동일한 물질을 갖고, 제1 내지 제3 도전층들(141', 142', 143') 각각과 동일하거나 유사한 두께를 갖도록 형성될 수 있다. 주변 캡핑층(146b)은 제1 캡핑층(146')과 동일한 증착 공정을 수행한 뒤 상기 패터닝에 의해 형성된 층일 수 있다. 다음으로, 주변 유전층(126), 주변 게이트 전극(127), 및 주변 캡핑층(146b)의 양 측면을 덮는 주변 스페이서 구조물(PS)을 형성하고, 증착 공정을 수행하여, 주변 게이트 구조물(PG) 및 주변 스페이서 구조물(PS)을 덮는 주변 절연성 라이너(147b)를 형성할 수 있다. 주변 절연성 라이너(147b)는 제2 캡핑층(147')과 동일한 증착 공정을 수행하여 형성된 층일 수 있다. 이에 따라, 주변 절연성 라이너(147b)는 제2 캡핑층(147')과 동일한 물질을 갖고, 제2 캡핑층(147')과 실질적으로 동일한 두께를 가질 수 있다. 다음으로, 주변 절연성 라이너(147b)를 덮는 주변 절연층(182)을 증착 및 평탄화 공정을 수행하여 형성할 수 있다. 주변 절연층(182)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 평탄화 공정에 의해 제2 영역(R2) 상의 주변 절연성 라이너(147b)의 일부가 노출될 수 있다.
도 6a 내지 도 6c를 참조하면, 제1 영역(R1) 상에 희생 버퍼층(119)을 형성할 수 있다.
제1 영역(R1) 상의 제2 캡핑층(147') 및 제2 영역(R2) 상의 주변 절연성 라이너(147b) 및 주변 절연층(182)을 덮도록 증착 공정을 수행함으로써, 컨포멀한 두께를 갖는 희생 버퍼층(119)이 형성될 수 있다. 희생 버퍼층(119)의 두께는 약 10Å 내지 약 100 Å의 범위일 수 있다. 희생 버퍼층(119)은 제1 캡핑층(146') 및 제2 캡핑층(147') 중 적어도 하나와 특정 식각 조건에서 식각 선택비가 높은 물질일 수 있다. 예를 들어, 희생 버퍼층(119)은 TiN과 같은 금속 질화물, HfO, ZrO, TiO와 같은 금속 산화물, 또는 SiGe와 같은 반도체 물질을 포함할 수 있다. 다음으로, 마스크를 이용한 식각 공정을 수행하여, 제1 영역(R1) 상의 희생 버퍼층(119)을 잔존시키면서 제2 영역(R2) 상의 희생 버퍼층(119)을 제거할 수 있다.
도 7a 내지 도 7c를 참조하면, 제3 캡핑층(148')을 형성할 수 있다.
제1 영역(R1) 상의 희생 버퍼층(119) 및 제2 영역(R2) 상의 주변 절연성 라이너(147b) 및 주변 절연층(182)을 덮도록 제3 캡핑층(148')을 형성할 수 있다. 제3 캡핑층(148')은 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 탄질화물 등 질화물 계열의 물질을 포함할 수 있다. 제3 캡핑층(148')은 희생 버퍼층(119)보다 두꺼운 두께를 갖도록 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 비트라인 구조물들(BLS)을 형성할 수 있다.
버퍼층(130), 제1 내지 제3 도전층들(141', 142', 143'), 제1 내지 제3 캡핑층들(146', 147', 148'), 및 희생 버퍼층(119)을 패터닝 하여 제2 수평 방향인 Y 방향으로 연장되는 비트라인 구조물들(BLS)을 형성할 수 있다. 비트라인 구조물들(BLS)은 차례로 적층된 제1 내지 제3 도전 패턴들(141, 142, 143) 및 제1 내지 제3 캡핑 패턴들(146a, 147a, 148)을 포함할 수 있다. 희생 버퍼층(119)은 제2 캡핑 패턴(147a) 및 제3 캡핑 패턴(148) 사이에서 제2 캡핑 패턴(147a) 및 제3 캡핑 패턴(148) 각각의 폭(X 방향으로 정의됨)과 실질적으로 동일한 폭을 가질 수 있다.
도 9a 내지 도 9c를 참조하면, 비트라인 구조물들(BLS)의 양 측벽에 스페이서 구조물들(SS)을 형성할 수 있다.
스페이서 구조물들(SS)은, 비트라인들(BL)의 양 측벽 및 비트라인 콘택 개구부(DCO)의 측면 및 바닥면에 제1 상부 스페이서(151)를 형성하고, 비트라인 콘택 개구부(DCO)의 나머지 부분을 채워 하부 스페이서(155)를 형성하고, 제1 상부 스페이서(151)를 덮도록 절연 물질을 증착하고 이방성 식각을 수행함으로써 제2 상부 스페이서(152)를 형성할 수 있다. 제1 상부 스페이서(151)는 예를 들어, 실리콘 질화물을 포함할 수 있다. 하부 스페이서(155)는 실리콘 질화물, 실리콘 실리콘들 중 적어도 하나를 포함할 수 있으며, 복수의 층들로 형성될 수 있다. 제2 상부 스페이서(152)는 제1 상부 스페이서(151)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화물로 형성될 수 있다. 다음으로, 제2 상부 스페이서(152) 및 하부 스페이서(155)를 컨포멀하게 덮는 제3 상부 스페이서(153)를 형성할 수 있다. 제3 상부 스페이서(155)는 예를 들어 실리콘 질화물을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 희생 절연층(169)을 형성하고, 마스크층(M)을 이용하여 식각 공정을 수행함으로써 개구부(OP)를 형성할 수 있다.
제1 영역(R1) 상에서 스페이서 구조물들(SS) 사이를 채우는 희생 절연층(169)을 형성할 수 있다. 희생 절연층(169)은 예를 들어 실리콘 산화물을 포함할 수 있다. 다음으로, 마스크층(M)을 이용하여 이방성 식각 공정을 수행하여 개구부(OP)를 형성할 수 있다. 개구부(OP)는 제1 수평 방향인 X 방향으로 연장되는 제1 라인 개구 부분들(OP_L1) 및 제1 라인 개구 부분들(OP_L1)보다 기판(101)을 향하여 소정 깊이만큼 더 연장되는 필라 개구 부분들(OP_V)을 포함할 수 있다.
제1 라인 개구 부분들(OP_L1)은 워드라인 구조물들(WLS)과 Z 방향으로 중첩될 수 있다. 이에 따라, 제1 라인 개구 부분들(OP_L1)은 서로 Y 방향으로 이격되어 평행하게 X 방향으로 연장될 수 있다. 제1 라인 개구 부분들(OP_L1)은 마스크층(M1)에 의해 노출된 스페이서 구조물들(SS) 및 캡핑 패턴(BC)의 일부를 제거하여 형성된 영역일 수 있다. 제1 라인 개구 부분들(OP_L1)은 희생 버퍼층(119)을 노출시킬 수 있다. 희생 버퍼층(119)은 상기 식각 공정에서 식각 정지층으로서의 역할을 수행할 수 있다. 희생 버퍼층(119)은 제1 및 제2 캡핑 패턴들(146a, 147a)뿐만 아니라 비트라인(BL)이 상부로 노출되는 것을 방지할 수 있다. 이에 따라, 비트라인(BL) 일부가 식각되거나 후속 공정에서 영향을 받는 등의 공정 불량을 개선하여, 전기적 특성 및 생산성이 향상된 반도체 소자를 제공할 수 있다. 또한, 희생 버퍼층(119)이 생략되는 경우와 비교하여, 제1 캡핑 패턴(146a) 또는 제3 캡핑 패턴(148)의 두께가 상대적으로 감소될 수 있다.
필라 개구 부분들(OP_V)은 스페이서 구조물들(SS) 사이에서 희생 절연층(169)을 관통하는 개구 부분들일 수 있다. 제1 라인 개구 부분들(OP_L1) 중 하나의 제1 라인 개구 부분(OP_L1)으로부터 희생 절연층(169)을 관통하여 연장되는 복수의 필라 개구 부분들(OP_V)은 X 방향으로 서로 이격되어 배치될 수 있다. 또한, 복수의 제1 라인 개구 부분들(OP_L1)로부터 희생 절연층(169)을 관통하여 연장되는 각각의 필라 개구 부분들(OP_V)은 Y 방향으로 서로 이격되어 배치될 수 있다.
도 11a 및 도 11b를 참조하면, 희생 버퍼층(119)을 제거하여 제2 라인 개구 부분들(OP_L2)을 형성할 수 있다.
개구부(OP)를 통해 노출된 희생 버퍼층(119)을 제1 내지 제3 캡핑 패턴들(146a, 147a, 148)에 대하여 선택적으로 제거하는 선택적 식각 공정을 수행하여 제2 라인 개구 부분들(OP_L2)을 형성할 수 있다. 상기 선택적 식각 공정은 특정 식각 조건에서의 습식 식각 공정을 통해 수행될 수 있다. 즉, 제2 라인 개구 부분들(OP_L2)은 희생 버퍼층(119)에 대응되는 영역으로써, Y 방향으로 연장되고 제2 및 제3 캡핑 패턴들(147a, 148) 사이에 배치될 수 있다.
도 12a 및 도 12b를 참조하면, 펜스 구조물(170)을 형성할 수 있다.
개구부(OP) 내에 절연 물질을 증착하고 평탄화 공정을 수행함으로써 펜스 구조물(170)을 형성할 수 있다. 상기 절연 물질은 예를 들어 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 중 적어도 하나일 수 있다. 펜스 구조물(170)은 제1 라인 개구 부분들(OP_L1)을 채우는 제1 라인 패턴 부분들(170PT1), 제2 라인 개구 부분들(OP_L2)을 채우는 제2 라인 패턴 부분들(170PT2), 및 필라 개구 부분들(OP_V)을 채우는 필라 부분들(170V)을 포함할 수 있다. 펜스 구조물(170)을 형성함으로써, 스토리지 노드 콘택(160, 도 2a 내지 도 2c 참조)을 형성하기 위한 노드 분리가 완성될 수 있다.
다음으로, 도 2a 내지 도 2c를 참조하면, 펜스 구조물(170)을 식각 마스크로 이용하여 식각 및 증착 공정을 수행함으로써, 희생 절연층(169) 및 버퍼층(130)을 관통하여 제1 불순물 영역(105a)과 접하는 스토리지 노드 콘택들(160)을 형성하고, 스토리지 노드 콘택(160) 상에 금속-반도체층(165) 및 랜딩 패드(LP)을 형성하고, 인접한 랜딩 패드들(LP)을 이격시키는 캡핑 절연층(180)을 형성하고, 캡핑 절연층(180) 및 랜딩 패드(LP) 상에서 랜딩 패드와 전기적으로 연결되는 정보 저장 구조물(190)을 형성함으로써, 도 1a 내지 도 3의 반도체 소자(100)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 105a, 105b: 불순물 영역
110a, 110b: 소자분리층 115: 게이트 트렌치
119: 희생 버퍼층 120: 게이트 유전층
125: 매립 절연층 130: 버퍼층
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
151, 152, 153, 155: 스페이서 160: 스토리지 노드 콘택
170: 펜스 구조물 170PT1, 170PT2: 라인 패턴 부분
170V: 필라 부분 180: 캡핑 절연층
190: 정보 저장 구조물 BL: 비트라인
BLS: 비트라인 구조물 LP: 랜딩 패드
SS: 스페이서 구조물 WL: 워드라인
WLS: 워드라인 구조물

Claims (10)

  1. 활성 영역을 포함하는 기판;
    상기 기판 내에서 서로 평행하게 제1 수평 방향으로 연장되는 워드라인 구조물들;
    상기 기판 및 상기 워드라인 구조물들 상에서, 서로 평행하게 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물들;
    상기 비트라인 구조물들 각각의 측벽 상에 배치되어 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택들; 및
    상기 워드라인 구조물들 상에서 상기 제1 수평 방향으로 연장되는 제1 라인 패턴 부분들, 상기 제2 수평 방향으로 연장되는 제2 라인 패턴 부분들, 및 상기 제1 라인 패턴 부분들로부터 상기 비트라인 구조물들 사이에서 상기 기판의 상면과 수직한 수직 방향으로 연장되는 필라 부분들을 갖는 펜스 구조물을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 라인 패턴 부분들, 상기 제2 라인 패턴 부분들, 및 상기 필라 부분들은 일체로 연결되고,
    실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄질화물 중 적어도 하나를 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 라인 패턴 부분들 각각의 제1 두께는 상기 제2 라인 패턴 부분들 각각의 제2 두께보다 큰 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 라인 패턴 부분들은 상기 제1 라인 패턴 부분들의 하부 영역들을 서로 연결하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 라인 패턴 부분들의 상면은 상기 제2 라인 패턴 부분들의 상면보다 높은 레벨에 위치하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 라인 패턴 부분들은 상기 비트라인 구조물의 상면보다 낮고 상기 비트라인 구조물의 하면보다 높은 레벨에 배치되는 반도체 소자.
  7. 제6 항에 있어서,
    상기 비트라인 구조물은 비트라인 및 상기 비트라인 상의 비트라인 캡핑 패턴을 포함할 수 있고,
    상기 제2 라인 패턴 부분들은 상기 비트라인 캡핑 패턴을 상기 제2 수평 방향으로 관통하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 비트라인 구조물들과 상기 스토리지 노드 콘택들 사이의 스페이서 구조물들을 더 포함하고,
    상기 비트라인 구조물들은 서로 인접하게 배치되는 제1 및 제2 비트라인 구조물들을 포함하고,
    스페이서 구조물들은 상기 제1 비트라인 구조물의 양 측벽 상에 배치되는 제1 스페이서 구조물들 및 상기 제2 비트라인 구조물의 양 측벽 상에 배치되는 제2 스페이서 구조물들을 포함하며,
    상기 펜스 구조물 중 적어도 일부는 상기 제1 스페이서 구조물과 상기 제2 스페이서 구조물들 사이에서 상기 수직 방향으로 연장되고,
    상기 펜스 구조물 중 적어도 일부는 상기 제1 스페이서 구조물들 사이 또는 상기 제2 스페이서 구조물들 사이에서 제2 수평 방향으로 연장되는 반도체 소자.
  9. 활성 영역을 포함하는 기판;
    상기 기판 내에서 서로 평행하게 제1 수평 방향으로 연장되는 워드라인 구조물들;
    상기 기판 및 상기 워드라인 구조물들 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 비트라인 및 비트라인 상의 비트라인 캡핑 패턴을 포함하는 비트라인 구조물;
    상기 비트라인 구조물의 측벽 상에 배치되어 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택들; 및
    상기 비트라인 캡핑 패턴 내에서 상기 제2 수평 방향으로 연장되는 라인 패턴 부분 및 상기 라인 패턴 부분과 일체로 연결되어 상기 워드라인 구조물과 수직으로 중첩되는 영역 상으로 돌출되는 돌출부들을 포함하는 절연 구조물을 포함하고,
    상기 기판의 상면과 수직인 수직 방향에서, 상기 돌출부들 각각은 상기 워드라인 구조물들 각각과 중첩되는 부분을 갖는 반도체 소자.
  10. 제9 항에 있어서,
    상기 비트라인 캡핑 패턴은 제1 캡핑 패턴 및 상기 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하고,
    상기 라인 패턴 부분은 상기 제1 캡핑 패턴 및 상기 제2 캡핑 패턴 사이에 배치되고,
    상기 제1 캡핑 패턴 및 상기 제2 캡핑 패턴은 상기 라인 패턴 부분에 의해 서로 이격되는 반도체 소자.
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