KR20170031469A - 서포터들을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20170031469A
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Abstract

기판 상의 비아 구조체들, 상기 비아 구조체들 상의 스토리지 전극들, 상기 스토리지 전극들의 제1 부분들을 연결하는 제1 서포터, 상기 스토리지 전극들의 상기 제1 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제2 부분들을 연결하는 제2 서포터 및 상기 스토리지 전극들의 상기 제2 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제3 부분들을 연결하는 제3 서포터를 포함하고, 상기 제3 서포터의 상면은 상기 스토리지 전극들의 상면들과 실질적으로 공면을 이루는 반도체 소자가 설명된다.

Description

서포터들을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having supporters and method of fabricating the same}
본 발명은 서포터들을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 디자인 룰(design rule)이 지속적으로 감소하고 있다. 이에 따라, 하나의 트랜지스터와 하나의 커패시터를 포함하는 단위 셀(cell)이 차지하는 면적이 점점 감소하고 있다. 이와 같이, 단위 셀이 차지하는 면적이 감소함에 따라 커패시턴스를 확보하는 데 어려움이 있다.
본 발명이 해결하고자 하는 과제는 커패시턴스를 증가시킬 수 있는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 고종횡비를 갖는 스토리지 전극들의 휨 또는 쓰러짐을 방지할 수 있는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상의 비아 구조체들, 상기 비아 구조체들 상의 스토리지 전극들, 상기 스토리지 전극들의 제1 부분들을 연결하는 제1 서포터, 상기 스토리지 전극들의 상기 제1 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제2 부분들을 연결하는 제2 서포터 및 상기 스토리지 전극들의 상기 제2 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제3 부분들을 연결하는 제3 서포터를 포함한다. 상기 제3 서포터의 상면은 상기 스토리지 전극들의 상면들과 실질적으로 공면을 이룰 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 배치된 비아 구조체들, 상기 비아 구조체들 상의 스토리지 전극들, 상기 스토리지 전극들의 제1 부분들을 연결하는 제1 서포터, 상기 스토리지 전극들의 상기 제1 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제2 부분들을 연결하는 제2 서포터, 상기 스토리지 전극들의 상기 제2 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제3 부분들을 연결하는 제3 서포터, 상기 제1 서포터의 상면 및 하면, 상기 제2 서포터의 상면 및 하면, 상기 제3 서포터의 상면 및 하면, 및 상기 스토리지 전극들의 상면들 및 측벽들을 컨포멀하게 덮는 커패시터 유전층 및 상기 커패시터 유전층 상의 하부 플레이트 전극을 포함한다. 상기 제1 서포터, 제2 서포터, 및 제3 서포터는 상기 스토리지 전극들의 측벽들과 직접적으로 접촉하고, 및 상기 제3 서포터의 상면 및 상기 스토리지 전극들의 상면들 상의 상기 커패시터 유전층은 평탄한 프로파일을 가질 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시 예에 의한 반도체 소자들은 상부 서포터 상에 배치된 마스크 층을 스토리지 전극 몰딩으로 사용함으로써, 마스크의 두께만큼 스토리지 전극의 높이를 증가시킬 수 있다. 이에 따라, 스토리지 전극의 면적이 증가하게 되어 결과적으로 커패시턴스를 증가시킬 수 있다.
또한, 상부 서포터 상으로 돌출한 스토리지 전극의 상부를 연결하는 최상부 서포터를 형성함으로써, 상부 서포터의 상면보다 높은 레벨에 위치한 스토리지 전극의 휨을 방지할 수 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1a 내지 도 1c는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들을 설명하기 위한 종단면도들(cross-sectional views)이다.
도 2a 내지 도 8f는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 제조 방법들을 설명하는 종단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 일 실시 예에 의한 반도체 소자를 설명하기 위한 종단면도이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)는 기판(10), 상기 기판(10) 내에 형성되고 액티브 영역들(11)을 정의하는 소자 분리 영역(12), 소스/드레인 영역들(15), 비트 라인 구조체들(30), 비트 라인 스페이서들(40), 비아 구조체들(50), 제1 서포터(71), 제2 서포터(73), 제3 서포터(75), 및 커패시터 구조체들(80)을 포함할 수 있다. 상기 반도체 소자(100A)는 상기 도전성 구조체들(50)을 전기적으로 분리하는 패드 분리 영역들(60)을 더 포함할 수 있다. 상기 반도체 소자(100A)는 층간 절연 층(21), 식각 정지 층(23) 및 커패시터 캡핑 절연 층(90)을 더 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 소자 분리 영역(12)은 상기 기판(10) 내에 형성된 소자 분리 트렌치(12a) 및 상기 소자 분리 트렌치(12a) 내에 채워진 소자 분리 절연물(12b)을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 액티브 영역들(11)은 상기 비트 라인 구조체들(30)과 수직으로 중첩하는 부분들 및 상기 비아 구조체들(50)과 수직으로 중첩하는 부분들을 포함할 수 있다. 상기 액티브 영역들(11)은 상기 기판(10)으로부터 돌출할 수 있다.
상기 소스/드레인 영역들(15)은 제1 소스/드레인 영역들(15A) 및 제2 소스/드레인 영역들(15B)을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(15A)은 상기 액티브 영역들(11)의 일부 상에 형성될 수 있다. 상기 제2 소스/드레인 영역들(15B)은 상기 액티브 영역들(11)의 다른 일부 상에 형성될 수 있다. 상기 제1 소스/드레인 영역들(15A)은 상기 비트 라인 구조체들(30)과 접촉하고, 상기 제2 소스/드레인 영역들(15B)은 상기 비아 구조체들(50)과 접촉할 수 있다.
일 실시 예에서, 상기 반도체 소자(100A)는 상기 액티브 영역들(11)을 가로지르고 상기 소자 분리 영역들(12) 상으로 연장하는 게이트 구조체들을 포함할 수 있다. 상기 게이트 구조체들은 상기 기판(10) 내에 매립될(buried) 수 있다. 상기 게이트 구조체들은 게이트 절연 패턴들, 게이트 전극 패턴들, 및 게이트 캡핑 패턴들을 포함할 수 있다. 상기 게이트 전극 패턴들은 디램(DRAM) 등과 같은 메모리 소자의 워드라인들일 수 있다.
상기 비트 라인 구조체들(30)은 비트 라인 콘택 패턴들(32), 비트 라인 배리어 패턴들(34), 비트 라인 전극 패턴들(36), 및 비트 라인 캡핑 패턴들(38)을 포함할 수 있다.
상기 비트 라인 콘택 패턴들(32)은 상기 제1 소스/드레인 영역들(15A)과 부분적으로 접촉할 수 있다. 상기 제1 소스/드레인 영역들(15A)과 접촉하는 상기 비트 라인 콘택 패턴들(32)의 하면들은 상기 제1 소스/드레인 영역들(15A)과 접촉하지 않는 상기 비트 라인 콘택 패턴들(32)의 하면들보다 낮은 레벨에 위치할 수 있다. 상기 비트 라인 콘택 패턴들(32)은 폴리 실리콘 (poly-silicon)을 포함할 수 있다.
상기 비트 라인 배리어 패턴들(34)은 상기 비트 라인 콘택 패턴들(32) 상에 형성될 수 있다. 상기 비트 라인 배리어 패턴들(34)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다.
상기 비트 라인 전극 패턴들(36)은 상기 비트 라인 배리어 패턴들(34) 상에 형성될 수 있다. 상기 비트 라인 전극 패턴들(36)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
상기 비트 라인 캡핑 패턴들(38)은 상기 비트 라인 전극 패턴들(36) 상에 형성될 수 있다. 상기 비트 라인 캡핑 패턴들(38)은 상기 패드 분리 영역들(60)에 의해 부분적으로 리세스될 수 있다. 상기 비트 라인 캡핑 패턴들(38)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 콘택 패턴들(32)의 측벽들, 상기 비트 라인 배리어 패턴들(34)의 측벽들, 상기 비트 라인 전극 패턴들(36)의 측벽들, 및 상기 비트 라인 캡핑 패턴들(38)의 측벽들은 수직으로 정렬될 수 있다.
상기 비트 라인 스페이서들(40)은 상기 비트 라인 구조체들(30)의 측벽들 상에 컨포멀하게 형성될 수 있다. 상기 비트 라인 스페이서들(40)은 단층 또는 다층일 수 있다. 상기 비트 라인 스페이서들(40)은 실리콘 질화물 (SiN), 실리콘 산화물(SiO2), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 비트 라인 스페이서들(40)의 상면은 상기 비트 라인 구조체들(30)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 비아 구조체들(50)은 상기 제2 소스/드레인 영역들(15B)과 상기 커패시터 구조체들(80)을 전기적으로 연결할 수 있다. 상기 비아 구조체들(50)은 비아 플러그들(51) 및 비아 패드들(53)을 포함할 수 있다.
상기 비아 플러그들(51)은 상기 제2 소스/드레인 영역들(15B)과 직접적으로 접촉할 수 있다. 예를 들어, 상기 비아 플러그들(51)은 폴리실리콘을 포함할 수 있다. 상기 비아 플러그들(51)은 상기 비트 라인 구조체들(30) 사이에 위치할 수 있다.
상기 비아 패드들(53)은 상기 비아 플러그들(51) 상에 형성될 수 있다. 일 실시 예에서, 상기 비아 패드들(53)은 비아 배리어 패턴들 및 비아 전극 패턴들을 포함할 수 있다. 상기 비아 배리어 패턴들은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 기타 금속 질화물 중 하나 이상을 포함할 수 있다. 상기 비아 전극 패턴들은 텅스텐(W) 또는 구리(Cu) 같은 금속 물질을 포함할 수 있다.
상기 비아 패드들(53)은 상기 비트 라인 구조체들(30) 사이에 위치한 하부 비아 패드들 및 상기 비트 라인 구조체들(30)의 상면보다 높은 레벨에 위치한 상부 비아 패드들을 포함할 수 있다. 상기 상부 비아 패드들의 수평 폭들은 상기 하부 비아 패드들의 수평 폭들보다 클 수 있다. 상기 상부 비아 패드들은 상기 비트 라인 구조체들(30)의 상면들을 부분적으로 덮을 수 있다.
일 실시 예에서, 상기 비아 구조체들(50)은 상기 비아 플러그들(51)과 상기 비아 패드들(53) 사이에 배치된 실리사이드 패턴들을 더 포함할 수 있다. 상기 실리사이드 패턴들은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 또는 기타 금속 실리사이드를 포함할 수 있다.
상기 패드 분리 영역들(60)은 상기 비트 라인 구조체들(30)의 일 측벽들과 상기 비아 패드들(53) 사이의 경계면들을 부분적으로 관통하도록 형성될 수 있다. 상기 패드 분리 영역들(60)의 상면들과 상기 비아 패드들(53)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 패드 분리 영역들(60)에 의해 상기 비아 패드들(53)은 전기적으로 분리될 수 있다.
상기 커패시터 구조체들(80)은 스토리지 전극들(81), 커패시터 유전층(83), 및 플레이트 전극(85)을 포함할 수 있다.
상기 스토리지 전극들(81)은 상기 비아 구조체들(50)과 전기적으로 연결될 수 있다. 예를 들어, 상기 스토리지 전극들(81)은 상기 비아 구조체들(50)의 상기 비아 패드들(53)과 직접적으로 접촉할 수 있다. 상기 스토리지 전극들(81)은 필라(pillar) 형상을 가질 수 있다. 상기 스토리지 전극들(81)은 금속, 또는 금속 화합물을 포함할 수 있다. 예를 들어, 상기 스토리지 전극들(81)은 티타늄 질화물 (TiN)을 포함할 수 있다.
상기 커패시터 유전층(83)은 상기 스토리지 전극들(81)의 표면 일부, 상기 제1 서포터(71)의 표면 일부, 상기 제2 서포터(73)의 표면 일부, 및 상기 제3 서포터(75)의 표면 일부, 및 상기 식각 정지 층(23)의 상면 상에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 커패시터 유전층(83)은 상기 식각 정지 층(23)의 상면, 상기 제1 서포터(71)의 하면, 및 상기 스토리지 전극들(81)의 측벽들 상에 컨포멀하게 형성될 수 있다. 또한, 상기 커패시터 유전층(83)은 상기 제1 서포터(71)의 상면, 상기 제2 서포터(73)의 하면, 및 상기 스토리지 전극들(81)의 측벽들 상에 컨포멀하게 형성될 수 있다. 또한, 상기 커패시터 유전층(83)은 상기 제2 서포터(73)의 상면, 상기 제3 서포터(75)의 하면, 및 상기 스토리지 전극들(81)의 측벽들 상에 컨포멀하게 형성될 수 있다. 또한, 상기 커패시터 유전층(83)은 상기 제3 서포터(75)의 상면, 및 상기 스토리지 전극들(81)의 상면들 상에 컨포멀하게 형성될 수 있다. 상기 커패시터 유전층(83)은 상기 제1 서포터(71)와 상기 스토리지 전극들(81) 사이, 상기 제2 서포터(73)와 상기 스토리지 전극들(81) 사이, 및 상기 제3 서포터(73)와 상기 스토리지 전극들(81) 사이에는 형성되지 않을 수 있다.
상기 커패시터 유전층(83)은 하프늄 산화물 (HfxOy), 알루미늄 산화물 (AlxOy), 티타늄 산화물 (TixOy), 탄탈륨 산화물 (TaxOy), 루데늄 산화물 (RuxOy), 또는 란탄 산화물 (LaxOy)같은 금속 산화물, 또는 실리콘 산화물 및 실리콘 질화물 중 어느 하나를 포함할 수 있다.
상기 플레이트 전극(85)은 하부 플레이트 전극(85L) 및 상부 플레이트 전극(85U)을 포함할 수 있다.
상기 하부 플레이트 전극(85L)은 제1 부분(85La), 제2 부분(85Lb), 제3 부분(85Lc), 및 제4 부분(85Ld)을 포함할 수 있다.
상기 하부 플레이트 전극(85L)의 제1 부분(85La)은 상기 식각 정지 층(23)의 상면, 상기 제1 서포터(71)의 하면, 및 상기 스토리지 전극들(81)의 측벽들에 의해 한정되는 스페이스를 채울 수 있다.
상기 하부 플레이트 전극(85L)의 제2 부분(85Lb)은 상기 제1 서포터(71)의 상면, 상기 제2 서포터(73)의 하면, 및 상기 스토리지 전극들(81)의 측벽들에 의해 한정되는 스페이스를 채울 수 있다.
상기 하부 플레이트 전극(85L)의 제3 부분(85Lc)은 상기 제2 서포터(73)의 상면, 상기 제3 서포터(75)의 하면, 및 상기 스토리지 전극들(81)의 측벽들에 의해 한정되는 스페이스를 채울 수 있다.
상기 하부 플레이트 전극(85L)의 제4 부분(85Ld)은 상기 제3 서포터(75)의 상면 및 상기 스토리지 전극들(81)의 상면들 상에 형성될 수 있다. 상기 하부 플레이트 전극(85L)의 제4 부분(85Ld)은 상기 제1 서포터(71), 제2 서포터(73), 제3 서포터(75)가 배치되지 않은 상기 스토리지 전극들(81) 사이로 연장될 수 있다.
상기 하부 플레이트 전극(85L)의 제1 부분(85La), 상기 제2 부분(85Lb), 및 상기 제3 부분(85Lc)은 상기 커패시터 유전층(83)에 의해 둘러싸일 수 있다. 상기 하부 플레이트 전극(85L)의 제4 부분(85Ld)은 상기 커패시터 유전층(83) 상에 배치될 수 있다. 상기 하부 플레이트 전극(85L)은 티타늄 질화물 (TiN)을 포함할 수 있다.
상기 상부 플레이트 전극(85U)은 상기 하부 플레이트 전극(85L)의 제4 부분(85Ld) 상에 배치될 수 있다. 상기 상부 플레이트 전극(85U)은 단층 또는 다층일 수 있다. 예를 들어, 상기 상부 플레이트 전극(85U)은 실리콘 게르마늄 (SiGe), 텅스텐(W), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 제1 서포터(71)는 상기 하부 플레이트 전극(85L)의 제1 부분(85La)과 상기 제2 부분(85Lb) 사이에 배치될 수 있다. 상기 제1 서포터(71)의 측면은 상기 스토리지 전극들(81)의 측벽들 상에 직접적으로 접촉할 수 있다. 상기 제1 서포터(71)는 실리콘 질화물 (SiN), 탄소를 포함하는 실리콘 질화물 (SiCN), 또는 실리콘 산-질화물(SiON) 중 적어도 하나를 포함할 수 있다.
상기 제2 서포터(73)는 상기 하부 플레이트 전극(85L)의 제2 부분(85Lb)과 상기 제3 부분(85Lc) 사이에 배치될 수 있다. 상기 제2 서포터(73)의 측면은 상기 스토리지 전극들(81)의 측벽들 상에 직접적으로 접촉할 수 있다. 상기 제2 서포터(73)는 단층 또는 다층일 수 있다. 상기 제2 서포터(73)는 실리콘 질화물 (SiN), 탄소를 포함하는 실리콘 질화물 (SiCN), 실리콘 산-질화물(SiON), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 제3 서포터(75)는 상기 하부 플레이트 전극(85L)의 제3 부분(85Lc)과 상기 제4 부분(85Ld) 사이에 배치될 수 있다. 상기 제3 서포터(75)의 측면은 상기 스토리지 전극들(81)의 측벽들 상에 직접적으로 접촉할 수 있다. 상기 제3 서포터(75)의 상면은 상기 스토리지 전극들(81)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제3 서포터(75)는 실리콘 질화물 (SiN), 탄소를 포함하는 실리콘 질화물 (SiCN), 또는 실리콘 산-질화물(SiON) 중 적어도 하나를 포함할 수 있다.
상기 제2 서포터(73)의 상면으로부터 상기 제3 서포터(75)의 하면까지의 거리는 상기 제1 서포터(71)의 상면으로부터 상기 제2 서포터(73)의 하면까지의 거리보다 작을 수 있다. 상기 제3 서포터(75)의 수직 두께는 상기 제2 서포터(73)의 수직 두께보다 작을 수 있다. 또한, 상기 제1 서포터(71)의 수직 두께는 상기 제2 서포터(73)의 수직 두께보다 작을 수 있다.
상기 층간 절연 층(21)는 상기 소자 분리 영역들(12) 및 상기 소스/드레인 영역들(15) 상에 형성될 수 있다. 상기 층간 절연 층(21)은 단층 또는 다층일 수 있다. 상기 층간 절연 층(21)은 실리콘 질화물 (SiN), 실리콘 산화물 (SiO2), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 층간 절연층(21)은 상기 비트 라인 구조체들(30) 및 상기 비아 플러그들(51)에 의해 부분적으로 관통될 수 있다.
상기 식각 정지층(23)은 상기 패드 분리 영역들(60) 및 상기 비아 구조체들(50)의 상면들 상에 형성될 수 있다. 상기 식각 정지층(23)은 상기 스토리지 전극들(81)에 의해 부분적으로 관통될 수 있다. 상기 식각 정지층(23)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 커패시터 캡핑 절연층(90)은 상기 상부 플레이트 전극(95U) 상에 형성될 수 있다. 상기 커패시터 캡핑 절연층(90)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 1b는 본 발명의 일 실시 예에 의한 반도체 소자를 설명하기 위한 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100B)에서 커패시터 구조체(80)는 실린더 형상을 갖는 스토리지 전극들(81)을 포함할 수 있다. 커패시터 유전층(83)은 상기 스토리지 전극들(81)의 내부 바닥면들, 내부 측벽들을 컨포멀하게 덮을 수 있다. 하부 플레이트 전극(85L)의 제4 부분(85Ld)은 스토리지 전극들(81)의 내부를 채울 수 있다.
도 1c는 본 발명의 일 실시 예에 의한 반도체 소자를 설명하기 위한 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100C)에서 커패시터 구조체(80)는 비아 패드들(53)의 상면으로부터 제2 서포터(73)의 상면 레벨까지 연장하는 하부 스토리지 전극들(81a) 및 상기 하부 스토리지 전극들(81a)의 상면으로부터 상기 제3 서포터(75)의 상면 레벨까지 연장하는 상부 스토리지 전극들(81b)을 갖는 스토리지 전극들(81)을 포함할 수 있다.
상기 하부 스토리지 전극들(81a)의 측벽들은 상기 제1 서포터(71)의 측면들 및 상기 제2 서포터(73)의 측면들과 직접적으로 접촉할 수 있다. 상기 상부 스토리지 전극들(81b)의 측벽들은 상기 제3 서포터(75)의 측면들과 직접적으로 접촉할 수 있다.
상기 하부 스토리지 전극들(81a)의 상면들은 상기 제2 서포터(73)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 상부 스토리지 전극들(81b)의 상면들은 상기 제3 서포터(75)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 상부 스토리지 전극들(81b)의 수평 폭들은 상기 하부 스토리지 전극들(81a)의 상단의 수평 폭들보다 작을 수 있다. 일 실시 예에서, 상기 제3 서포터(75)의 수평 폭은 상기 제2 서포터(73)의 수평 폭보다 클 수 있다.
도 2a 내지 도 2m은 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하기 위한 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법은 기판(10)을 준비하고, 상기 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역들(12)을 형성하고, 상기 기판(10) 내에 소스/드레인 영역들(15)을 형성하고, 상기 기판(10) 상에 층간 절연 층(21)을 형성하고, 상기 기판(10) 상에 비트 라인 구조체들(30)을 형성하고, 상기 비트 라인 구조체들(30) 사이의 상기 기판(10) 상에 비아 구조체들(50)을 형성하고, 상기 비아 구조체들(50)을 덮는 식각 정지층(23)을 형성하고, 상기 식각 정지층(23) 상에 하부 몰딩 층(25), 제1 서포터(71), 상부 몰딩 층(27), 제2 서포터(73), 제1 하드 마스크 층(M1), 및 제1 마스크 패턴(MP_1)을 순차적으로 형성하는 것을 포함할 수 있다. 일 실시 예에서, 상기 방법은 상기 액티브 영역들(11)을 가로지르고 상기 소자 분리 영역들(12) 상으로 연장되는 게이트 구조체들을 형성하는 것을 더 포함할 수 있다. 또한, 일 실시 예에서, 상기 방법은 상기 비트 라인 구조체들(30)의 측벽들 상에 비트 라인 스페이서들(40)을 형성하는 것을 더 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 소자 분리 영역들(12)을 형성하는 것은 STI(Shallow Trench Isolation) 공정을 수행하는 것을 포함할 수 있다. 상기 STI 공정은 상기 기판(10) 내에 소자 분리 트렌치(12a)를 형성하고, 상기 소자 분리 트렌치(12a) 내에 소자 분리 절연물(12b)을 채우는 것을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 게이트 구조체들을 형성하는 것은 상기 액티브 영역들(11)을 가로지르고 상기 소자 분리 영역들(12) 상으로 연장되는 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들에 의해 노출된 상기 액티브 영역들(11)의 표면 상에 게이트 절연 패턴들을 형성하고, 상기 게이트 절연 패턴들 및 상기 게이트 트렌치들에 의해 노출된 상기 소자 분리 영역들(12) 상에 상기 게이트 트렌치들을 부분적으로 채우는 게이트 전극 패턴들을 형성하고, 및 상기 게이트 전극 패턴들 상에 상기 게이트 트렌치들을 완전히 채우는 게이트 캡핑 패턴들을 형성하는 것을 포함할 수 있다. 상기 게이트 절연 패턴들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물 중 하나 이상을 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물 (HfxOy), 알루미늄 산화물 (AlxOy), 지르코늄 산화물 (ZrxOy), 란타늄 산화물 (LaxOy), 또는 티타늄 산화물 (TixOy) 중 하나 이상을 포함할 수 있다. 상기 게이트 전극 패턴들은 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 텅스텐 (W), 또는 구리 (Cu) 중 하나 이상을 포함할 수 있다. 상기 게이트 캡핑 패턴들은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 소스/드레인 영역들(15)을 형성하는 것은 이온 주입 공정을 수행하여 상기 액티브 영역들(11) 내에 불순물 이온을 주입하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(15)은 제1 소스/드레인 영역들(15A) 및 제2 소스/드레인 영역들(15B)을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(15A)은 상기 비트 라인 구조체들(30)과 접촉할 수 있고, 상기 제2 소스/드레인 영역들(15B)은 상기 비아 구조체들(50)과 접촉할 수 있다.
상기 층간 절연 층(21)은 증착 공정을 수행하여 상기 기판(10) 상에 상기 게이트 구조체들, 상기 소스/드레인 영역들(15), 및 상기 소자 분리 영역들(12)을 덮도록 형성될 수 있다. 상기 층간 절연 층(21)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 비트 라인 구조체들(30)을 형성하는 것은 에칭 공정을 수행하여 상기 층간 절연 층(21), 및 상기 소스/드레인 영역들(15)의 상기 제1 소스/드레인 영역들(15A)의 상부들을 부분적으로 제거하여 상기 제1 소스/드레인 영역들(15A)의 표면들을 노출시키는 리세스 영역들을 형성하고, 증착 공정을 수행하여 상기 층간 절연 층(21) 상에 상기 리세스 영역들을 채우는 비트 라인 콘택 층을 형성하고, 증착 공정을 수행하여 상기 비트 라인 콘택 층 상에 비트 라인 배리어 층, 비트 라인 전극 층, 및 비트 라인 캡핑 층을 순차적으로 형성하고, 및 에칭 공정을 수행하여 상기 비트 라인 캡핑 층, 상기 비트 라인 전극 층, 상기 비트 라인 배리어 층, 및 상기 비트 라인 콘택 층을 패터닝하여 비트 라인 콘택 패턴들(32), 비트 라인 배리어 패턴들(34), 비트 라인 전극 패턴들(36), 및 비트 라인 캡핑 패턴들(38)을 형성하는 것을 포함할 수 있다.
상기 비트 라인 구조체들(30)의 일부는 상기 제1 소스/드레인 영역들(15A)과 접촉하고, 상기 비트 라인 구조체들(30)의 다른 일부는 상기 제1 소스/드레인 영역들(15A)과 접촉하지 않고 상기 층간 절연 층(21)과 접촉할 수 있다.
상기 비트 라인 콘택 패턴들(32)은 폴리실리콘(poly-silicon)을 포함할 수 있다. 상기 비트 라인 배리어 패턴들(34)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다. 상기 비트 라인 전극 패턴들(36)은 텅스텐 (W) 또는 구리 (Cu) 같은 금속을 포함할 수 있다. 상기 비트 라인 캡핑 패턴들(38)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 비트 라인 스페이서들(40)을 형성하는 것은 증착 공정을 수행하여 상기 비트 라인 구조체들(30)의 상면들 및 측벽들 및 상기 층간 절연 층(21)의 표면 상에 스페이서 물질 층을 컨포멀하게 형성하고, 및 에칭 공정을 수행하여 상기 비트 라인 구조체들(30)의 상면들 및 상기 층간 절연 층(21)의 표면 상에 형성된 상기 스페이서 물질 층을 제거하는 것을 포함할 수 있다. 상기 스페이서 물질 층은 단층 또는 다층일 수 있다. 상기 스페이서 물질 층은 실리콘 질화물 (SiN), 실리콘 산화물 (SiO2), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
일 실시 예에서, 상기 방법은 상기 비트 라인 스페이서들(40)을 형성한 후, 상기 비트 라인 구조체들(30) 사이를 채우는 희생 절연 층을 형성하는 것을 더 포함할 수 있다.
상기 비아 구조체들(50)을 형성하는 것은 상기 비트 라인 구조체들(30) 사이를 채우는 상기 희생 절연 층을 관통하여 상기 제2 소스/드레인 영역(15B)들을 노출시키는 비아 홀들을 형성하고, 상기 비아 홀들을 부분적으로 채우는 비아 플러그들(51)을 형성하고, 및 상기 비아 플러그들(51) 상에 비아 패드들(53)을 형성하는 것을 포함할 수 있다.
상기 비아 플러그들(51)을 형성하는 것은 증착 공정을 수행하여 상기 기판(10) 상에 상기 비아 홀들을 채우는 비아 플러그 물질 층을 형성하고, 및 에치-백(etch-back) 공정을 수행하여 상기 비아 플러그 물질 층을 부분적으로 제거하는 것을 포함할 수 있다. 상기 비아 플러그 물질 층은 폴리실리콘 (poly-silicon)을 포함할 수 있다.
상기 비아 패드들(53)을 형성하는 것은 증착 공정을 수행하여 상기 비아 플러그들(51)의 상면들, 및 상기 비트 라인 구조체들(30)의 측벽들 및 상면들 상에 비아 배리어 층을 컨포멀하게 형성하고, 상기 비아 배리어 층 상에 비아 전극 층을 형성하고, 및 상기 비아 배리어 층 및 비아 전극 층을 부분적으로 제거하여 패드 분리 영역들(60)을 형성하는 것을 포함할 수 있다. 상기 비아 패드들(53)의 상면들 및 상기 패드 분리 영역들(60)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 비아 배리어 층은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 기타 금속 질화물 중 하나 이상을 포함할 수 있다. 상기 비아 전극 층은 텅스텐(W) 또는 구리(Cu) 같은 금속 물질을 포함할 수 있다.
일 실시 예에서, 상기 방법은 실리사이드 공정을 수행하여 상기 비아 플러그들(51) 상에 실리사이드 패턴들을 형성하는 것을 더 포함할 수 있다. 상기 실리사이드 패턴들은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 또는 기타 금속 실리사이드를 포함할 수 있다.
상기 식각 정지 층(23)은 증착 공정을 수행하여 상기 비아 패드들(53) 및 상기 패드 분리 영역들(60)의 상면들을 덮도록 전면적으로 형성될 수 있다. 상기 식각 정지 층(23)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 하부 몰딩 층(25)은 증착 공정을 수행하여 상기 식각 정지 층(23) 상에 형성될 수 있다. 하부 몰딩 층(25)은 상기 식각 정지 층(23)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 하부 몰딩 층(25)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 제1 서포터(71)는 증착 공정을 수행하여 상기 하부 몰딩 층(25) 상에 형성될 수 있다. 상기 제1 서포터(71)은 상기 하부 몰딩 층(25)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 서포터(71)은 실리콘 질화물 (SiN), 탄소를 포함하는 실리콘 질화물 (SiCN), 또는 실리콘 산-질화물(SiON) 중 적어도 하나를 포함할 수 있다.
상기 상부 몰딩 층(27)은 증착 공정을 수행하여 상기 제1 서포터(71) 상에 형성될 수 있다. 상기 상부 몰딩 층(27)은 상기 제1 서포터(71)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 상부 몰딩 층(27)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 제2 서포터(73)는 증착 공정을 수행하여 상기 상부 몰딩 층(27) 상에 형성될 수 있다. 상기 제2 서포터(73)는 단층 또는 다층으로 형성될 수 있다. 상기 제2 서포터(73)는 상기 상부 몰딩 층(27)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제2 서포터(73)는 실리콘 질화물 (SiN), 탄소를 포함하는 실리콘 질화물 (SiCN), 실리콘 산-질화물(SiON), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 제1 하드 마스크 층(M1)은 증착 공정을 수행하여 상기 제2 서포터(73) 상에 형성될 수 있다. 상기 제1 하드 마스크 층(M1)은 상기 제2 서포터(73)와 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 하드 마스크 층(M1)은 포토레지스트, 폴리 실리콘 층, 비정질 실리콘 층, 실리콘 산화물 층, SOH(spin on hard mask) 층, 실리콘 산질화물 층, 또는 고분자 유기물 층을 포함할 수 있다. 예를 들어, 상기 제1 하드 마스크 층(M1)은 폴리 실리콘 층을 포함할 수 있다.
상기 제1 마스크 패턴(MP_1)을 형성하는 것은 증착 공정을 수행하여 상기 제1 하드 마스크 층(M1) 상에 상기 제1 하드 마스크 층(M1)과 식각 선택비를 갖는 물질 층을 형성하고, 및 포토리소그래피 공정을 수행하여 상기 제1 하드 마스크 층(M1)을 선택적으로 노출시키도록 상기 물질 층을 패터닝하는 것을 포함할 수 있다. 예를 들어, 상기 제1 마스크 패턴(MP_1)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
도 2b를 참조하면, 상기 방법은 상기 제1 마스크 패턴(MP_1, 도 2a 참조)을 식각 마스크로 이용하여 상기 제1 하드 마스크 층(M1), 제2 서포터(73), 상부 몰딩 층(27), 제1 서포터(71), 하부 몰딩 층(27), 및 식각 정지 층(23)을 패터닝하여 상기 비아 패드들(53)의 상면들을 노출시키는 스토리지 전극 홀들(H)을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 제1 마스크 패턴(MP_1)은 제거될 수 있다. 상기 제1 서포터(71) 및 상기 제2 서포터(73)의 측면들은 상기 스토리지 전극 홀들(H) 내로 노출될 수 있다.
일 실시 예에서, 상기 방법은 부분 에치-백(partial etch-back) 공정을 수행하여 상기 패터닝된 제1 하드 마스크 층(M1)의 상면을 균일하게 하는 것을 포함할 수 있다. 이때, 상기 제1 하드 마스크 층(M1)의 상면 레벨은 낮아질 수 있다.
도 2c를 참조하면, 상기 방법은 상기 스토리지 전극 홀들(H, 도 2b 참조)을 채우는 스토리지 전극들(81)을 형성하는 것을 포함할 수 있다. 상기 스토리지 전극들(81)을 형성하는 것은 상기 스토리지 전극 홀들(H)을 채우고, 상기 제1 하드 마스크 층(M1)의 상면을 덮는 스토리지 전극 물질 층을 형성하고, 및 평탄화 공정을 수행하여 상기 제1 하드 마스크 층(M1)의 상면이 노출될때까지 상기 스토리지 전극 물질 층을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 제1 하드 마스크 층(M1)의 상면과 상기 스토리지 전극들(81)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 스토리지 전극들(81)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 상기 스토리지 전극들(81)은 티타늄 질화물 (TiN)을 포함할 수 있다.
도 2d를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 제1 하드 마스크 층(M1)의 상면 및 상기 스토리지 전극들(81)의 상면들을 덮는 제2 하드 마스크 층(M2)을 형성하고, 및 상기 제2 하드 마스크 층(M2) 상에 상기 제2 하드 마스크 층(M2)을 선택적으로 노출시키는 제2 마스크 패턴(MP_2)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 제2 하드 마스크 층(M2)은 비정질 탄소막(amorphous carbon layer), SOH(spin on hardmask), 실리콘 산화물 층, 실리콘 산질화물 층, 실리콘 질화물 층, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 제2 마스크 패턴(MP_2)은 포토레지스트를 포함할 수 있다.
도 2e를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 제2 마스크 패턴(MP_2)을 통해 노출된 상기 제2 하드 마스크 층(M2)을 제거하여 상기 제1 하드 마스크 층(M1)의 상면의 일부 및 상기 스토리지 전극들(81)의 상면들의 일부를 노출시키는 개구부(O)를 형성하는 것을 포함할 수 있다.
도 2f를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 개구부(O)와 수직으로 중첩하는 상기 제1 하드 마스크 층(M1), 상기 제2 서포터(73), 상기 상부 몰딩 층(27), 상기 제1 서포터(71), 및 하부 몰딩 층(25)의 일부를 순차적으로 제거하여 상기 하부 몰딩 층(25)의 상면을 노출시키는 트렌치(T)를 형성하는 것을 포함할 수 있다.
도 2g를 참조하면, 상기 방법은 상기 트렌치(T, 도 2f 참조)를 채우는 트렌치 캡핑 층(29)을 형성하고, 및 에칭 공정을 수행하여 상기 제2 하드 마스크 층(M2, 도 2f 참조)을 제거하는 것을 포함할 수 있다. 상기 트렌치 캡핑 층(29)을 형성하는 것은 증착 공정을 수행하여 상기 제2 하드 마스크 층(M2)의 상면들을 덮고 상기 트렌치(T)를 채우는 트렌치 캡핑 물질 층을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 제2 하드 마스크 층(M2)의 상면들이 노출될때까지 상기 트렌치 캡핑 물질 층을 제거하는 것을 포함할 수 있다. 상기 트렌치 캡핑 층(29)의 일부는 상기 제1 하드 마스크 층(M1)의 상면 및 상기 스토리지 전극들(81)의 상면들로부터 돌출할 수 있다. 일 실시 예에서, 상기 트렌치 캡핑 층(29)은 상기 하부 몰딩 층(25) 및 상부 몰딩 층(27)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 트렌치 캡핑 층(29)은 실리콘 산화물을 포함할 수 있다.
도 2h를 참조하면, 상기 방법은 에치-백(etch-back) 공정을 수행하여 상기 제1 하드 마스크 층(M1)을 부분적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제1 하드 마스크 층(M1)의 상면들이 상기 스토리지 전극들(81)의 상면들보다 낮은 레벨에 위치할 수 있다. 이에 따라, 상기 스토리지 전극들(81)의 상부들이 상기 제1 하드 마스크 층(M1)의 상면으로부터 돌출할 수 있다.
도 2i를 참조하면, 상기 방법은 상기 제1 하드 마스크 층(M1)의 상면과 상기 스토리지 전극들(81)의 상부 측벽들에 의해 한정된 공간들 내에 제3 서포터(75)를 형성하는 것을 포함할 수 있다. 상기 제3 서포터(75)를 형성하는 것은 증착 공정을 수행하여 상기 제1 하드 마스크 층(M1)의 상면 및 상기 스토리지 전극들(81)의 상부 측벽들 및 상면들을 덮는 제3 서포터 물질 층을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 스토리지 전극들(81)의 상면들이 노출되도록 상기 제3 서포터 물질 층을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 스토리지 전극들(81)의 상면들 상으로 돌출된 상기 트렌치 캡핑 층(29)이 제거될 수 있다. 이에 따라, 상기 제3 서포터(75)의 상면과 상기 스토리지 전극들(81)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 제3 서포터(75)는 SiN, SiCN, SiON, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 2j를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 하부 몰딩 층(25), 상부 몰딩 층(27), 및 상기 트렌치 캡핑 층(29)을 제거하는 것을 포함할 수 있다. 상기 하부 몰딩 층(25), 및 상부 몰딩 층(27)이 제거됨에 따라, 상기 식각 정지 층(23)의 상면, 상기 제1 서포터(71)의 하면 및 상기 스토리지 전극들(81)의 측벽들의 일부가 노출되는 제1 스페이스들(S1), 및 상기 제1 서포터(71)의 상면, 상기 제2 서포터(73)의 하면, 및 상기 스토리지 전극들(81)의 측벽들의 일부가 노출되는 제2 스페이스들(S2)이 형성될 수 있다. 또한, 상기 트렌치 캡핑 층(29)이 제거됨에 따라, 인접한 스토리지 전극들(81)의 마주하는 측벽들의 전체 및 상기 식각 정지 층(23)의 상면이 노출되는 제3 스페이스(S3)가 형성될 수 있다. 상기 제3 스페이스(S3)의 상단부는 개방될 수 있다.
도 2k를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 제1 하드 마스크 층(M1)을 제거하는 것을 포함할 수 있다. 상기 제1 하드 마스크 층(M1)이 제거됨에 따라, 상기 제2 서포터(73)의 상면, 상기 제3 서포터(75)의 하면, 및 상기 스토리지 전극들(81)의 측벽들의 일부가 노출되는 제4 스페이스들(S4)이 형성될 수 있다.
도 2l을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 제1 스페이스들(S1), 제2 스페이스들(S2), 제3 스페이스(S3), 및 제4 스페이스들(S4) 내에 노출된 상기 식각 정지 층(23)의 상면, 제1 서포터(71)의 상면 및 하면, 제2 서포터(73)의 상면 및 하면, 제3 서포터(75)의 하면, 및 스토리지 전극들(81)의 측벽들, 상기 제3 서포터(75)의 상면 및 상기 스토리지 전극들(81)의 상면들 상에 커패시터 유전층(83)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 커패시터 유전층(83)은 하프늄 산화물 (HfxOy), 알루미늄 산화물 (AlxOy), 티타늄 산화물 (TixOy), 탄탈륨 산화물 (TaxOy), 루데늄 산화물 (RuxOy), 또는 란탄 산화물 (LaxOy)같은 금속 산화물, 또는 실리콘 산화물 및 실리콘 질화물 중 어느 하나를 포함할 수 있다.
도 2m을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 커패시터 유전층(83) 상에 상기 제1 스페이스들(S1), 제2 스페이스들(S2), 제3 스페이스(S3), 및 제4 스페이스들(S4)을 채우는 하부 플레이트 전극(85L)을 형성하는 것을 포함할 수 있다.
상기 하부 플레이트 전극(85L)은 제1 부분(85La), 제2 부분(85Lb), 제3 부분(85Lc), 및 제4 부분(85Ld)을 포함할 수 있다. 상기 하부 플레이트 전극(85L)의 제1 부분(85La)은 상기 제1 스페이스들(S1, 도 2l 참조)을 채울 수 있다. 상기 하부 플레이트 전극(85L)의 상기 제2 부분(85Lb)은 상기 제2 스페이스들(S2, 도 2l 참조)을 채울 수 있다. 상기 하부 플레이트 전극(85L)의 상기 제3 부분(85Lc)은 상기 제4 스페이스들(S4, 도 2l 참조)을 채울 수 있다. 상기 하부 플레이트 전극(85L)의 제4 부분(85Ld)은 상기 제3 서포터(75)의 상면 및 상기 스토리지 전극들(81)의 상면들을 덮을 수 있다. 상기 하부 플레이트 전극(85L)의 제4 부분(85Ld)은 상기 제3 스페이스들(S3, 도 2l 참조) 내로 연장할 수 있다.
상기 하부 플레이트 전극(85L)의 제1 부분(85La), 제2 부분(85Lb), 및 제3 부분(85Lc)은 상기 커패시터 유전층(83)에 의해 둘러싸일 수 있다. 또한, 상기 하부 플레이트 전극(85L)의 제4 부분(85Ld)은 상기 커패시터 유전층(83) 상에 배치될 수 있다. 상기 하부 플레이트 전극(85L)은 티타늄 질화물 (TiN)을 포함할 수 있다.
도 1a를 다시 참조하면, 상기 방법은 증착 공정을 수행하여 상기 하부 플레이트 전극(85L) 상에 상부 플레이트 전극(85U)을 형성하고, 및 증착 공정을 수행하여 상기 상부 플레이트 전극(85U)을 덮는 커패시터 캡핑 절연 층(90)을 형성하는 것을 포함할 수 있다. 상기 상부 플레이트 전극(85U)은 단층 또는 다층일 수 있다. 상기 상부 플레이트 전극(85U)은 실리콘 게르마늄 (SiGe), 텅스텐 (W), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 커패시터 캡핑 절연 층(90)은 실리콘 질화물 (SiN)을 포함할 수 있다.
도 3a 및 3b는 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 본 실시 예에 의한 반도체 소자의 제조 방법은 도 2a 및 2b를 참조하여 설명된 공정들을 수행하여 스토리지 전극 홀들(H)을 형성한 후, 상기 스토리지 전극 홀들(H)을 채우는 희생 절연 패턴들(1)을 형성하는 것을 포함할 수 있다.
상기 희생 절연 패턴들(1)을 형성하는 것은 증착 공정을 수행하여 상기 제1 하드 마스크 층(M1) 상에 상기 제1 하드 마스크 층(M1)을 덮고 상기 스토리지 전극 홀들(H)을 채우는 희생 절연 물질 층을 형성하고, CMP 같은 평탄화 공정을 수행하여 상기 제1 하드 마스크 층(M1)의 상면이 노출되도록 상기 희생 절연 물질 층을 제거하는 것을 포함할 수 있다. 상기 제1 하드 마스크 층(ML1)의 상면은 상기 희생 절연 패턴들(1)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 희생 절연 층은 SOH(spin on hardmask)를 포함할 수 있다.
도 3b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 희생 절연 패턴들(1)을 제거하여 상기 비아 패드들(53)의 상면을 노출시키는 스토리지 전극 홀들(H)을 다시 형성하는 것을 포함할 수 있다.
이후, 도 2c 내지 도 2m을 참조하여 설명된 공정들을 수행하여 도 1a의 반도체 소자(100A)를 형성할 수 있다.
도 4a 내지 4c는 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법은 도 2a, 2b 및 3a를 참조하여 설명된 공정들을 수행하여 스토리지 전극 홀들(H)을 채우는 희생 절연 패턴들(1)을 형성한 후, 에칭 공정을 수행하여 상기 제1 하드 마스크 층(M1)을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 제2 서포터(73)의 상면들 및 상기 희생 절연 패턴들(1)의 상부 측벽들이 노출되는 스페이스들(S)이 형성될 수 있다.
도 4b를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 스페이스들(S)을 채우는 절연 패턴들(3)을 형성하는 것을 포함할 수 있다. 상기 절연 패턴들(3)을 형성하는 것은 증착 공정을 수행하여 상기 스페이스들(S)을 채우고 상기 희생 절연 패턴들(1)을 덮는 절연 물질 층을 형성하고, 및 에칭 공정을 수행하여 상기 희생 절연 패턴들(1)의 상면들이 노출되도록 상기 절연 물질 층을 제거하는 것을 포함할 수 있다. 일 실시 예에서, 상기 절연 물질 층은 상기 하부 몰딩 층(25) 및 상기 상부 몰딩 층(27)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 절연 물질 층은 실리콘 산화물 (SiO2)을 포함할 수 있다. 이와 같이, 폴리실리콘을 포함하는 제1 하드 마스크 층(M1)을 제거하고, 실리콘 산화물을 포함하는 절연 패턴들(3)을 형성함으로써, 후속 공정에서 스토리지 전극들(81)을 형성할 때, 절연 패턴들(3)과 스토리지 전극들(81)의 계면에 부산물이 발생하는 것을 방지할 수 있다.
도 4c를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 희생 절연 패턴들(1)을 제거하여 상기 비아 패드들(53)의 상면을 노출시키는 스토리지 전극 홀들(H)을 다시 형성하는 것을 포함할 수 있다.
도 4d를 참조하면, 상기 방법은 상기 절연 패턴들(3)의 상면 및 상기 스토리지 전극들(81)의 상면들을 덮는 제2 하드 마스크 층(M2)을 형성하고, 및 상기 제2 하드 마스크 층(M2) 상에 상기 제2 하드 마스크 층(M2)을 선택적으로 노출시키는 제2 마스크 패턴(MP_2)을 형성하는 것을 포함할 수 있다.
도 4e를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 제2 마스크 패턴(MP_2)을 통해 노출된 상기 제2 하드 마스크 층(M2)을 패터닝하여 상기 절연 패턴들(3)의 상면의 일부 및 상기 스토리지 전극들(81)의 상면들의 일부를 노출시키는 개구부(O)를 형성하고, 및 에칭 공정을 수행하여 상기 개구부(O)와 수직으로 중첩하는 상기 절연 패턴(3), 상기 제2 서포터(73), 상기 상부 몰딩 층(27), 상기 제1 서포터(71), 및 하부 몰딩 층(25)의 일부를 순차적으로 제거하여 상기 하부 몰딩 층(25)의 상면을 노출시키는 트렌치(T)를 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 제2 마스크 패턴(MP_2)은 제거될 수 있다.
도 4f를 참조하면, 상기 방법은 상기 트렌치(T, 도 4e 참조)를 채우는 트렌치 캡핑 층(29)을 형성하고, 에칭 공정을 수행하여 상기 제2 하드 마스크 층(M2, 도 4e 참조)을 제거하고, 및 에치-백(etch-back) 공정을 수행하여 상기 절연 패턴들(3)을 부분적으로 제거하는 것을 포함할 수 있다. 상기 절연 패턴들(3)을 부분적으로 제거하는 공정에서, 상기 트렌치 캡핑 층(29)의 상면 레벨은 낮아질 수 있다.
도 4g를 참조하면, 상기 방법은 상기 절연 패턴들(3)의 상면과 상기 스토리지 전극들(81)의 상부 측벽들에 의해 한정된 공간들 내에 제3 서포터(75)를 형성하는 것을 포함할 수 있다.
이후, 도 2j 내지 도 2m을 참조하여 설명된 공정들을 수행하여 도 1a의 반도체 소자(100A)를 형성할 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 본 실시 예에 의한 반도체 소자의 제조 방법은 기판(10)을 준비하고, 상기 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역들(12)을 형성하고, 상기 기판(10) 내에 소스/드레인 영역들(15)을 형성하고, 상기 기판(10) 상에 층간 절연 층(21)을 형성하고, 상기 기판(10) 상에 비트 라인 구조체들(30)을 형성하고, 상기 비트 라인 구조체들(30) 사이의 상기 기판(10) 상에 비아 구조체들(50)을 형성하고, 상기 비아 구조체들(50)을 덮는 식각 정지층(23)을 형성하고, 및 상기 식각 정지층(23) 상에 하부 몰딩 층(25), 제1 서포터(71), 상부 몰딩 층(27), 제2 서포터(73), 하부 하드 마스크 층(ML), 중간 하드 마스크 층(MI), 상부 하드 마스크 층(MU), 및 마스크 패턴(MP)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 중간 하드 마스크 층(ML)은 상기 하부 하드 마스크 층(ML) 및 상기 상부 하드 마스크 층(MU)와 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 하부 하드 마스크 층(ML) 및 상기 상부 하드 마스크 층(MU)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 하부 하드 마스크 층(ML) 및 상기 상부 하드 마스크 층(MU)은 폴리실리콘을 포함할 수 있다. 상기 중간 하드 마스크 층(ML)은 실리콘 질화물 (SiN) 또는 탄소를 포함하는 실리콘 질화물 (SiCN)을 포함할 수 있다. 상기 상기 중간 하드 마스크 층(ML)은 후속 공정에서 스토리지 전극 홀들(H, 5b 참조)을 형성할 때, 식각 정지막으로서 사용될 수 있다.
도 5b를 참조하면, 상기 방법은 상기 마스크 패턴(MP)을 식각 마스크로 이용하여 상기 상부 하드 마스크 층(MU), 중간 하드 마스크 층(MI), 하부 하드 마스크 층(ML), 제2 서포터(73), 상부 몰딩 층(27), 제1 서포터(71), 하부 몰딩 층(27), 및 식각 정지 층(23)을 패터닝하여 상기 비아 패드들(53)의 상면들을 노출시키는 스토리지 전극 홀들(H)을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 마스크 패턴(MP) 및 상기 상부 하드 마스크 층(MU)이 제거될 수 있다. 일 실시 예에서, 상기 방법은 부분 에치-백(partial etch-back) 공정을 수행하여 상기 중간 하드 마스크 층(MI)의 상면 상에 남아있는 상기 상부 하드 마스크 층(MU)을 포함하는 잔여물을 완전히 제거하는 것을 포함할 수 있다. 일 실시 예에서, 상기 방법은 에칭 공정을 수행하여 상기 중간 하드 마스크 층(MI)을 제거하는 것을 더 포함할 수 있다.
이후, 도 2c 내지 도 2m을 참조하여 설명된 공정들을 수행하여 도 1a의 반도체 소자(100A)를 형성할 수 있다.
도 6은 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 본 실시 예에 의한 반도체 소자의 제조 방법은 도 2a 및 2b를 참조하여 설명된 공정들을 수행하여 스토리지 전극 홀들(H)을 형성한 후, 상기 스토리지 전극 홀들(H)의 바닥면들 및 내부 측벽들을 컨포멀하게 덮는 스토리지 전극들(81)을 형성하는 것을 포함할 수 있다. 상기 스토리지 전극들(81)은 실린더 형상을 가질 수 있다.
이후, 도 2d 내지 도 2m을 참조하여 설명된 공정들을 수행하여 도 1b의 반도체 소자(100B)를 형성할 수 있다.
도 7a 내지 도 7f는 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법은 도 2a, 2b, 및 3a를 참조하여 설명된 공정들을 수행하여 스토리지 전극 홀들(H)을 채우는 희생 절연 패턴들(1)을 형성한 후, 에치-백(etch-back) 공정을 수행하여 상기 희생 절연 패턴들(1)을 부분적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 희생 절연 패턴들(1)의 상면들은 상기 제1 하드 마스크 층(M1)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시 예에서, 상기 희생 절연 패턴들(1)의 상면들은 상기 제3 서포터(73)의 상면과 실질적으로 공면을 이룰 수 있다. 이에 따라, 상기 제1 하드 마스크 층(M1)의 측면들 및 상기 희생 절연 패턴들(1)의 상면들에 의해 한정되는 스페이스들(S)이 형성될 수 있다.
도 7b를 참조하면, 상기 방법은 상기 스페이스들(S) 내로 노출되는 상기 제1 하드 마스크 층(M1)의 측면들 상에 스페이서들(5)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(5)을 형성하는 것은 증착 공정을 수행하여 상기 제1 하드 마스크 층(M1)의 상면들 및 측면들, 및 상기 희생 절연 패턴들(1)의 상면들 상에 스페이서 물질 층을 컨포멀하게 형성하고, 및 에칭 공정을 수행하여 상기 제1 하드 마스크 층(M1)의 상면들 및 상기 희생 절연 패턴들(1)의 상면들 상의 상기 스페이서 물질 층을 제거하는 것을 포함할 수 있다. 상기 스페이서들(5)은 실리콘 질화물 (SiN)을 포함할 수 있다. 이와 같이, 제1 하드 마스크 층(M1)의 측면들 상에 스페이서들(5)을 형성함으로써, 후속 공정에서 스토리지 전극들(81)을 형성할 때, 제1 하드 마스크 층(M1)과 스토리지 전극들(81)의 계면에 부산물이 발생하는 것을 방지할 수 있다.
도 7c를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 희생 절연 패턴들(1)을 제거하여 상기 비아 패드들(53)의 상면들을 노출시키는 스토리지 전극 홀들(H)을 형성하는 것을 포함할 수 있다. 이때, 상기 스페이서들(5)은 상기 스토리지 전극 홀들(H)의 내부를 향하여 돌출할 수 있다.
도 7d를 참조하면, 상기 방법은 상기 스토리지 전극 홀들(H, 도 7c 참조)을 채우는 스토리지 전극들(81)을 형성하는 것을 포함할 수 있다. 상기 스토리지 전극들(81)은 상기 식각 정지층(23), 상기 하부 몰딩 막(25), 상기 제1 서포터(71), 상기 상부 몰딩 막(27), 및 상기 제2 서포터(73)와 접하는 하부 스토리지 전극들(81a) 및 상기 스페이서들(5)과 접하는 상부 스토리지 전극들(81b)을 포함할 수 있다. 상기 스토리지 전극 홀들(H)의 내부를 향하여 돌출한 상기 스페이서들(5)에 의해 상기 상부 스토리지 전극들(81b)의 수평 폭들은 상기 제2 서포터(73)와 접하는 상기 하부 스토리지 전극들(81a)의 수평 폭들보다 작아질 수 있다.
도 7e를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 제1 하드 마스크 층(M1)을 제거하고, 및 에칭 공정을 수행하여 상기 스페이서들(5)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제2 서포터(73)의 상면들 및 상기 상부 스토리지 전극들(81b)의 측면들이 노출될 수 있다.
도 7f를 참조하면, 상기 방법은 상기 제2 서포터(73)의 상면들을 덮고 상기 상부 스토리지 전극들(81b)의 측면들을 감싸는 절연 패턴들(3)을 형성하는 것을 포함할 수 있다.
이후, 도 4d 내지 도 4g 및 도 2j 내지 도 2m을 참조하여 설명된 공정들을 수행하여 도 1c의 반도체 소자(100C)를 형성할 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 8a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법은 도 2a, 2b, 3a, 및 7a를 참조하여 설명된 공정들을 수행하여 스토리지 전극 홀들(H)을 채우는 희생 절연 패턴들(1)을 부분적으로 제거한 후, 에칭 공정을 수행하여 상기 제1 하드 마스크 층(M1)을 수평 방향으로 제거하여 상기 스페이스들(S)의 수평 폭들을 확장하는 것을 포함할 수 있다. 이에 따라, 스페이스들(S)의 수평 폭들은 상기 희생 절연 패턴들(1)의 상면들의 수평 폭들보다 클 수 있다.
도 8b를 참조하면, 상기 방법은 상기 스페이스들(S) 내로 노출되는 상기 제1 하드 마스크 층(M1)의 측면들 상에 스페이서들(5)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(5)의 외측면들과 상기 희생 절연 패턴들(1)의 측벽들은 수직 방향으로 정렬될 수 있다.
도 8c를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 희생 절연 패턴들(1)을 제거하여 상기 비아 패드들(53)의 상면들을 노출시키는 스토리지 전극 홀들(H)을 형성하는 것을 포함할 수 있다.
도 8d를 참조하면, 상기 방법은 상기 스토리지 전극 홀들(H, 도 7c 참조)을 채우는 스토리지 전극들(81)을 형성하는 것을 포함할 수 있다.
도 8e를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 제1 하드 마스크 층(M1)을 제거하고, 및 연속적으로 에칭 공정을 수행하여 상기 스페이서들(5)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제2 서포터(73)의 상면 및 상기 스토리지 전극들(81)의 측면들이 노출될 수 있다.
도 8f를 참조하면, 상기 방법은 제2 서포터(73)의 상면을 덮고 상기 스토리지 전극들(81)의 측면들을 감싸는 절연 패턴들(3)을 형성하는 것을 포함할 수 있다.
이후, 도 4d 내지 도 4g 및 도 2j 내지 도 2m을 참조하여 설명된 공정들을 수행하여 도 1a의 반도체 소자(100A)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A-100C: 반도체 소자
10: 기판 11: 액티브 영역
12: 소자 분리 영역 12a: 소자 분리 트렌치
12b: 소자 분리 절연물 15: 소스/드레인 영역
15A: 제1 소스/드레인 영역 15B: 제2 소스/드레인 영역
21: 층간 절연층 23: 식각 정지층
30: 비트 라인 구조체 32: 비트 라인 콘택 패턴
34: 비트 라인 배리어 패턴 36: 비트 라인 전극 패턴
38: 비트 라인 캡핑 패턴 40: 비트 라인 스페이서
50: 비아 구조체 51: 비아 플러그
53: 비아 패드 60: 패드 분리 영역
71: 제1 서포터 73: 제2 서포터
75: 제3 서포터 80: 커패시터 구조체
81: 스토리지 전극 81a: 하부 스토리지 전극
81b: 상부 스토리지 전극 83: 커패시터 유전층
85: 플레이트 전극 85L: 하부 플레이트 전극
85U: 상부 플레이트 전극 90: 커패시터 캡핑 절연 층

Claims (10)

  1. 기판 상의 비아 구조체들;
    상기 비아 구조체들 상의 스토리지 전극들;
    상기 스토리지 전극들의 제1 부분들을 연결하는 제1 서포터;
    상기 스토리지 전극들의 상기 제1 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제2 부분들을 연결하는 제2 서포터; 및
    상기 스토리지 전극들의 상기 제2 부분들보다 높은 레벨에 위치한 상기 스토리지 전극들의 제3 부분들을 연결하는 제3 서포터를 포함하고,
    상기 제3 서포터의 상면은 상기 스토리지 전극들의 상면들과 실질적으로 공면을 이루는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 서포터의 상면으로부터 상기 제3 서포터의 하면까지의 거리는 상기 제1 서포터의 상면으로부터 상기 제2 서포터의 하면까지의 거리보다 작은 반도체 소자.
  3. 제1항에 있어서,
    상기 제3 서포터의 수직 두께는 상기 제2 서포터의 수직 두께보다 작은 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 서포터, 제2 서포터, 및 제3 서포터의 측면들은 상기 스토리지 전극들의 측벽들과 직접적으로 접촉하는 반도체 소자.
  5. 제1항에 있어서,
    상기 스토리지 전극들은,
    상기 비아 구조체들의 상면들로부터 상기 제2 서포터의 상면 레벨까지 연장하는 하부 스토리지 전극들; 및
    상기 하부 스토리지 전극들의 상면들로부터 상기 제3 서포터의 상면 레벨까지 연장하는 상부 스토리지 전극들을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 상부 스토리지 전극들의 수평 폭들은 상기 하부 스토리지 전극들의 수평 폭들보다 작은 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 서포터의 상면 및 하면, 상기 제2 서포터의 상면 및 하면, 상기 제3 서포터의 상면 및 하면, 및 상기 스토리지 전극들의 상면들 및 측벽들을 컨포멀하게 덮는 커패시터 유전층;
    상기 커패시터 유전층 상의 하부 플레이트 전극; 및
    상기 하부 플레이트 전극 상의 상부 플레이트 전극
    을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 하부 플레이트 전극은,
    상기 제1 서포터의 하면, 및 상기 스토리지 전극들의 측벽들에 의해 한정된 스페이스를 채우는 제1 부분;
    상기 제1 서포터의 상면, 상기 제2 서포터의 하면, 및 상기 스토리지 전극들의 측벽들에 의해 한정된 스페이스를 제2 부분;
    상기 제2 서포터의 상면, 상기 제3 서포터의 하면, 및 상기 스토리지 전극들의 측벽들에 의해 한정된 스페이스를 채우는 제3 부분; 및
    상기 제3 서포터의 상면 및 상기 스토리지 전극들의 상면들을 덮는 제4 부분을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 하부 플레이트 전극의 상기 제3 부분의 수직 두께는 상기 하부 플레이트 전극의 제2 부분의 수직 두께보다 작은 반도체 소자.
  10. 제1항에 있어서,
    상기 스토리지 전극들은 필라(pillar) 형상 또는 실린더(cylinder) 형상을 갖는 반도체 소자.
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