KR20090036008A - 오버레이 버니어 형성 방법 - Google Patents
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Abstract
본 발명은 연결 층(connecting layer)에 의해 SNC(Storage Node Contact) 하부 전극들을 서로 연결하고 TEOS(Tetraethylorth Silicate glass) 및 PSG(Phospho Silicate Glass)가 전체 딥 아웃(full dip out) 공정 시 식각되는 것을 방지하여 딥 아웃 공정 후에도 패턴이 기울어지거나(leaning) 뽑히는 현상을 방지하여 결함 원(defect source)을 제거할 수 있는 기술을 개시한다.
오버레이 버니어, SNC, 연결층(connecting layer), 기울어짐 현상(leaning), 딥 아웃(dip out)
Description
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 연결 층(connecting layer)에 의해 SNC(Storage Node Contact) 하부 전극들을 서로 연결하고 TEOS(Tetraethylorth Silicate glass) 및 PSG(Phospho Silicate Glass)가 전체 딥 아웃(full dip out) 공정 시 식각되는 것을 방지하여 딥 아웃 공정 후에도 패턴이 기울어지거나(leaning) 뽑히는 현상을 방지하여 결함 원(defect source)을 제거할 수 있는 오버레이 버니어 형성 방법에 관한 것이다.
일반적으로 리소그라피 공정(lithography process)은 웨이퍼 상에 감광막을 도포한 후 노광 및 현상을 수행하는 공정으로서 마스크를 필요로 하는 식각 공정이나 이온 주입 공정 이전에 수행된다.
집적 소자의 제조 공정은 리소그라피 공정 등을 적용하여 다층 패턴을 형성하는 과정으로 이루어지기 때문에 상 하부 층 패턴 간의 정확한 정렬(alignment)이 요구된다.
공정의 전후 단계에서 형성된 상 하부 층 패턴 간의 정렬 상태를 나타내는 지수가 오버레이 정확도(overlay accuracy)이다. 이러한 오버레이 정확도는 반도체 소자의 고집적화에 따라 중요한 변수로써 작용한다.
여기서, 오버레이 정확도는 웨이퍼의 스크라이브 레인(scribe lane)에 형성되는 오버레이 버니어(overlay vernier)를 이용하여 측정한다.
오버레이 버니어는 이전 공정에서 하부 층에 형성된 모 버니어(어미자)와 현재 공정에서 현재 층에 형성되는 자 버니어(아들자)로 구성하여 두 층 사이의 정렬 상태를 측정하기 위해 어긋난(misalignment) 정도를 측정한다.
통상적으로 모 버니어는 실제 패턴과 동일한 물질의 정사각형 모양의 띠 모양으로 패턴을 형성하고, 자 버니어는 감광막 패턴으로 정사각형 박스 형태(box type)의 트랜치를 형성한다.
또한, 모 버니어는 하부 층의 공정에 따라 트랜치 형태(trench type) 또는 메사 형태(mesa type)의 패턴을 형성하고, 자 버니어는 현재 공정에서 이전 공정의 모 버니어를 측정할 수 있도록 트랜치 형태의 패턴을 형성하는 방법을 주로 사용하고 있다.
한편, 반도체 소자의 집적도가 증가하면서 저장 커패시터(reserve capacitor)를 형성하기 위한 면적도 감소하여 저장 커패시터 용량을 증가시키기 위해 오목한(concave) 구조를 사용하지 않고 실린더(cylinder) 구조를 사용하고 있다.
하지만, 실린더 구조의 저장 커패시터를 형성하기 위해 하부 층과의 중첩도를 측정하는 오버레이 버니어가 일반적인 박스 형태를 사용하는 경우 딥 아웃(dip out) 공정 후 실린더 구조가 격자 모양으로 형성되기 때문에 기울어지거 나(leaning) 통째로 뽑히는 결함 원(defect source)으로 작용하여 후속 공정에서 오버레이 제어 불량이 발생하는 문제점이 있다.
본 발명은 딥 아웃 공정 후에도 패턴이 기울어지거나(leaning) 뽑히는 현상을 방지하여 결함 원(defect source)을 제거할 수 있는 오버레이 버니어 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 오버레이 버니어 형성 방법은
모 버니어를 형성하는 단계; 및
셀 영역의 SNC(Storage Node Contact)와 동일한 형태를 갖는 자 버니어를 형성하는 단계를 포함하고,
상기 자 버니어를 형성하는 단계는
반도체 기판 상부에 층간 절연막, 식각 방지막 및 하드 마스크의 적층 구조를 포함하는 상기 SNC를 형성하는 단계;
상기 SNC 상부에 하부 전극을 형성하는 단계; 및
상기 식각 방지막을 선택 식각하여 딥 아웃 공정 시 상기 층간 절연막이 식각되는 것을 방지하고 상기 하부 전극을 서로 연결하는 지지층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 층간 절연막은 PSG(Phospho Silicate Glass) 및 TEOS(Tetraethylorth Silicate glass)의 적층 구조를 포함하고,
상기 층간 절연막에 대해 평탄화 공정을 수행하는 단계를 더 포함하고,
상기 SNC를 형성하는 단계는
상기 하드 마스크 상부에 반사 방지막을 증착하는 단계;
상기 반사 방지막 상부에 감광막을 도포하고, SNM을 이용하여 상기 감광막에 대해 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 이용하여 상기 하드 마스크를 식각하는 단계를 포함하고,
상기 하드 마스크 상부에 실리콘 질화막을 증착하는 단계를 더 포함하고,
상기 하드 마스크는 비정질 탄소층으로 형성하고,
상기 셀 영역에서 NFC(Nitride Floating Capacitor) 마스크를 이용한 식각 공정을 수행할 때 상기 지지층이 식각되는 것을 방지하는 감광막을 상기 자 버니어 영역 상부에 도포하는 단계를 더 포함하고,
상기 지지층은 질화막을 이용하여 형성하고,
상기 자 버니어는 경계(edge) 영역에 더미 콘택 홀(dummy contact hole)을 포함하는 것을 특징으로 한다.
본 발명은 연결 층(connecting layer)을 이용하여 패턴들을 서로 연결하고, SNC(Storage Node Contact) 이외 영역의 TEOS(Tetraethylorth Silicate glass) 및 PSG(Phospho Silicate Glass)가 딥 아웃 공정 시 식각되는 것을 방지하여 딥 아웃 공정 후에도 패턴이 기울어지거나(leaning) 뽑히는 현상을 방지하여 결함 원(defect source)을 제거할 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1은 본 발명에 따른 오버레이 버니어(overlay vernier)의 모 버니어를 나타낸 평면도이다.
오버레이 버니어의 모 버니어(12)는 반도체 기판(10) 상부에 네 개의 바 형(bar type) 트랜치(trench)가 정사각형 사진틀 모양으로 형성되는데, 각 모서리는 연결되지 않고 서로 떨어져 있다.
도 2는 본 발명에 따른 어버레이 버니어의 자 버니어를 나타낸 평면도이다. 여기서, (i)은 오버레이 버니어의 평면도이고, (ii)는 자 버니어를 확대한 평면도이다.
오버레이 버니어의 자 버니어(20)는 셀 영역에 형성되는 저장 노드 콘택(Storage Node Contact; 이하 SNC이라 함)을 형성하기 위한 콘택 홀(contact hole)과 동일한 형태의 콘택 홀(22)을 구현하여 셀 영역에서 수행되는 공정과 동일한 공정을 통해 형성된다. 여기서, 자 버니어(20)는 셀 영역과 동일하게 경계(edge)에 더미 콘택 홀(dummy contact hole)(24)을 포함한다.
또한, 오버레이 버니어의 자 버니어(20)는 연결 층(connecting layer)을 사용하여 자 버니어(20)의 콘택 홀(22)에 형성되는 SNC 하부 전극이 기울어지거나(leaning) 뽑히는 현상을 방지한다.
도 3a 내지 도 3d는 본 발명에 따른 오버레이 버니어 형성 방법을 나타낸 단면도들이다. 여기서 도 3a 내지 도 3d는 도 2 (ii)의 자 버니어(20)를 나타낸 평면도에서 A-A'를 따라 절단한 단면도를 개시한다.
도 3a를 참조하면, 반도체 기판(10) 상부에 버퍼 산화막(32), 식각 정지 질화막(34), PSG(Phospho Silicate Glass)(35) 및 TEOS(Tetraethylorth Silicate glass)(36)를 순차적으로 증착하고, TEOS(36)에 대해 CMP(Chemical Mechanical Polishing) 방법으로 평탄화 공정을 수행한다.
TEOS(36) 상부에 식각 방지 질화막(38), 하드 마스크용 비정질 탄소층(40), 실리콘 질산화막(SiON)(42) 및 반사 방지막(Bottom Anti Reflective Coating; 이하 BARC라 함)(44)을 순차적으로 증착한다.
BARC(44) 상부에 감광막을 도포하고, 저장 노드 마스크(Storage Node Mask; 이하 SNM라 함)를 이용하여 감광막에 대해 노광 및 현상 공정을 수행하여 SNC를 형성하기 위한 감광막 패턴(46)을 형성한다.
도 3b를 참조하면, 감광막 패턴(46)을 식각 마스크로 이용하여 BARC(44), 실리콘 질산화막(42) 및 비정질 탄소층(40)을 순차적으로 식각하고, 감광막 패턴(46), BARC(44) 및 실리콘 질산화막(42)은 제거한다.
비정질 탄소층(40)을 하드 마스크로 이용하여 식각 방지 질화막(38), TEOS(36), PSG(35), 식각 정지 질화막(34) 및 버퍼 산화막(32)을 식각하여 SNC를 형성하기 위한 콘택 홀(contact hole)(22)을 형성한다.
SNC를 형성하기 위한 콘택 홀(22)을 포함하는 전면 상부에 저장 커패시터의 하부 전극용 TiN(48)을 증착한다. 여기에는 도시하지 않았지만, TiN(48)을 증착하기 전에 Ti/TiN을 이용하여 베리어 메탈(barrier metal)을 증착한다.
도 3c를 참조하면, TiN(48)에 대해 에치백(etch back)을 수행하여 하부 전극을 분리한 후, 콘택 홀(22)을 포함하는 전면 상부에 감광막(50)을 증착하여 셀 영역에서 NFC(Nitride Floating Capacitor) 마스크를 이용하여 감광막에 대해 노광 및 현상 공정을 수행할 때 식각 방지 질화막(38)이 손상되는 것을 방지한다.
도 3d를 참조하면, 감광막(50)을 제거하고, 셀 영역에서 SNC 하부 전극을 형성하기 위한 전체 딥 아웃(full dip out) 공정을 수행할 때, SNC 이외의 영역에 남아있는 식각 방지 질화막(38)이 TEOS(36) 및 PSG(35)가 식각되는 것을 방지하고 하부 전극들을 서로 연결하여 하부 전극이 기울어지거나 뽑히는 현상을 방지할 수 있다.
상기한 바와 같은 본 발명은 연결 층(connecting layer)에 의해 SNC(Storage Node Contact) 하부 전극들을 서로 연결하고 TEOS(Tetraethylorth Silicate glass) 및 PSG(Phospho Silicate Glass)가 전체 딥 아웃(full dip out) 공정 시 식각되는 것을 방지하여 딥 아웃 공정 후에도 패턴이 기울어지거나(leaning) 뽑히는 현상을 방지하여 결함 원(defect source)을 제거할 수 있는 기술을 개시한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 오버레이 버니어(overlay vernier)의 모 버니어를 나타낸 평면도이다.
도 2는 본 발명에 따른 어버레이 버니어의 자 버니어를 나타낸 평면도이다.
도 3a 내지 도 3d는 본 발명에 따른 오버레이 버니어 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
10: 반도체 기판 12: 모 버니어
20: 자 버니어 32: 버퍼 산화막
34: 식각 정지 질화막 35: PSG
36: TEOS 38: 식각 방지 질화막
40: 비정질 탄소층 42: 실리콘 질산화막
44: 반사 방지막 46: 감광막 패턴
48: TiN 50: 감광막
Claims (9)
- 모 버니어를 형성하는 단계; 및셀 영역의 SNC(Storage Node Contact)와 동일한 형태를 갖는 자 버니어를 형성하는 단계를 포함하고,상기 자 버니어를 형성하는 단계는반도체 기판 상부에 층간 절연막, 식각 방지막 및 하드 마스크의 적층 구조를 포함하는 상기 SNC를 형성하는 단계;상기 SNC 상부에 하부 전극을 형성하는 단계; 및상기 식각 방지막을 선택 식각하여 딥 아웃 공정 시 상기 층간 절연막이 식각되는 것을 방지하고 상기 하부 전극을 서로 연결하는 지지층을 형성하는 단계를 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막은 PSG(Phospho Silicate Glass) 및 TEOS(Tetraethylorth Silicate glass)의 적층 구조를 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막에 대해 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서, 상기 SNC를 형성하는 단계는상기 하드 마스크 상부에 반사 방지막을 증착하는 단계;상기 반사 방지막 상부에 감광막을 도포하고, SNM을 이용하여 상기 감광막에 대해 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 이용하여 상기 하드 마스크를 식각하는 단계를 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크 상부에 실리콘 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크는 비정질 탄소층으로 형성하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서,상기 셀 영역에서 NFC(Nitride Floating Capacitor) 마스크를 이용한 식각 공정을 수행할 때 상기 지지층이 식각되는 것을 방지하는 감광막을 상기 자 버니어 영역 상부에 도포하는 단계를 더 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서,상기 지지층은 질화막을 이용하여 형성하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 1 항에 있어서,상기 자 버니어는 경계(edge) 영역에 더미 콘택 홀(dummy contact hole)을 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
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|---|---|---|---|---|
| KR20170031469A (ko) * | 2015-09-11 | 2017-03-21 | 삼성전자주식회사 | 서포터들을 갖는 반도체 소자 및 그 제조 방법 |
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2007
- 2007-10-08 KR KR1020070101084A patent/KR20090036008A/ko not_active Application Discontinuation
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| KR20170031469A (ko) * | 2015-09-11 | 2017-03-21 | 삼성전자주식회사 | 서포터들을 갖는 반도체 소자 및 그 제조 방법 |
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