KR20070055243A - 반도체 소자의 오버레이 패턴 형성방법 - Google Patents

Abstract

본 발명의 반도체 소자의 오버레이 패턴 형성방법은, 소자영역과 오버레이 키 형성영역으로 구분되어 있고, 소자영역에는 트랜지스터 등의 하부구조물이 형성되어 있는 반도체 기판을 제공하는 단계; 소자영역의 하부구조물 상에 비트라인을 형성하는 동안 오버레이 키 형성영역 상에 오버레이 키 및 상기 오버레이 키 주변에 더미패턴을 형성하는 단계; 소자영역의 비트라인 상에 하부구조물과 캐패시터를 연결하는 컨택플러그를 포함한 층간절연막을 형성하는 단계; 층간절연막 위에 스토리지노드 절연막을 형성하는 단계; 스토리지노드 절연막 위에 SRON 막을 형성 및 패터닝하여 스토리지노드 절연막의 소정 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 및 하드마스크막 패턴을 마스크로 스토리지노드 절연막 상에 스토리지노드 컨택홀을 형성하는 단계를 포함한다.

더미패턴, SRON막, 마스크막 패턴

Description

반도체 소자의 오버레이 패턴 형성방법{Method for fabricating overlay pattern in semiconductor device}

도 1은 종래 기술에 따른 오버레이 패턴을 설명하기 위해 나타내보인 도면이다.

도 2는 도 1의 'A'영역을 확대하여 나타내보인 도면이다.

도 3은 종래 기술에 따른 오버레이 패턴의 문제점을 설명하기 위해 나타내보인 도면들이다.

도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 오버레이 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.

도 11 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 오버레이 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.

도 15는 본 발명에 따른 반도체 소자의 오버레이 패턴 형성시 웨이퍼를 나타내보인 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

200 : 반도체 기판 210 : 층간절연막

220 : 컨택플러그 240 : 스토리지노드 절연막

250 : 오버레이 키 260 : 더미 패턴

270 : 하드마스크막 패턴 310 : 마스크막 패턴

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 오버레이 키에서 발생하는 하드마스크막 리프팅에 의한 결함을 개선할 수 있는 반도체 소자의 오버레이 패턴 형성방법에 관한 것이다.

오버레이(Overlay)란 적층 구조의 반도체 소자를 제조함에 있어서, 전 공정에서 형성시킨 레이어(layer)와 현 공정을 통해 형성하는 레이어간의 정렬상태를 나타내는 지수이다. 이러한 오버레이는 반도체 소자의 고집적화 추세에서 매우 중요한 사항이 되고 있으며, 통상의 반도체 제조공정에서는 전 공정에서 형성시킨 레이어와 현 공정을 통해 형성시키는 레이어 간의 정렬 상태를 파악 및 보정하기 위해 웨이퍼의 스크라이브 레인(scribe lane)에 오버레이 키(overlay key)를 형성하여 레이어간의 오버레이를 측정하고 있다. 여기서 오버레이 키는 반도체 기판 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성시키는 일종의 패턴으로써 소자형성영역의 패턴과 동시에 형성된다.

도 1은 종래 기술에 따른 오버레이 패턴을 설명하기 위해 나타내보인 도면이다. 도 2는 도 1의 A'영역을 확대하여 나타내보인 도면이다. 그리고 도 3은 종래 기술에 따른 오버레이 패턴의 문제점을 설명하기 위해 나타내보인 도면들이다.

도 1 및 도 2를 참조하면, 종래의 스토리지노드컨택 오버레이 키(100)는 오 버레이 키(100) 주변에 소자영역(미도시)과의 패턴의 밀도(density)를 맞추기 위해 더미 패턴(dummy pattern)(110)이 삽입되어 있다. 이때, 더미 패턴(110)을 통해 패턴 밀도를 맞추지 않을 경우 셀 영역과 주변회로영역간 단차가 심하게 발생하여 소자의 특성에 악영향을 미치게 된다. 더미 패턴(110)은 소자영역에 패턴이 형성되는 것과 동시에 형성될 수 있다.

이러한 더미 패턴(110)들은 반도체 소자 제조공정중 식각공정, 예를 들어 스토리지노드 컨택홀 형성을 위하여 하드마스크용 폴리막을 제거하는 식각공정을 진행하는 동안, 직접적으로 영향을 받아 식각되어 도 2에 도시된 바와 같이, 더미 패턴(110)의 상부, 예를 들어 하드마스크용 질화막(120)이 노출되어 제거된다. 이때, 도면에서 미설명된 부분은 스페이서막(140)이다. 이렇게 더미 패턴(110)의 하드마스크용 질화막(120)이 제거된 상태에서 파티클 및 오염물질을 제거하기 위해 암모니아를 포함하는 SC-1(Standard chemical) 용액을 이용하여 후속 세정공정을 진행하게 되면, 금속막(130), 예를 들어 텅스텐(W)의 손실을 유발하고, 식각공정에서 남아있는 하드마스크용 질화막(120)이 리프팅됨으로써 도 3에 도시된 바와 같이, 수만 개에 달하는 결함(150)이 발생하여 소자의 특성에 악영향을 미치게 된다.

본 발명이 이루고자 하는 기술적 과제는, 오버레이 키 주변에 삽입되는 더미 패턴의 하드마스크막이 반도체 제조공정중 실시하는 식각공정을 진행하는 동안 리프팅되어 결함으로 작용하는 것을 방지할 수 있는 반도체 소자의 오버레이 패턴 형성방법에 관한 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 오버레이 패턴 형성방법은, 소자영역과 오버레이 키 형성영역으로 구분되어 있고, 소자영역에는 트랜지스터 등의 하부구조물이 형성되어 있는 반도체 기판을 제공하는 단계; 상기 소자영역의 하부구조물 상에 비트라인을 형성하는 동안 상기 오버레이 키 형성영역 상에 오버레이 키 및 상기 오버레이 키 주변에 더미패턴을 형성하는 단계; 상기 소자영역의 비트라인 상에 상기 하부구조물과 캐패시터를 연결하는 컨택플러그를 포함한 층간절연막을 형성하는 단계; 상기 층간절연막 위에 스토리지노드 절연막을 형성하는 단계; 상기 스토리지노드 절연막 위에 SRON 막을 형성 및 패터닝하여 상기 스토리지노드 절연막의 소정 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 및 상기 하드마스크막 패턴을 마스크로 상기 스토리지노드 절연막 상에 스토리지노드 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 오버레이 패턴 형성방법은, 소자영역과 오버레이 키 형성영역으로 구분되어 있고, 소자영역에는 트랜지스터 등의 하부구조물이 형성되어 있는 반도체 기판을 제공하는 단계; 상기 소자영역의 하부구조물 상에 비트라인을 형성하는 동안 상기 오버레이 키 형성영역 상에 오버레이 키 및 상기 오버레이 키 주변에 더미패턴을 형성하는 단계; 상기 소자영역의 비트라인 상에 상기 하부구조물과 캐패시터를 연결하는 컨택플러그를 포함한 층간절연막을 형성하는 단계; 상기 층간절연막 위에 스토리지노드 절연막을 형성하는 단계; 상기 스토리지노드 절연막 위에 폴리실리콘막을 형성 및 패터닝하여 상기 스토리지노드 절연막의 소정 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 오버레이 키 형성영역의 더미패턴을 차단하는 마스크막 패턴을 형성하는 단계; 및 상기 소자영역의 하드마스크막 패턴을 마스크로 상기 층간절연막 상에 스토리지노드 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 마스크막 패턴은 포토레지스트를 이용하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 오버레이 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다. 도 11 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 오버레이 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 15는 본 발명에 따른 반도체 소자의 오버레이 패턴 형성시 웨이퍼를 나타내보인 도면이다.

먼저 도 4 및 도 5를 참조하면, 소자영역(A)과 오버레이 키 형성영역(B)으로 구분되어 있고, 소자영역(A)에는 트랜지스터 등의 하부구조물(미도시)이 형성되어 있는 반도체 기판(200)을 제공한다. 다음에 비록 도면에 도시하지는 않았지만, 소자영역(A)의 하부구조물 상에 비트라인을 형성한다. 여기서 비트라인은 배리어금속막, 금속막, 하드마스크막이 적층된 구조로 형성할 수 있다. 이때, 배리어금속막은 티타늄(Ti)/티타늄나이트라이드(TiN)로 형성할 수 있고, 금속막은 텅스텐(W)으로 형성할 수 있으며, 하드마스크막은 질화막으로 형성할 수 있다.

이렇게, 소자영역(A)에 비트라인이 형성되는 것과 동시에 반도체 기판(200)의 오버레이 키 형성영역(B)에는 후속 공정에서 스토리지노드 컨택홀의 형성시 마스크 패턴의 정렬을 위한 오버레이 키(250) 및 상기 오버레이 키(250) 주변에 더미 패턴(260)을 형성한다. 여기서 더미 패턴(dummy pattern)(260)은 소자영역(A)과의 패턴 밀도(density)를 맞추기 위해 형성한다. 만일 더미 패턴(260)을 통해 패턴 밀도를 맞추지 않을 경우, 셀 영역과 주변회로영역(미도시)간에 단차가 심하게 발생하여 소자의 특성이 열화할 수 있다. 더미 패턴(260)은 비트라인이 형성되는 것과 동시에 형성할 수 있으며, 배리어금속막, 금속막 및 하드마스크막의 적층된 구조로 형성할 수 있다. 이때, 배리어금속막은 티타늄(Ti)/티타늄나이트라이드(TiN)로 형성할 수 있고, 금속막은 텅스텐(W)으로 형성할 수 있으며, 하드마스크막은 질화막으로 형성할 수 있다.

계속해서 소자영역(A)의 반도체 기판(200) 상에 층간절연막(210)을 형성한다. 그리고 층간절연막(210) 상에 반도체 기판(200)의 소정 표면이 노출되는 컨택홀(미도시)을 형성하고, 컨택홀 내부를 도전성 물질로 매립한 후, 평탄화 공정을 진행하여 하부구조물과 이후 형성하는 캐패시터와 연결되는 컨택플러그(220)를 형성한다. 계속해서 컨택플러그(220) 위에 스토리지노드 절연막(240)을 캐패시터가 형성될 높이만큼 적층한다.

다음에 도 6 및 도 7을 참조하면, 상기 스토리지노드 절연막(240) 위에 스토리지노드 컨택홀을 형성하기 위한 하드마스크막 패턴(270)을 형성한다. 여기서 하드마스크막 패턴(270)은 후속 스토리지노드 콘택홀을 형성하기 위한 식각공정시 어택을 받을 수 있는 폴리실리콘막 대신에 실리콘(Si)을 다량 포함하고 있는 실리콘옥시나이트라이드(Silicon rich oxynitride;이하 SRON)막으로 형성하는 것이 바람직하다. 이때, 종래 기술에서는 하드마스크막 패턴을 폴리실리콘막으로 형성하여 스토리지노드 컨택홀 형성을 위한 식각공정시 더미패턴이 손상을 받아 리프팅성 결함(150, 도3 참조)을 유발하였으나, 본 발명에 따라 하드마스크막 패턴(270)을 SRON막으로 형성할 경우, 식각공정시 더미패턴이 손상받는 것을 방지하여 리프팅성 결함을 개선할 수 있다.

다음에 도 8 및 도 9를 참조하면, 소자영역(A)의 하드마스크막 패턴(270)을 마스크로 상기 스토리지노드 절연막(240) 상에 스토리지노드 컨택홀(290)을 형성한다. 그리고 계속해서 상기 스토리지노드 컨택홀(290) 및 반도체 기판(200) 상에 남아있는 잔여물 및 오염물질을 제거하기 위해 세정공정을 실시한다. 여기서 세정공정은 황산을 포함하는 SPM(Sulfuric acid peroxide mixture)용액, BOE(Buffered oxide etchant)용액 및 암모니아를 포함하는 SC-1(Standard cleaning) 용액으로 진행할 수 있다. 이때, 암모니아를 포함하는 SC-1 용액을 이용한 세정공정을 생략할 수도 있다. 다음에 도 10에 도시한 바와 같이, 소자영역(A)의 하드마스크막 패턴(270)을 제거하고, 비록 도면에 도시하지는 않았지만, 스토리지노드 컨택홀 상에 하부전극, 유전체막 및 상부전극을 형성하여 캐패시터를 형성한다.

도 11 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 오버레이 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.

먼저 도 4 및 도 5에 도시한 바와 같이, 소자영역(A)에 트랜지스터 및 비트라인(미도시)을 형성하고, 상기 비트라인을 형성하는 동안 오버레이 키 형성영역(B) 상에 오버레이 키(250) 및 상기 오버레이 키(250) 주변에 더미패턴(260)을 형성한다. 계속해서 소자영역(A)의 비트라인 상에 하부구조물과 캐패시터가 연결되는 컨택플러그(220)를 포함하는 층간절연막(210)을 형성한 후, 층간절연막(210) 위에 스토리지노드 절연막(240)을 형성한다.

다음에 도 11을 참조하면, 스토리지노드 절연막(240) 위에 폴리실리콘막을 도포 및 패터닝하여 스토리지노드 절연막(240)의 소정영역을 노출시키는 하드마스크막 패턴(300)을 형성한다. 여기서 하드마스크막 패턴(300)을 폴리실리콘막으로 형성할 경우, 후속 식각공정을 진행하는 동안, 오버레이 키 형성영역(B)의 더미패턴(260)이 식각용액에 의해 손상을 받으면서 리프트성 결함이 발생할 수 있다. 이에 따라 도 12에 도시한 바와 같이, 오버레이 키 형성영역(B) 상에 감광막을 도포 및 패터닝하여 오버레이 키(250)는 노출하고, 오버레이 키(250) 주변의 더미 패턴(260)은 차단하는 마스크막 패턴(310)을 형성한다. 여기서 마스크막 패턴(310)은 포토레지스트를 이용하여 형성하는 것이 바람직하다.

다음에 도 13을 참조하면, 소자영역(A)의 하드마스크막 패턴(300)을 마스크로 상기 스토리지노드 절연막(240) 상에 스토리지노드 컨택홀(320)을 형성한다. 그리고 계속해서 상기 스토리지노드 컨택홀(320) 및 반도체 기판(200) 상에 남아있는 잔여물 및 오염물질을 제거하기 위해 세정공정을 실시한다. 여기서 세정공정은 황산을 포함하는 SPM(Sulfuric acid peroxide mixture)용액, BOE(Buffered oxide etchant)용액 및 암모니아를 포함하는 SC-1(Standard cleaning) 용액으로 진행할 수 있다. 이때, 오버레이 키 형성영역(B)은 도 14에 도시한 바와 같이, 마스크막 패턴(310)으로 차단되어 있어 더미 패턴(260)의 하드마스크용 질화막(120, 도 2참조)이 손상되어 리프트성 결함이 발생하는 것을 방지할 수 있다. 이렇게 본 발명에 따라 반도체 소자의 오버레이 형성방법으로 진행할 경우, 도 15에 도시한 바와 같이, 웨이퍼 상에 발생하는 결함이 눈에 띄게 감소하는 것을 알 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 오버레이 패턴을 형성방법은, 소자형성영역의 스토리지노드 컨택홀을 형성하기 위한 하드마스크막 패턴을 폴리실리콘막 대신에 SRON막으로 형성하거나 또는 오버레이 키 주변의 더미패턴을 마스크막 패턴으로 차단함으로써 반도체 소자 제조공정중 식각공정을 진행하는 동안 더미패턴이 손상되어 리프트성 결함이 발생하는 것을 방지할 수 있다.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 패턴 형성방법에 의하면, 소자형성영역의 스토리지노드 컨택홀을 형성하기 위한 하드마스크막 패턴을 폴리실리콘막 대신에 SRON막으로 형성하고, 오버레이 키 주변의 더 미패턴을 마스크막 패턴으로 차단함으로써 반도체 소자 제조공정중 식각공정을 진행하는 동안 더미패턴이 손상되어 리프트성 결함이 발생하는 것을 방지할 수 있다.

Claims (3)

1. 소자영역과 오버레이 키 형성영역으로 구분되어 있고, 소자영역에는 트랜지스터 등의 하부구조물이 형성되어 있는 반도체 기판을 제공하는 단계;

   상기 소자영역의 하부구조물 상에 비트라인을 형성하는 동안 상기 오버레이 키 형성영역 상에 오버레이 키 및 상기 오버레이 키 주변에 더미패턴을 형성하는 단계;

   상기 소자영역의 비트라인 상에 상기 하부구조물과 캐패시터를 연결하는 컨택플러그를 포함한 층간절연막을 형성하는 단계;

   상기 층간절연막 위에 스토리지노드 절연막을 형성하는 단계;

   상기 스토리지노드 절연막 위에 SRON 막을 형성 및 패터닝하여 상기 스토리지노드 절연막의 소정 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 및

   상기 하드마스크막 패턴을 마스크로 상기 스토리지노드 절연막 상에 스토리지노드 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 오버레이 패턴 형성방법.
2. 소자영역과 오버레이 키 형성영역으로 구분되어 있고, 소자영역에는 트랜지스터 등의 하부구조물이 형성되어 있는 반도체 기판을 제공하는 단계;

   상기 소자영역의 하부구조물 상에 비트라인을 형성하는 동안 상기 오버레이 키 형성영역 상에 오버레이 키 및 상기 오버레이 키 주변에 더미패턴을 형성하는 단계;

   상기 소자영역의 비트라인 상에 상기 하부구조물과 캐패시터를 연결하는 컨택플러그를 포함한 층간절연막을 형성하는 단계;

   상기 층간절연막 위에 스토리지노드 절연막을 형성하는 단계;

   상기 스토리지노드 절연막 위에 폴리실리콘막을 형성 및 패터닝하여 상기 스토리지노드 절연막의 소정 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계;

   상기 오버레이 키 형성영역의 더미패턴을 차단하는 마스크막 패턴을 형성하는 단계; 및

   상기 소자영역의 하드마스크막 패턴을 마스크로 상기 층간절연막 상에 스토리지노드 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 오버레이 패턴 형성방법.
3. 제1항에 있어서,

   상기 마스크막 패턴은 포토레지스트를 이용하는 것을 특징으로 하는 반도체 소자의 오버레이 패턴 형성방법.

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