KR20110001189A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 매립형 게이트를 포함하는 반도체 기판 상에 상기 매립형 게이트 상부를 노출시키는 라인 타입의 도전층을 형성하고, 상기 도전층 상에 적어도 상기 반도체 기판의 활성영역 일측 및 상기 매립형 게이트 장축 방향으로 이웃한 상기 활성영역 타측의 사이영역을 노출시키는 제 1 감광막 패턴을 형성하며, 상기 감광막 패턴을 식각마스크로 상기 도전층을 식각하고, 상기 식각된 도전층에 제 1 절연막을 매립한 후, 상기 매립형 게이트의 장축 방향과 수직으로 상기 활성영역의 중앙부를 지나는 비트라인을 형성함으로써, 비트라인 보다 작은 폭을 갖는 비트라인 콘택의 형성이 어려워 저장전극 콘택과 비트라인 콘택이 쇼트를 유발하는 문제를 근본적으로 해결할 수 있는 효과를 제공한다.
라인 타입 비트라인 콘택

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 비트라인 콘택을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용 량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 된다. 즉, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되어 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요하다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 매립형 게이트를 포함하는 30nm 테크의 반도체 소자에 있어서, 홀 타 입의 비트라인 콘택 형성 시 후속 공정에서 형성되는 저장전극 콘택과 브릿지 되는 것을 방지하기 위해서 적어도 비트라인 콘택의 사이즈는 30nm 미만의 폭을 갖도록 형성되어야 한다. 즉, 30nm 미만의 폭을 갖는 홀타입의 비트라인 콘택을 구현하여야 하는데 이를 위해 다양한 방법 예를 들면, 감광막 패턴에 리플로우 공정을 수행하거나 스페이서 패터닝을 이용하는 방법이 제안되고 있지만, 균일한 콘택을 형성하는데는 어려움이 많은 한계가 있다.
본 발명은 반도체 소자의 고집적화로 인해 선폭이 미세해 짐에 따라 비트라인 보다 작은 폭을 갖는 비트라인 콘택을 구현하는데 어려움이 있어 후속 공정에서 형성되는 저장전극 콘택과 비트라인 콘택의 쇼트를 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 매립형 게이트를 포함하는 반도체 기판 상에 상기 매립형 게이트 상부를 노출시키는 라인 타입의 도전층을 형성하는 단계와 상기 도전층 상에 적어도 상기 반도체 기판의 활성영역 일측 및 상기 매립형 게이트 장축 방향으로 이웃한 상기 활성영역 타측의 사이영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계와 상기 제 1 감광막 패턴을 식각마스크로 상기 도전층을 식각하는 단계와 상기 식각된 도전층에 제 1 절연막을 매립하는 단계 및 상기 매립형 게이트의 장축 방향과 수직으로 상기 활성영역의 중앙부를 지나는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. 이 결과, 비트라인 콘택을 정의하기 위하여 홀타입의 콘택홀을 형성한 후 콘택홀을 매립하는 방법이 아닌 라인 타입의 비트라인 콘택층을 형성한 후, 비트라인을 패터닝하는 과정에서 비트라인 콘택을 형성하는 방법을 적용함으로써, 미세한 폭의 비트라인 콘택을 용이하게 형성할 수 있다.
여기서, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 전체 상부에 층 간절연막을 형성하는 단계 및 상기 층간절연막 상부에 형성된 제 2 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택홀을 형성하는 단계 이후 상기 저장전극 콘택홀을 포함하는 전체 상부에 도전물질을 형성하는 단계 및 상기 층간절연막이 노출되도록 상기 도전물질에 평탄화식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 라인 타입의 도전층을 형성하는 단계는 상기 매립형 게이트를 포함하는 상기 반도체 기판 상에 상기 매립형 게이트 상부를 덮는 라인 타입의 제 2 절연막을 형성하는 단계와 상기 라인 타입의 제 2 절연막을 포함하는 전체 상부에 상기 도전층을 형성하는 단계와 상기 라인 타입의 제 2 절연막이 노출되도록 상기 도전층에 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴을 형성하는 단계는 상기 반도체 기판의 활성영역 일측 및 상기 매립형 게이트 장축 방향으로 이웃한 상기 활성영역 타측의 사이영역에서부터, 상기 반도체 기판의 활성영역 일측 및 상기 매립형 게이트 장축 방향으로 이웃한 상기 활성영역 타측을 포함하는 영역을 노출시키도록 하는 것을 특징으로 한다. 여기서, 활성영역의 일측과 타측은 후속 공정에서 저장전극 콘택이 형성될 예정영역을 포함하므로, 상술한 감광막 패턴은 후속 공정에서 형성될 저장전극 콘택이 비트라인 콘택층에 연결되는 것을 방지한다.
그리고, 상기 비트라인을 형성하는 단계는 전체 표면에 비트라인 전극, 질화 막 및 하드마스크층을 형성하는 단계 및 상기 하드마스크층 상에 형성된 제 3 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 질화막, 상기 비트라인 전극 및 상기 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 식각하는 단계 이후 상기 비트라인 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 식각하는 단계는 상기 제 1 절연막의 식각선택비를 이용하여 식각하는 것을 특징으로 한다.
그리고, 상기 식각하는 단계는 HBr 또는 O2 가스를 이용한 식각으로 수행되는 것을 특징으로 한다. 이는 제 3 감광막 패턴을 식각마스크로 식각할 때 제 3 감광막 패턴에 의해 노출된 상기 도전층이 식각되는데, 이는 제 1 절연막과의 식각선택비를 이용하여 식각되므로, 비트라인을 형성하는 과정에서는 제 1 절연막은 식각되지않아 매립형 게이트의 산화를 방지하며, 도전층만 식각되어 후속 공정에 저장전극 콘택홀의 형성을 용이하게 한다.
본 발명은 비트라인 콘택을 라인타입으로 형성한 후 패터닝함으로써 비트라인 보다 작은 폭을 갖는 비트라인 콘택의 형성이 어려워 저장전극 콘택과 비트라인 콘택이 쇼트를 유발하는 문제를 근본적으로 해결할 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 A-A'를 자른 단면도이며, (ⅲ)은 B-B'를 자른 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)이 형성된 반도체 기판(10) 상에 매립형 게이트(16)을 형성한다. 여기서 매립형 게이트(16)는 다음의 과정으로 형성되는 것이 바람직하다. 반도체 기판(10) 상에 매립형 게이트 형성을 위한 트렌치(미도시)를 형성하고, 트렌치(미도시) 표면에 산화막(미도시)을 형성한 후, 트렌치(미도시) 일부를 매립하는 게이트 전극(16)을 증착시킨다. 그 다음, 게이트 전극(16)을 상부에 트렌치(미도시)를 매립하는 캡핑 질화막(18)을 형성한다.
그 다음, 매립형 게이트(16)를 포함하는 반도체 기판(10) 전체 상부에 절연막(20)을 형성한다. 여기서 절연막(20)은 산화막 계열인 것이 바람직하다. 그리고, 절연막(20) 상에 매립형 게이트(16)의 캡핑 질화막(18)의 상부를 덮는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 반도체 기판(10) 및 소자분리막(12)의 일부를 노출시킨다. 여기서, 캡핑 질화막(18)은 매립형 게이트(16) 상부에 라인타입으로 형성되므로, 절연막(20) 또한 라인 타입으로 형성된다.
그 다음, 전체 상부에 비트라인 콘택용 도전물질(미도시)을 형성한 후, 절연막(20)이 노출되도록 비트라인 콘택용 도전물질(미도시)에 평탄화식각 공정을 수행하여 콘택라인(22)을 형성한다. 이때, 콘택라인(22)은 종래 기술에 따라 절연 막(20)을 홀 타입으로 패터닝하고 이를 매립하여 정의되는 방식이 아니기 때문에 좁은 폭을 갖는 홀 타입으로 절연막(20)을 식각하기 어려워 비트라인 콘택을 정의하기 어려운 문제를 근본적으로 해결할 수 있다.
도 1b 및 도 1c에 도시된 바와 같이, 절연막(20) 및 콘택라인(22)을 포함하는 전체 상부에 적어도 활성영역(14)의 일측 및 매립형 게이트(16) 장축 방향으로 이웃한 활성영역(14) 타측의 사이영역을 노출시키는 감광막 패턴(24)을 형성한다(도 1b). 보다 자세하게 감광막 패턴(24)은 활성영역(14)의 일측 및 매립형 게이트(16) 장축 방향으로 이웃한 활성영역(14) 타측의 사이영역에서부터 활성영역(14)의 일측 및 매립형 게이트(16) 장축 방향으로 이웃한 활성영역(14) 타측을 포함하는 영역까지 노출되도록 형성되는 것이 바람직하다. 여기서, 활성영역(14)의 일측과 타측은 후속 공정에서 저장전극 콘택이 형성될 예정영역을 포함한다. 그 다음, 감광막 패턴(24)을 식각마스크로 절연막(20) 및 콘택라인(22)을 식각하여, 콘택패턴(26)을 형성한다(도 1c). 이 과정에서, 활성영역(14)의 일측과 타측이 이웃하는 사이 영역의 콘택라인(22)이 제거되어 반도체 기판(10)을 노출시킨다. 따라서, 적어도 후속 공정에서 형성될 활성영역(14)의 일측에 구비되는 저장전극 콘택이, 활성영역(14)의 타측에 구비되는 저장전극 콘택과 콘택라인(22)에 의해 연결되지 않도록 한다.
도 1d에 도시된 바와 같이, 콘택패턴(26)을 포함하는 전체 표면에 절연막(28)을 증착한 후, 콘택패턴(26)이 노출되도록 절연막(28)에 평탄화 식각 공정을 수행하여 콘택패턴(26) 사이 영역에 절연막(28)이 매립되도록 하는 것이 바람직하 다.
도 1e에 도시된 바와 같이, 전체표면에 비트라인 전극, 질화막 및 하드마스크층을 형성한 후, 비트라인을 정의하는 감광막 패턴(미도시)을 식각마스크로 하드마스크층, 질화막. 비트라인 전극 및 콘택패턴(26)을 식각하여 비트라인(30)을 형성한다. 이때, 비트라인(30)의 측벽에는 비트라인 스페이서를 형성하는 것이 바람직하다. 여기서, 비트라인(30)은 HBr 또는 O2 가스를 이용한 식각으로 형성되는 것이 바람직하다. 상술한 식각 과정은 반도체 기판 상부에 남아있는 절연막(28)과의 식각 선택비를 이용하여 이루어지기 때문에 식각 과정에 의해 반도체 기판 상부에 남겨진 절연막(28)은 식각되지 않아 매립형 게이트(16)의 산화를 방지할 수 있다. 또한, 비트라인(30)을 패터닝하는 과정에서 비트라인(30) 하부의 하부에 구비되는 콘택패턴(26)은 남겨지고, 비트라인(30) 하부에 구비되는 콘택패턴(26)을 제외한 나머지 콘택패턴(26)은 제거되어 반도체 기판(10)을 노출시킨다. 결국, 비트라인(30)을 패터닝하는 과정에서 비트라인 콘택이 형성되므로 비트라인 콘택을 형성하는데 추가적인 공정이 요구되지 않으며, 이와 동시에 후속 공정에서 저장전극 콘택이 형성될 영역이 정의된다. 따라서, 저장전극 콘택홀을 정의하는 공정 이전에 저장전극 콘택이 접속되는 반도체 기판(10)을 정확하게 노출시킬 수 있다.
도 1f에 도시된 바와 같이, 비트라인(30)을 포함하는 전체표면에 층간절연막(32)을 형성한 후, 비트라인(30)의 상면의 비트라인의 하드마스크층이 노출되도록 층간절연막(32)에 평탄화 공정을 수행한다. 여기서, 층간절연막(32)은 BPSG인 것이 바람직하다. 층간절연막(32) 상에 저장전극 콘택홀(34)을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 층간절연막(32)을 식각하여 저장전극 콘택홀(34)을 형성한다. 이때, 이전 단계에서 비트라인(30)을 패터닝하는 공정에서반도체 기판(10)이 노출되도록 저장전극 콘택홀(34)의 저부가 미리 정의되어 있기 때문에 반도체 기판(10)을 노출시키는 저장전극 콘택홀(34)을 용이하게 형성할 수 있다. 그리고, 저장전극 콘택홀(34)을 식각하는 과정에서 노출되는 비트라인 스페이서만이 약간 손실될 뿐 비트라인(30)의 최상측에 구비되는 하드마스크층의 손실은 거의 없게 되므로, 하드마스크층의 두께를 낮게 형성하여도 문제가 발생하지 않으므로, 비트라인의 종횡비(aspect ratio)가 낮아져 비트라인 패터닝 마진이 증가될 수 있다.
이후 도시하지는 않았지만 전체 상부에 저장전극용 도전물질을 형성한 후, 층간절연막(32)이 노출되도록 저장전극용 도전물질에 평탄화식각 공정을 수행하여 저장전극 콘택을 형성하는 것이 바람직하다.
상술한 바와 같이 비트라인 콘택을 형성하는 방법에 있어서, 비트라인 콘택을 정의하기 위하여 홀타입의 콘택홀을 형성한 후 콘택홀을 매립하는 방법이 아닌 라인 타입의 비트라인 콘택층을 형성한 후, 비트라인을 패터닝하는 과정에서 비트라인 콘택을 형성하는 방법을 적용함으로써, 미세한 폭의 비트라인 콘택을 용이하게 형성할 수 있는 효과를 제공한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 A-A'를 자른 단면도이며, (ⅲ)은 B-B'를 자른 단면도.

Claims (9)

  1. 매립형 게이트를 포함하는 반도체 기판 상에 상기 매립형 게이트 상부를 노출시키는 라인 타입의 도전층을 형성하는 단계;
    상기 도전층 상에 적어도 상기 반도체 기판의 활성영역 일측 및 상기 매립형 게이트 장축 방향으로 이웃한 상기 활성영역 타측의 사이영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 식각마스크로 상기 도전층을 식각하는 단계;
    상기 식각된 도전층에 제 1 절연막을 매립하는 단계; 및
    상기 매립형 게이트의 장축 방향과 수직으로 상기 활성영역의 중앙부를 지나는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계 이후,
    상기 비트라인 전체 상부에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상부에 형성된 제 2 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 2에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계 이후,
    상기 저장전극 콘택홀을 포함하는 전체 상부에 도전물질을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 상기 도전물질에 평탄화식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 라인 타입의 도전층을 형성하는 단계는
    상기 매립형 게이트를 포함하는 상기 반도체 기판 상에 상기 매립형 게이트 상부를 덮는 라인 타입의 제 2 절연막을 형성하는 단계;
    상기 라인 타입의 제 2 절연막을 포함하는 전체 상부에 상기 도전층을 형성하는 단계;
    상기 라인 타입의 제 2 절연막이 노출되도록 상기 도전층에 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 제 1 감광막 패턴을 형성하는 단계는
    상기 반도체 기판의 활성영역 일측 및 상기 매립형 게이트 장축 방향으로 이웃한 상기 활성영역 타측의 사이영역에서부터, 상기 반도체 기판의 활성영역 일측 및 상기 매립형 게이트 장축 방향으로 이웃한 상기 활성영역 타측을 포함하는 영역을 노출시키는 차광패턴이 구비된 노광마스크를 이용한 노광 및 현상공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계는
    전체 표면에 비트라인 전극, 질화막 및 하드마스크층을 형성하는 단계; 및
    상기 하드마스크층 상에 형성된 제 3 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 질화막, 상기 비트라인 전극 및 상기 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 식각하는 단계 이후,
    상기 비트라인 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 6에 있어서,
    상기 식각하는 단계는
    상기 제 1 절연막의 식각선택비를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 6에 있어서,
    상기 식각하는 단계는
    HBr 또는 O2 가스를 이용한 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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