CN109935588B - 存储器及其制作方法 - Google Patents

存储器及其制作方法 Download PDF

Info

Publication number
CN109935588B
CN109935588B CN201711364213.2A CN201711364213A CN109935588B CN 109935588 B CN109935588 B CN 109935588B CN 201711364213 A CN201711364213 A CN 201711364213A CN 109935588 B CN109935588 B CN 109935588B
Authority
CN
China
Prior art keywords
island
substrate
structures
bit lines
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711364213.2A
Other languages
English (en)
Other versions
CN109935588A (zh
Inventor
王序扬
徐秉诚
邹世芳
林金隆
李易修
谷口浩二
王函隽
蔡综颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201711364213.2A priority Critical patent/CN109935588B/zh
Priority to US16/177,348 priority patent/US10985166B2/en
Publication of CN109935588A publication Critical patent/CN109935588A/zh
Application granted granted Critical
Publication of CN109935588B publication Critical patent/CN109935588B/zh
Priority to US17/202,359 priority patent/US11800702B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种存储器及其制作方法。该存储器的制作方法包含提供一基底，在基底中形成绝缘结构，定义出多个主动区。多条字符线形成在基底中，将各主动区区分成两个端部以及一个中间部。在基底上形成一图案化掩模层，包含多个岛状图案，各覆盖两相邻端部。以图案化掩模层为蚀刻掩模对基底进行第一蚀刻制作工艺，形成多个岛状结构以及围绕该多个岛状结构的一第一凹陷区域。在基底上形成多条穿越第一凹陷区域并且横跨主动区中间部的位线，其中岛状结构以及第一凹陷区域自该多条位线之间显露出来。

Description

存储器及其制作方法
技术领域
本发明涉及一种存储器及其制作方法，特别是涉及一种动态随机存取存储器及其制作方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字符线(word line,WL)与位线(bitline,BL)，可定位至每一存储单元以控制其数据的存取。
随着制作工艺世代演进，存储器的布局图案越来越紧密，以能在单位面积内获得更高的集密度，但是，不仅提高了制作的困难度，存储器元件对于制作工艺变异的容忍度也越来越严苛，稍微的制作工艺变异即可能造成元件电性异常。例如，目前采取埋入式字符线(buried wordline)结构的动态随机存取存储器常发生存储节点接触(storage nodecontact)与位线(bit line)之间的桥接漏电问题，导致电性异常甚至产品失效而被报废。
发明内容
为了解决上述问题，本发明提供一种存储器及其制作方法，具有较高的制作工艺余裕度，可减少存储器元件由于制作工艺变异造成的异常。
为达上述目的，本发明的一实施例提供一种存储器的制作方法，包含下列步骤。首先，提供一基底，接着于基底中形成一绝缘结构定义出多个主动区，以及多条字符线切过各该主动区，将各该主动区区分成两个端部以及一个中间部。接着于基底上形成一图案化掩模层，包含多个岛状图案，各横跨一该字符线并覆盖该字符线两侧的两相邻该端部。然后，以该图案化掩模层为蚀刻掩模对该基底进行一第一蚀刻制作工艺，将该多个岛状图案转移至基底中形成多个岛状结构以及围绕该多个岛状结构的一第一凹陷区域。移除该图案化掩模层后，沉积一第一导电层并图案化该第一导电层，形成多条位线穿越该第一凹陷区域并且横跨该多个主动区的该中间部，其中该多个岛状结构以及该第一凹陷区域自该多条位线之间显露出来。
本发明另一实施例提供一种存储器结构，包含一基底，一绝缘结构形成在该基底中，定义出多个主动区。多条字符线形成在该基底中，将各主动区区分成两个端部以及一个中间部。多个岛状结构，包含两相邻该主动区的两相邻该端部。
围绕该多个岛状结构的一第一凹陷区域，包含各该多个主动区的该中间部以及该绝缘结构。多条位线形成在该基底上，穿越该第一凹陷区域并且横跨过该多个主动区的该中间部，其中该多个岛状结构以及该第一凹陷区域自该多条位线之间显露出来。
附图说明
图1至图7为本发明第一实施例的存储器的制作方法示意图；
图8和图9为本发明第二实施例的存储器的制作方法示意图；
图10为本发明第三实施例的存储器的制作方法示意图；
图11和图12为本发明第四实施例的存储器的制作方法示意图。
主要元件符号说明
10 基底 42 位线
12 主动区(有源区) 42a 非金属导电层
12a 中间部 42b 金属层
12b 端部 42c 掩模层
14 绝缘结构 44 间隙壁结构
16 埋藏式字符线 44a 第一间隙壁
16a 栅极区 44b 第二间隙壁
16b 第一穿越栅极区 44c 第三间隙壁
16c 第二穿越栅极区 44d 第四间隙壁
20 岛状图案 50 层间介电层
20a 间隙 52 开口
22 阻挡层 54 第二凹陷区域
32 岛状结构 62 存储节点接触
34 第一凹陷区域 62a 非金属导电层
36 开口 62b 阻障层
D1 深度 62c 金属层
D2 深度 X、Y、Z 方向
D3 深度 A-A’ 切线
具体实施方式
图1至图7为本发明第一实施例的存储器的制作方法示意图。各图上部为顶视图，下部为位于顶视图中两相邻字符线16之间、沿着Y方向切过主动区12中间部12a的切线，例如A-A’切线，的剖面示意图。
请参考图1。首先，提供一基底10，例如硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不限于此。基底10中形成有绝缘结构14，例如浅沟绝缘结构，并由绝缘结构14在基底10中定义出多个沿着Z方向延伸的主动区12。形成绝缘结构14的方法例如，在基底10上形成一图案化掩模层，然后利用该图案化掩模层为蚀刻掩模对基底10进行蚀刻以定义出一绝缘沟槽，接着在绝缘沟槽中填入绝缘材料，例如氧化硅或氮化硅，再利用平坦化制作工艺移除绝缘沟槽外多余的绝缘材料，剩余在绝缘沟槽内的绝缘材料即成为绝缘结构14。多条埋藏式字符线16形成在基底10中，沿着Y方向延伸并切过主动区12和绝缘结构14。Y方向与Z方向不垂直，例如夹有70至75度的夹角。形成埋藏式字符线16的方法例如，在基底10中形成主动区12与绝缘结构14后，接着对基底10进行另一次图案化制作工艺，在基底10中形成多条沿着Y方向延伸的字符线沟槽切过主动区12和绝缘结构14。沿着该些字符线沟槽的底面和侧壁形成一栅极介电层后，接着沉积一导电材料(例如钨)填满字符线沟槽，然后回蚀刻该导电材料至仅填充在字符线沟槽的下部，再沉积一绝缘材料(例如氮化硅)填满字符线沟槽的上部至大致上与主动区12顶面齐平，完成埋藏式字符线16。各主动区12被两条埋藏式字符线16切过而被区分成一中间部12a和两个端部12b。埋藏式字符线16切过主动区12的部分为栅极区(gateregion)16a，切过在Z方向上相邻主动区12之间绝缘结构14的部分为第一穿越栅极区(first passing gate region)16b，切过在Y方向上相邻主动区12之间绝缘结构14的部分为第二穿越栅极区(second passinggate region)16c。
请参考图2。接着，可选择性地在主动区12表面形成一衬垫层(图未示)，例如氧化硅，然后在基底10上形成一图案化掩模层，包含多个岛状图案20，各横跨过其中一条埋藏式字符线16的一第一穿越栅极区16b的正上方，覆盖该第一穿越栅极区16b两侧分别属于在Z方向上相邻的两主动区12的两端部12b。该些岛状图案20也覆盖部分绝缘结构14，但并未覆盖到任何主动区12的中间部12a，也就是说该些主动区12的中间部12a自该图案化掩模层完全显露出来。岛状图案20的材料可以是光致抗蚀剂材料或有机介电层，或者是与基底10以及绝缘结构14之间具有蚀刻选择性的绝缘材料，例如氮化硅、氮氧化硅等，氮碳化硅等，但不限于此。如图2所示，该些岛状图案20彼此分离不连接，特别是在A-A’切线经过处相隔一间隙20a，显露出部分绝缘结构14。
请参考图3。接着，以图案化掩模层为蚀刻掩模对基底10进行一第一蚀刻制作工艺，例如是利用蚀刻气体的干蚀刻制作工艺，以凹陷未被该些岛状图案20覆盖的主动区12、绝缘结构14和埋藏式字符线16顶部的绝缘材料，由此将图案化掩模层的岛状图案20转移至基底中10，形成多个岛状结构32以及围绕该些岛状结构32的一连续的第一凹陷区域34。然后，移除剩余的图案化掩模层，显露出主动区12、绝缘结构14和埋藏式字符线16顶部的绝缘材料。由于岛状结构32是由被岛状图案20覆盖的范围定义，因此岛状结构32的组成会包含主动区12的端部12b、部分绝缘结构14和部分埋藏式字符线16顶部的绝缘材料。第一凹陷区域34的组成则包含各主动区12的中间部12a以及该些岛状结构32之外其余的绝缘结构14和埋藏式字符线16顶部的绝缘材料。请参考图3下部，主动区12中间部12a在第一蚀刻制作工艺中会被凹陷至低于端部12b一深度D1，例如介于400埃至450埃之间。自间隙20a显露出来的绝缘结构14会被凹陷至一较浅的深度D2，例如介于0至50埃之间，但不显露出其两侧端部12b的任何部分。
本发明特征之一在于，在形成图案方面，相较于现有技术形成包含多个开口以显露出各主动区12中间部12a并且完全覆盖基底10其他部分的图案化掩模层，本发明形成包含多个岛状图案20以覆盖各主动区12端部12b并且显露出基底10其他部分的方法，可具有较大的制作工艺余裕度，能确保各岛状图案20具有较均一的形状和尺寸。另外，在蚀刻制作工艺方面，相较于现有技术自图案化掩模层的开口显露出来的蚀刻区域，本发明可显露出较大的蚀刻区域，又岛状图案20之间的间隙可让第一蚀刻制作工艺的蚀刻气体较平均地流动在基底10显露出来的表面上，可获得较稳定的蚀刻结果，确保各主动区12中间部12a被准确且平均地凹陷至目标深度D1，避免由于凹陷深度不足导致与后续形成的存储节点接触直接接触，造成短路或漏电的问题。
请参考图4。接着，全面性地沉积一第一导电层(图未示)完全覆盖岛状结构32和第一凹陷区域34，然后进行例如光刻及蚀刻制作工艺以图案化第一导电层，形成多条沿着与Y方向垂直的X方向延伸的位线42。第一导电层可包含多层结构，因此图案化第一导电层形成的位线42可包含多层结构，例如，由下而上，包含一非金属导电层42a、一金属层42b以及一掩模层42c。非金属导电层42a材料可以是多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料。金属层42b材料可以是铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料。掩模层42c材料可以是氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。可在非金属导电层42a和金属层42b之间设置一阻障层(图未示)，例如钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料。该些位线42沿着X方向延伸穿越第一凹陷区域34，横跨并直接接触主动区12的中间部12a。值得注意的是，位线42会通A-A’切线经过处的两相邻端部12b之间的较浅的第一凹陷区域34正上方，较佳者，沉积第一导电层之前，主动区12端部12b仍覆盖有衬垫层(图未示)，可避免位线42与端部12b直接接触。主动区12中间部12a未被位线42覆盖的部分会自位线42两侧与岛状结构32之间的间隙36显露出来。
请参考图5。接着依序形成第一间隙壁材料层和第二间隙壁材料层，例如氧化硅、氮化硅、氮氧化硅或氮碳化硅等绝缘材料，然后进行一非等向性蚀刻制作工艺移除部分第一间隙壁材料层和第二间隙壁材料层，使剩余的第一间隙壁材料层和第二间隙壁材料层仅位于岛状结构32和位线42的侧壁，分别成为第一间隙壁44a和第二间隙壁44b。较佳者，第一间隙壁44a和第二间隙壁44b会填入间隙36，并完全埋盖住显露出来的主动区12中间部。后续可在位线42侧壁再形成一第三间隙壁44c，例如氧化硅，加强与后续形成的存储节点接触(storage node contact)之间的绝缘。
请参考图6。接着，形成一层间介电层50覆盖自该些位线42之间显露出来的该些岛状结构32以及第一凹陷区域34并填满位线42之间的间隙，然后进行例如光刻及蚀刻制作工艺图案化层间介电层50，在其中定义出多个开口52。各个开口显露出部分岛状结构32，特别是一主动区12的一端部12，以及部分凹陷区域34。剩余的层间介电层50还覆盖在位线42侧壁，成为一第四间隙壁44d，与第一间隙壁44a、第二间隙壁44b、第三间隙壁44c和第四间隙壁44d共同构成一多层的间隙壁结构44。接着，以剩余的层间介电层50、该些位线42和间隙壁结构44为蚀刻掩模，对岛状结构32和第一凹陷区域34显露出来的部分进行一第二蚀刻制作工艺，形成多个第二凹陷区域54。也就是说，参考顶视图可清楚得知，各第二凹陷区域54形成在位线42以及间隙壁结构44之间，与第一凹陷区域34和岛状结构32部分重叠。第二蚀刻制作工艺将主动区12端部12b凹陷至一小于D1的深度D3，例如介于300埃至350埃之间。
请参考图7。接着，在各开口52底部形成一非金属导电层62a，然后形成一阻障层62b共型地覆盖非金属导电层62a、开口52侧壁以及位线42和层间介电层50顶部，再于阻障层62b上沉积一金属层62c完全填满开口52并覆盖住位线42和层间介电层50。后续利用例如化学机械研磨或回蚀刻制作工艺由上至下移除部分金属层62c至高于位线42顶面一预定高度后，再利用例如光刻及蚀刻制作工艺移除覆盖位线42和层间介电层50顶部的阻障层62b和金属层62c，形成多个分别对位于一主动区12的一端部12b的存储节点接触(storagenode contact)62。通过将主动区12中间部12a凹陷至低于主动区12端部12b的深度，再形成第一间隙壁44a和第二间隙壁44b填满主动区12中间部12a、位线42侧壁和岛状结构32侧壁之间的间隙36，确保主动区12中间部12a不会显露出来，可避免存储节点接触62与主动区12中间部12a直接接触的机会，因此改善了存储节点接触62与位线42之间短路或漏电的问题。
图8和图9为本发明第二实施例的顶视图和沿着顶视图中A-A切线的剖面示意图。与前文所述实施例不同处在于，如图8上部所示，相邻岛状图案20’在A-A’切线经过处会互相连接，或者如图8下部所示，形成彼此分离的岛状图案20后，再于各岛状图案20的侧壁形成一阻挡层22，可确保端部12b在第一蚀刻制作工艺中是被完全覆盖住的，也使得相邻岛状图案20’在A-A’切线经过处通过阻挡层22而互相连接。由此，可使A-A’切线经过处的相邻端部12b之间的绝缘结构14在第一蚀刻制作工艺中是完全被覆盖住的，因此不会被蚀刻移除而形成一部分凹陷区域34，如图9的剖面图所示，第一蚀刻制作工艺后，A-A’切线经过处的相邻端部12b之间不会形成例如图3所示的较浅的第一凹陷区域34，可使后续形成位线通过该凹陷区域34时不会填入相邻端部12b之间，避免漏电的机位，也可确保端部12b顶面的衬垫层(图未示)不会被蚀刻，确保位线通过时不会与端部12b直接接触造成短路或漏电的问题。回到图8，虽然该些岛状图案20在A-A’切线经过处连接而形成多串，但相邻两串岛状图案20之间并不连接，仍可使第一蚀刻制作工艺的蚀刻气体平均流动而获得准确且平均的蚀刻结果。应可理解的是，在第一蚀刻制作工艺后，连接成串的岛状图案20会被转移至基底10中，形成连接成串的岛状结构，因此会将如图3上部所示的连续的第一凹陷区域34区分成数个子第一凹陷区域，各连续延伸在相邻两串岛状结构之间。
图10为本发明第三实施例的顶视图。与前文所述实施例不同处在于，第三实施例的各岛状图案20是横跨过一条埋藏式字符线16的一第二穿越栅极区16c的正上方，覆盖该第二穿越栅极区16c两侧分别属于在Y方向上相邻的两主动区12的两端部12b。与前文所述实施例相同，岛状图案20可彼此分离(图10上部)，或在A-A’切线通过处直接连接(图10中部)，或通过阻挡层22而连接(图10下部)。
图11和图12为本发明第四实施例的顶视图。请参考图11，与前文所述实施例不同处在于，第四实施例的岛状图案20位于两相邻的埋藏式字符线16之间(可覆盖部分埋藏式字符线16)，覆盖该相邻的埋藏式字符线16之间的两相邻端部12b。第四实施例的岛状图案20不仅覆盖A-A’切线经过处的相邻端部12b，也完全覆盖该相邻端部12b之间的绝缘结构14，使第一蚀刻制作工艺后，A-A’切线经过处的相邻端部12b之间不会形成如图3所示的较浅的第一凹陷区域34，也可避免端部12b顶面的衬垫层(图未示)被蚀刻到而暴露出端部12b的机会，确保后续形成的字符线42(参考图12)通过时不会与端部12b直接接触造成短路或漏电的问题。第四实施例的岛状图案20彼此分离，保有间隙可使第一蚀刻制作工艺的蚀刻气体较平均地流动在暴露出来的表面上，获得较平均的蚀刻结果。请参考图11下部，也可选择在岛状图案20侧壁形成阻挡层22，确保主动区12端部12b在第一蚀刻制作工艺中是完全被覆盖住的。图11下部的阻挡层22并未互相连接，以保有可让蚀刻气体流通的间隙。请参考图12，类似的，通过第一蚀刻制作工艺将图11的岛状图案20转移至基底10中，形成多个岛状结构32以及围绕该些岛状结构32的一连续第一凹陷区域34，再形成多条位线42穿越第一凹陷区域34，横跨并直接接触主动区12的中间部12a，也横跨过岛状结构32的中央。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种存储器的制作方法，其特征在于，包含:
提供一基底；
在该基底中形成一绝缘结构，定义出多个主动区，各主动区包含两个端部以及位于两该端部之间的一中间部；
在该基底上形成一图案化掩模层，包含多个岛状图案，各覆盖相邻该主动区的两相邻该端部；
在该些岛状图案的侧壁形成一阻挡层；
以该图案化掩模层以及该阻挡层为蚀刻掩模对该基底进行一第一蚀刻制作工艺，形成多个岛状结构以及一第一凹陷区域围绕该些岛状结构；以及
移除该图案化掩模层，显露出该绝缘结构以及该主动区。
2.如权利要求1所述的制作方法，其中该第一蚀刻制作工艺同时蚀刻该绝缘结构以及该多个主动区。
3.如权利要求1所述的制作方法，其中该些岛状图案彼此分离。
4.如权利要求3所述的制作方法，其中该第一凹陷区域为一连续区域，包含各该主动区的该中间部以及部分该绝缘结构。
5.一种存储器的制作方法，其特征在于，包含:
提供一基底；
在该基底中形成一绝缘结构，定义出多个主动区；
在该基底中形成多条字符线，将各该主动区区分成两个端部以及一个中间部；
在该基底上形成一图案化掩模层，包含多个岛状图案，各岛状图案横跨一该字符线，并且覆盖位于该字符线两侧的两相邻该端部；
以该图案化掩模层为蚀刻掩模对该基底进行一第一蚀刻制作工艺，形成多个岛状结构以及围绕该岛状结构的一第一凹陷区域；
移除该图案化掩模层；
在基底上形成一第一导电层；以及
图案化该第一导电层，形成多条位线，穿越该第一凹陷区域并横跨该些中间部，其中该些岛状结构自该些位线之间显露出来。
6.如权利要求5所述的制作方法，其中该第一蚀刻制作工艺同时蚀刻该绝缘结构以及该些主动区。
7.如权利要求5所述的制作方法，其中该些岛状图案彼此分离。
8.如权利要求5所述的制作方法，其中进行该第一蚀刻制作工艺之前，另包含于该些岛状图案的侧壁形成一阻挡层。
9.如权利要求8所述的制作方法，其中该第一蚀刻制作工艺同时以该图案化掩模层以及该阻挡层为蚀刻掩模对该基底进行蚀刻。
10.如权利要求5所述的制作方法，另包含:
在该些位线的侧壁形成一间隙壁结构；
以该些位线以及该间隙壁结构为蚀刻掩模对该基底进行一第二蚀刻制作工艺，形成多个第二凹陷区域；
在该些位线之间填入一第二导电层并完全覆盖该些第二凹陷区域；以及
图案化该第二导电层，形成多个存储节点接触，分别对位并接触一该端部。
11.如权利要求10所述的制作方法，其中该第二蚀刻制作工艺同时蚀刻该些岛状结构以及该第一凹陷区域自该些位线以及该间隙壁结构显露出来的部分。
12.如权利要求10所述的制作方法，其中各该第二凹陷区域与该第一凹陷区域部分重叠。
13.一种存储器结构，其特征在于，包含:
基底，包含绝缘结构以及由该绝缘结构定义的多个主动区；
多条字符线位于该基底中，将各主动区区分成两个端部以及一个中间部；
多个岛状结构，各包含相邻该主动区的两相邻该端部以及部分该绝缘结构；
围绕该些岛状结构的第一凹陷区域，包含各该主动区的该中间以及该些岛状结构之外的该绝缘结构；以及
多条位线位于该基底上，穿越该第一凹陷区域并且横跨各该主动区的该中间部，其中各该岛状结构以及该第一凹陷区域自该多条位线之间显露出来。
14.如权利要求13所述的存储器结构，其中各该岛状结构位于两相邻该字符线之间。
15.如权利要求14所述的存储器结构，其中该些位线横跨该些岛状结构的中央。
16.如权利要求13所述的存储器结构，其中各该岛状结构横跨一该字符线。
17.如权利要求16所述的存储器结构，其中该些位线通过相邻该岛状结构之间的该第一凹陷区域。
18.如权利要求13所述的存储器结构，其中各该岛状结构包含部分该绝缘结构以及两相邻该端部。
19.如权利要求13所述的存储器结构，其中该第一凹陷区域包含各该主动区的该中间部以及该些岛状结构之外的该绝缘结构。
20.如权利要求13所述的存储器结构，另包含:
间隙壁结构，位于该多条位线的侧壁；以及
多个存储节点接触，位于相邻该位线之间，通过该间隙壁结构与该位线电性隔离。
CN201711364213.2A 2017-12-18 2017-12-18 存储器及其制作方法 Active CN109935588B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201711364213.2A CN109935588B (zh) 2017-12-18 2017-12-18 存储器及其制作方法
US16/177,348 US10985166B2 (en) 2017-12-18 2018-10-31 Method of forming a memory device
US17/202,359 US11800702B2 (en) 2017-12-18 2021-03-16 Method of forming a memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711364213.2A CN109935588B (zh) 2017-12-18 2017-12-18 存储器及其制作方法

Publications (2)

Publication Number Publication Date
CN109935588A CN109935588A (zh) 2019-06-25
CN109935588B true CN109935588B (zh) 2020-12-29

Family

ID=66814722

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711364213.2A Active CN109935588B (zh) 2017-12-18 2017-12-18 存储器及其制作方法

Country Status (2)

Country Link
US (2) US10985166B2 (zh)
CN (1) CN109935588B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
US11205574B2 (en) * 2020-03-05 2021-12-21 Winbond Electronics Corp. Method for forming a semiconductor memory structure
CN113517218B (zh) * 2020-04-09 2023-12-08 中国科学院微电子研究所 半导体位线接触件的制造方法、位线的制造方法及存储器
CN111584432A (zh) * 2020-05-28 2020-08-25 福建省晋华集成电路有限公司 动态随机存取存储器及其制作方法
KR20230042963A (ko) 2021-09-23 2023-03-30 삼성전자주식회사 카본 함유의 콘택-펜스를 포함한 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184227B1 (en) * 2014-04-29 2015-11-10 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having self-aligned contact pads

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101076881B1 (ko) * 2008-12-26 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 배선 및 형성 방법
KR101095828B1 (ko) * 2009-06-29 2011-12-16 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR101721116B1 (ko) * 2010-03-10 2017-03-29 삼성전자 주식회사 신뢰성이 향상된 반도체 소자
KR101625924B1 (ko) * 2010-07-05 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR101805182B1 (ko) * 2012-01-31 2017-12-06 에스케이하이닉스 주식회사 전도성 플러그를 구비하는 반도체 소자 및 그 제조 방법
KR101917605B1 (ko) * 2012-07-16 2018-11-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9159703B2 (en) * 2012-10-18 2015-10-13 International Rectifier Corporation Power converter package including vertically stacked driver IC
KR101979901B1 (ko) 2012-12-05 2019-08-28 삼성전자주식회사 반도체 소자의 제조 방법
KR101975859B1 (ko) * 2013-06-13 2019-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20150104362A (ko) * 2014-03-05 2015-09-15 에스케이하이닉스 주식회사 매립 게이트를 갖는 반도체 장치 및 그 제조 방법
KR102302704B1 (ko) * 2014-09-02 2021-09-15 삼성전자주식회사 마스크용 패턴 구조물, 이를 이용한 홀 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR102295523B1 (ko) * 2014-12-03 2021-08-30 삼성전자 주식회사 미세 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR20170107626A (ko) * 2016-03-15 2017-09-26 삼성전자주식회사 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184227B1 (en) * 2014-04-29 2015-11-10 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having self-aligned contact pads

Also Published As

Publication number Publication date
CN109935588A (zh) 2019-06-25
US11800702B2 (en) 2023-10-24
US20210202492A1 (en) 2021-07-01
US10985166B2 (en) 2021-04-20
US20190189620A1 (en) 2019-06-20

Similar Documents

Publication Publication Date Title
CN109935588B (zh) 存储器及其制作方法
US11152374B2 (en) Semiconductor device having bit line structure with spacer structure and method of manufacturing the same
US8809162B2 (en) Method for manufacturing a semiconductor device comprising a guard ring between a cell region and a peripheral region
KR102476141B1 (ko) 스페이서를 포함하는 반도체 소자 및 그 제조 방법
CN108962892B (zh) 半导体元件及其制作方法
US9196609B2 (en) Semiconductor device
US8298893B2 (en) Method for manufacturing semiconductor device having multi-layered contact
CN109390285B (zh) 接触结构及其制作方法
US9048293B2 (en) Semiconductor device and method for manufacturing the same
CN110707085B (zh) 半导体装置及其形成方法
US8592978B2 (en) Method of fabricating semiconductor device and the semiconductor device
KR101095063B1 (ko) 반도체 소자 및 그 제조방법
US11056175B1 (en) Semiconductor device and manufacturing method thereof
US11658117B2 (en) Semiconductor devices having improved electrical characteristics and methods of fabricating the same
KR20050079731A (ko) 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
CN112768451A (zh) 半导体器件及其制造方法
US20120205810A1 (en) Semiconductor device and fabricating method thereof
US8399319B2 (en) Semiconductor device and method for manufacturing the same
CN111863815A (zh) 半导体装置及其形成方法
TW201322255A (zh) 動態隨機存取記憶體結構及其製作方法
CN116075153B (zh) 半导体结构及其制备方法
CN111640705A (zh) 掩模板组合及接触插塞制作方法、半导体器件及其制造方法
US11688687B2 (en) Semiconductor devices having landing pad patterns and methods of manufacturing the same
CN114628504A (zh) 半导体结构及半导体结构的制作方法
JPH065814A (ja) 集積回路用コンタクト整合

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant