KR101975859B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 이웃하는 매립 게이트 사이에 전자의 이동 경로를 차단할 수 있도록 하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자는, 반도체 기판에 활성영역을 정의하는 소자분리막; 상기 활성영역 상에 형성된 복수개의 매립 게이트; 및 상기 복수개의 매립 게이트 중 이웃하는 매립 게이트 사이에 형성된 베리어막을 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 이웃하는 매립 게이트 사이에 전자의 이동 경로를 차단할 수 있도록 하는 기술에 관한 것이다.
반도체 소자의 테크놀러지 쉬링크(Technology Shrink)가 일어나면서 리프레시(Refresh) 특성의 개선을 위하여 반도체 기판을 식각하여 반도체 기판 내에 리세스를 형성하는 리세스 워드라인 또는 매립 워드라인(buried wordline) 구조가 채용되었다.
상기와 같이 리세스 워드라인 또는 매립 워드라인 구조가 채용되면서 워드라인 면적은 감소하게 되었으나, RC 딜레이에 의해 반도체 소자가 비정상적으로 동작하는 문제점이 발생하였다. 이러한 문제점을 해결 하기 위해 워드라인 물질을 금속 물질을 사용하게 되었다.
그러나, 워드라인을 금속물질로 형성하면 워드라인의 일함수가 변경되어 워드라인의 온오프(on-off) 동작에 따라 반도체 기판의 규소/이산화규소(Si/SiO2)의 표면에 전자가 트랩(trap)되었다가 나오게 되는 현상이 발생하게 되었다.
특히, 인접 게이트(Neighbor gate) 또는 패싱 게이트(passing gate)의 온오프 동작의 반복 시 반도체 기판에 트랩되는 전자의 움직임에 의해 오프되어 있던 자기 셀의 데이터가 변하게 된다.
이와 같이, 종래에는 인접한 워드라인의 온오프 동작의 반복에 따라 오프되어 있는 셀의 저장된 데이터가 변하여 반도체 소자의 불량이 발생하게 되고 이로 인해 반도체 소자의 신뢰성이 악화되는 문제점이 있었다.
본 발명의 실시예에서는 이웃하는 게이트 사이에 전자의 이동 경로를 차단할 수 있도록 하는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판에 활성영역을 정의하는 소자분리막; 상기 활성영역 상에 형성된 복수개의 매립 게이트; 및 상기 복수개의 매립 게이트 중 이웃하는 매립 게이트 사이에 형성된 베리어막을 포함한다.
또한, 상기 베리어막은 에어갭(air gap), 절연막, 또는 실리콘 게르마늄(SiGe) 막 중 적어도 하나이고, 상기 베리어막은 그 상부면이 상기 매립 게이트의 바닥면보다 높게 형성되며, 상기 베리어막 둘레의 단차를 따라 형성되는 절연막을 더 포함할 수 있으며, 상기 절연막은 산화막인 것을 특징으로 한다. 또한, 상기 베리어막은 상기 활성영역보다 산화율이 높은 물질로 형성될 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역 상에 형성된 복수개의 매립 게이트를 형성하는 단계: 상기 복수개의 매립 게이트 중 이웃하는 매립 게이트 사이에 베리어막을 형성하는 단계를 포함할 수 있다.
또한, 상기 소자분리막을 형성하는 단계는, 상기 반도체 기판 내에 소자분리막 형성을 위한 트렌치를 형성하는 단계; 상기 트렌치 내에 단차를 따라 라이너 절연막을 형성하는 단계; 및 상기 트렌치에 절연물질을 매립하여 상기 소자분리막을 형성하는 단계를 포함할 수 있다.
또한, 상기 베리어막을 형성하는 단계는, 상기 활성영역 양측의 소자분리막 내에 홀을 형성하여 상기 활성영역의 하부 측벽을 노출시키는 단계; 상기 노출된 활성영역 하부 측벽을 산화시켜 상기 베리어막을 형성하는 단계를 포함할 수 있다.
또한, 상기 홀을 형성할 때, 상기 활성영역 상부 측벽의 라이너 절연막은 남겨둔채로 상기 활성영역의 하부 측벽의 라이너 절연막을 제거할 수 있다.
또한, 상기 베리어막을 형성하는 단계는, 상기 활성영역 양측의 소자분리막 내에 홀을 형성하여 상기 활성영역의 하부 측벽을 노출시키는 단계; 상기 노출된 활성영역 하부를 선택적 식각공정을 수행하여 에어갭 형태의 베리어막을 형성할 수 있다.
또한, 상기 홀을 형성할 때, 상기 활성영역 상부 측벽의 라이너 절연막은 남겨둔채로 상기 활성영역의 하부 측벽의 라이너 절연막을 제거하고, 상기 에어갭 형태의 베리어막을 형성할 때, 상기 활성영역 상부 측벽의 라이너 절연막을 마스크로 하여 상기 활성영역 하부를 식각하여 제거할 수 있다.
또한, 상기 선택적 식각공정 후, 상기 활성영역의 노출된 부분을 산화시켜 상기 베리어막의 상부면 및 하부면에 산화막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 홀 내에 절연물질을 매립하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 제 1 산화율을 가지는 반도체 기판 내에 제 2 산화율을 이온주입영역을 포함하는 활성영역을 정의하는 단계; 상기 활성영역의 표면의 단차를 따라 제 1 절연막을 형성하고 상기 이온주입영역 둘레에 제 2 절연막을 형성하는 단계; 및 상기 활성영역 내에 형성되되, 상기 이온주입영역의 양측으로 매립 게이트를 형성는 단계를 포함할 수 있다.
상기 활성영역을 정의하는 단계는, 상기 제 1 산화율을 가지는 반도체 기판 내에 상기 제 2 산화율을 가지는 이온을 주입하여 상기 이온주입영역을 형성하는 단계; 및 상기 이온주입영역이 활성영역에 포함되도록 반도체 기판을 식각하여 소자분리영역을 형성하는 단계를 포함할 수 있다.
상기 활성영역을 정의하는 단계는, 상기 제 1 산화율을 가지는 반도체 기판을 식각하여 소자분리영역을 형성하여 상기 활성영역을 정의하는 단계; 및 상기 활성영역내에 상기 제 2 산화율을 가지는 이온을 주입하여 상기 이온주입영역을 형성하는 단계를 포함할 수 있다.
또한, 상기 소자분리영역 형성 시, 상기 이온주입영역의 측벽이 일부 노출되도록 형성할 수 있고, 상기 제 2 절연막은 상기 노출된 이온주입영역의 측벽을 통해 산화되어 형성할 수 있다.
또한, 상기 제 1 절연막 및 상기 제 2 절연막은 산화막이며, 동시에 형성될 수 있고, 상기 이온주입영역은, 상부면이 상기 매립 게이트의 바닥면보다 높게 형성할 수 있으며, 상기 제 2 산화율이 상기 제 1 산화율보다 높은 것을 특징으로 한다.
본 기술은 이웃하는 매립 게이트 간에 이동하는 전자의 경로를 차단함으로써 반도체 소자 페일(fail)을 방지하여 반도체 수율을 향상시키는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도,
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 단면도,
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 단면도,
도 4는 본 발명의 제 3 실시예에 따른 반도체 소자의 단면도,
도 5는 본 발명의 효과를 설명하기 위한 도면,
도 6a 내지 도 6h는 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 단면도,
도 7a 내지 도 7c는 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 단면도,
도 8a 내지 도 8e는 본 발명의 제 3 실시예에 따른 반도체 소자의 공정 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명은 금속물질을 이용한 게이트 사이의 워드라인 디스트(WL dist) 또는 로오 해머(Row hammer) 현상을 방지하기 위한 기술로, 금속물질을 사용하는 게이트를 포함하는 모든 반도체 소자에 적용할 수 있다.
이하, 도 1 내지 도 8e를 참조하여, 본 발명의 실시예를 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도이고, 도 2, 도 3 및 도 4는 도 1의 평면도를 X-X' 축으로 자른 단면을 도시한다.
도 1를 참조하면, 반도체 소자는 기판(101)에 형성된 소자분리막(105)에 의하여 사선방향으로 배치된 다수의 활성영역(103), 활성영역(103)과 소자분리막(105)을 동시에 가로지르는 매립게이트(107), 매립게이트(107)와 직교하는 방향 으로 연장된 비트라인(109)을 포함한다.
먼저 본 발명의 제 1 실시예에 다른 반도체 소자를 설명하기 위해 도 2를 참조하면, 활성영역(103) 상에 매립게이트(107a, 107b)가 형성되고 소자분리막(105) 내에 매립게이트(107c)가 형성되며, 활성영역(103)상에 형성된 매립게이트(107a)를 메인 게이트라 칭하고, 매립게이트(107b)를 인접 게이트라 칭한다. 활성영역(103) 상의 메인 게이트(107a)와 인접 게이트(107b) 사이에 베리어막(201)이 형성된다.
메인 게이트(107a)와 인접 게이트(107b) 사이의 활성영역(103) 상부에 비트라인 콘택(111), 비트라인(109), 및 하드마스크막(145)이 순차적으로 형성되고, 비트라인(109) 측벽에 스페이서(117a)가 형성된다. 스페이서(117a)의 측벽에 스토리지노드콘택(119)이 형성되고, 스토리지노드 콘택(119)의 측벽에 절연막(117)이 형성된다.. 스토리지노드 콘택(119) 및 절연막(117) 상부에 층간절연막(147, 149)가 순차적으로 형성되고, 층간절연막(149) 상부에 셀 캐패시터(300)를 지지하기 위한 지지층(151)이 형성된다. 스토리지노드 콘택(119)과 접속되는 실린더 형태의 캐패시터(300)가 층간절연막(147, 149) 내에 형성되며, 셀 캐패시터(300)는 스토리지노드(303), 유전막(301, 305) 및 플레이트 노드(307)로 형성된다.
반도체 소자 동작 시 이웃하는 워드라인(게이트)의 온오프를 반복하게 되는데, 인접 게이트(107b)가 온(on) 되면 인접 게이트(107b)에 생긴 트랩(trap)에 전자(e-)들이 모였다가, 인접 게이트(107b)가 오프(off)되면 모여있던 전자들의 일부가 활성영역(103) 상의 PN 정션(도 5의 'A')으로 빠져나가 메인 게이트(107a)와 인접게이트(107b) 사이의 비트라인콘택(111)으로 흘러들어가게 된다. 그러나, 전자들 중 일부가 인접게이트(107b) 측의 PN 정션(도 5의 'A')으로 빠져나가지 않고 경로를 이탈하여 메인 게이트(107a)를 지나 메인 게이트(107a) 측의 PN 정션(도 5의 'B')에 연결되는 스토리지노드 콘택(119)으로 이동하게 된다.이렇게 스토리지노드 콘택(119)으로 이동한 전자들은 메인 셀 캐패시터(300)로 이동하여 메인 셀 캐패시터(300)에 저장되어 있는 데이터에 영향을 준다. 예를 들어, 셀 캐패시터에 "1" 데이터가 저장되어 있는 경우, 인접 게이트(107b)에 모여있던 전자가 경로를 이탈하여 셀 캐패시터(300)로 흘러들어가면, 전자가 셀 캐패시터(300)의 홀(hole)과 결합하여 셀 캐패시터(300)의 전압을 낮아지게 만든다. 이러한 과정이 반복하게 되면 셀 캐패시터(300)의 전압 레벨이 "1"을 읽을 수 없는 전압레벨까지 낮아져 "1" 대신에 "0"으로 읽혀지게 되어 데이터 페일이 발생하게 된다. 이러한 현상을 워드라인 디스트(WL dist) 또는 로오 해머(Row hammer )라 칭한다.
이에, 본 발명에서는 메인 게이트(107a)와 인접 게이트(107b) 사이에 베리어막(200)을 형성하여, 인접 게이트(107b)의 온오프에 의해 전자들이 메인 게이트(107a)로 이동하는 것을 베리어막(200)이 방지한다. 또한, 베리어막(200)에 의해 메인 게이트(107a)로 이동하려던 전자가 비트라인 콘택(111) 쪽으로 이동하게 되어, 비트라인 콘택(111)과 활성영역(바디) 사이에 전기장(electric field)이 형성되어 전자가 메인 게이트(107a)쪽으로 이동하기가 더욱 어렵게 된다. 이러한 베리어막(200)은 도 2와 같이, 산화막 등의 절연막, 도 3과 같이 에어갭(air gap), 도 4와 같이 SiGe막 등으로 구현될 수 있다.
이하, 도 6a 내지 도 6h를 참조하여 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 방법을 구체적으로 설명하기로 한다. 이때, (i)는 도 1의 평면도를 Y-Y'축으로 자른 단면이고, (ii)는 도 1의 평면도를 X-X'축으로 자른 단면도이다.
먼저, 도 6a를 참조하면, 반도체 기판(101)에 소자분리막(105)을 형성하여 활성영역(103)을 정의한다. 이때, 소자분리막(105)을 형성하는 방법은, 소자분리막(105)을 형성하기 위한 트렌치(129)를 반도체 기판(101) 내에 형성한 후, 반도체 기판(101) 및 트렌치(129)의 전면의 단차를 따라 라이너 산화막(104)을 형성한 후, 트렌치(129)의 라이너 산화막(104) 상부에 절연물질을 채워 소자 분리막(105)을 형성한다. 이때, 개시하고 있지는 않으나, 라이너 산화막(104) 상부에 라이너 질화막(미도시)을 추가로 형성할 수도 있다. 그 후, 매립게이트(107) 형성을 위한 하드마스크(113)를 활성영역(103) 및 소자분리막(105) 상부에 형성하고, 하드마스크(113)를 마스크로 하여 활성영역(103) 및 소자분리막(105) 내에 매립게이트(107a, 107b, 107c)를 형성한다. 여기서, 활성영역(103) 내에 형성되는 매립게이트(107)를 메인 게이트(107a)와 인접 게이트(107b)로 칭한다. 이어서, 매립게이트(107) 상부에 캡핑막(115)을 형성한다. 이때, 매립게이트(107)는 텅스텐, 폴리실리콘과 같은 도전물질로 형성하고 캡핑막(115)은 질화물질 등으로 형성할 수 있다.
도 6b를 참조하면, 메인 게이트(107a)와 인접 게이트(107b) 사이의 활성영역(103)의 X축 방향의 양측의 소자분리막(105)을 식각하여 홀(121,123)을 각각 형성한다. 이때, 소자분리막(105) 바닥부분의 라이너 산화막(104)까지 식각되어 반도체 기판(101)이 노출되도록 하고, 활성영역(103) 상부(upper portion) 측벽의 산화막(104a)을 남겨둔채 하부(lower portion) 측벽의 산화막만 제거하여 활성영역(103) 하부 측벽이 노출된다.
그 후, 도 6c를 참조하면, 노출된 활성영역(103)의 하부 측벽 및 반도체 기판(101)에 열을 가하여 산화(oxidation) 시킨다. 이에, 활성영역(103) 하부가 전부 산화되어 베리어막(201)이 되고, 홀(121, 123)의 바닥면에 산화막(202)이 형성된다. 이에, 베리어막(201)은 산화막, 질화막 등의 절연물질로 형성될 수 있다.
이어서, 도 6d를 참조하면, 홀(121, 123)에 절연물질(125, 127)이 매립되도록 증착한 후 평탄화를 수행한다.
도 6e를 참조하면, 비트라인 콘택(111)을 형성하기 위해 매립게이트(107a, 107b) 사이의 활성영역(103) 상부의 하드마스크막(113) 및 절연막(115)을 식각하여 비트라인 콘택홀(110)을 형성한다. 이때, 비트라인 콘택홀(110) 형성 시 라이너 질화막(104)도 식각되어 활성영역(103) 상부가 노출되도록 한다. 그 후, 비트라인 콘택홀(110)에 도전물일을 매립한 후 평탄화를 수행하여 비트라인 콘택(111)을 형성한다. 이어서, 비트라인 콘택(111) 및 절연막(115) 상부에 베리어 메탈(141), 도전막(143), 하드마스크막(145)을 순차적으로 적층한 후, 비트라인 마스크(미도시)를 이용하여 베리어 메탈(141), 도전막(143), 및 하드마스크막(145)을 식각하여 베리어 메탈(141)과 도전막(143)의 적층구조인 비트라인(109)을 형성한다.
그 후, 도 6f를 참조하면, 비트라인(109)의 측벽에 스페이서(117a)를 형성하고 스페이서(117a)와 소자분리막(105) 상부의 질화막(117) 사이에 스토리지노드 콘택(119)가 형성된다.
이어서, 도 6g를 참조하면, 비트라인(109), 스토리지노드 콘택(119), 질화막(119) 상부에 층간절연막(147, 149) 및 지지층(151)을 순차적으로 증착한 후, 층간절연막(147, 149) 및 지지층(151) 일부 식각하여 스토리지노드 콘택(119)이 노출되도록 트렌치(153, 155)을 형성한다. 그 후, 트렌치(153, 155) 내부에 스토리지노드(303), 유전막(301, 305)을 순차적으로 단차를 따라 형성하고, 스토리지노드(303), 유전막(301, 305) 및 지지층(151)을 남겨둔 채 층간절연막(147, 149)을 모두 제거한다. 그 후, 층간절연막(147, 149)이 제거된 곳과 트렌치(153, 155) 내부에 플레이트 노드(307)를 증착하여 캐패시터(300)를 형성한다.
도 6e 내지 도 6h는 여기에 개시된 공정방법 외에 일반적인 반도체소자의 비트라인 및 캐패시터를 형성하는 모든 방법을 적용하여 형성할 수 있다.
이와 같이, 본 발명은 인접 게이트(107b)의 온오프 동작 시, 인접 게이트(107b)에 발생한 전자가 산화막으로 형성된 베리어막(203)에 의해 가로막혀 메인 게이트(107a)의 PN 정션(B)으로 이동하지 못하고 인접 게이트(107b)의 PN정션(A)으로만 이동하게 된다.
이하, 도 7a 내지 도 7c를 참조하여 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 방법을 구체적으로 설명하기로 한다. 이때, (i)는 도 1의 평면도를 Y-Y'축으로 자른 단면이고, (ii)는 도 1의 평면도를 X-X'축으로 자른 단면도이다.
본 발명의 제 2 실시예는 베리어막(203)이 에어갭(air gap)으로 형성되는 예를 개시하고 있다.
먼저, 도 6a 내지 도 6b와 같이, 반도체 기판(101) 내에 매립게이트(107)를 형성한 후, 활성영역(103) 양측벽의 소자분리막(105) 내에 홀(121, 123)을 형성한다. 특히, 도 6b에서 홀(121,123) 형성 시 활성영역(103) 상부 측벽의 산화막(104a)은 식각하지 않고 활성영역(103)의 하부 측벽의 산화막만 식각한다. 이에, 활성영역(103) 상부 측벽의 산화막(104a)을 남겨둔채 하부 측벽의 산화막만 제거하여 활성영역(103) 하부 측벽만 노출된다.
그 후, 도 7a를 참조하면, 활성영역(103) 상부 측벽의 산화막(104a)을 마스크로 하여, 노출된 활성영역(103) 하부 측벽이 선택식각되어, 홀(121, 123) 사이의 활성영역(103) 상부를 남겨둔 채 하부가 제거됨으로써 홀(121, 123) 사이에 에어갭(air gap)이 형성된다. 이러한 에어갭이 베리어막(203)이 된다. 따라서, 메인 게이트(107a)와 인접 게이트(107b) 사이의 활성영역(103) 하부에 에어갭 형태의 베리어막(203)이 형성된다.
이어서, 도 7b를 참조하면, 노출되어 있는 베리어막(203) 상부면의 활성영역(103) 표면과 베리어막(203) 하부면의 반도체 기판(101)에 열을 가하여 표면을 산화시킴으로써 산화막(207)을 형성한다.
이후, 도 7c를 참조하면, 활성영역(103) 양측벽의 홀(121,123)에 질화물질과 같은 절연물질을 매립하여 활성영역(103) 하부에만 에어갭이 형성되도록 한다. 이때, 베리어막(203)의 상부면은 활성영역(103)의 1/2 지점보다 낮거나, 메인 게이트(107a) 및 인접 게이트(107b)의 바닥부분보다 높게 형성하는 것이 바람직하고, 그 하부면의 높이는 소자분리막(105)의 바닥부분과 동일하거나 소자분리막(105)의 바닥부분 낮거나 높아도 상관없으나, 소자분리막(105)의 바닥부분보다 높되 전자의 이동을 막을 수 있는 정도의 높이로 형성하는 것이 바람직하다.
이 후, 도 6e 내지 도 6h와 같이, 비트라인콘택(111), 비트라인(109), 스토리지노드 콘택(119), 캐패시터(300)를 형성한다.
이에, 인접 게이트(107b)의 온오프 동작 시, 인접 게이트(107b)에 발생한 전자가 에어갭으로 형성된 베리어막(203)에 의해 가로막혀 메인 게이트(107a)의 PN 정션(B)으로 이동하지 못하고 인접 게이트(107b)의 PN정션(A)으로만 이동하게 된다.
이하, 도 8a 내지 도 8e를 참조하여 본 발명의 제 3 실시예에 따른 반도체 소자의 공정 방법을 구체적으로 설명하기로 한다. 이때, (i)는 도 1의 평면도를 Y-Y'축으로 자른 단면이고, (ii)는 도 1의 평면도를 X-X'축으로 자른 단면도이다.
먼저, 도 8a를 참조하면 반도체 기판(101)을 식각하여 소자분리막(105) 형성을 위한 트렌치(129)를 형성한 후, 활성영역(103) 상에 게르마늄(Ge) 이온을 주입하여, 베리어막(205)을 형성한다. 이때, 베리어막(205)은 그 상부면이 활성영역의 1/2지점보다 낮게 형성되고 그 하부면은 트렌치(129)의 하부면과 같거나 트렌치(129)의 하부면보다 높게 또는 낮게 형성될 수 있다. 그러나, 베리어막(205)의 상부면 및 하부면의 높이가 도 8a와 같이 한정되는 것은 아니다. 또한, 베리어막(205)은 매립게이트 사이에 위치하도록 한다. 도 8a에서는 소자분리막(105) 형성을 위한 트렌치(129)를 형성한 후, 활성영역(103) 상에 게르마늄(Ge) 이온을 주입하는 예를 개시하고 있으나, 반도체 기판(101)에 게르마늄(Ge) 이온을 주입하여 베리어막(205)을 형성한 후 소자분리막(105) 형성을 위한 트렌치(129)를 형성할 수도 있다.
그 후, 도 8b를 참조하면, 노출된 반도체 기판(101)의 단차를 따라 열을 가하여 라이너 산화막(104)을 형성한다. 여기서, 개시하고 있지는 않으나 라이너 산화막(104) 상부에 라이너 질화막(미도시)을 형성할 수 있다. 이때, 가해진 열에 의해, 활성영역(103) 하부의 게르마늄 이온영역인 베리어막(205)의 표면(C)도 산화되어 산화막(207)이 형성된다. 즉, 도 8a에 도시된 바와 같이 트렌치(129) 측으로 베리어막(205)이 노출된 부분(C)에 열이 가해져 노출된 부분(C)을 중심으로 산화되는데, 실리콘 게르마늄(SiGe)과 실리콘(Si)의 산화율(oxidation rate) 차이로 인해 베리어막(205) 둘레에 산화막(207)이 형성된다. 이는 실리콘 게르마늄(SiGe)은 실리콘(Si) 보다 높은 산화율을 가지기 때문이다. 따라서, 활성영역(103) 및 트렌치(129) 산화 시 활성영역(103) 내부의 베리어막(205)의 실리콘 게르마늄(SiGe)의 표면도 산화되어 산화막(207)이 형성된다. 이때, 산화율은 산화작용을 위한 동일한 산화조건에서 산화가 발생하는 정도를 의미하고, 산화율이 높다는 것은 산화가 더 잘 발생한다는 의미이다. 또한, 실리콘 게르마늄(SiGe)의 산화율은 도 8a에서 주입되는 게르마늄 이온 농도에 따라 제어될 수 있으며, 게르마늄 이온의 농도가 높을수록 산화율이 높아진다. 상술한 실리콘 게르마늄(SiGe)과 실리콘(Si)의 산화율에 대한 기술은 미국특허 US 5,963,817에 개시되어 있다.
이어서, 도 8c를 참조하면, 트렌치(129) 내에 질화물질과 같은 절연물질을 매립하여 소자분리막(105)을 완성한다.
그 후, 도 8d를 참조하면, 활성영역(103) 및 소자분리막(105) 상부에 하드마스크막(113)을 형성하고 하드마스크막(113)을 마스크로 하여 활성영역(103) 및 소자분리막(105)을 식각하여 매립 게이트를 형성하기 위한 리세스(131)를 형성한다.
그 후, 도 8e를 참조하면, 리세스(131) 내 하부에 도전물질을 매립하여 매립게이트(107)을 형성하고 매립게이트(107) 상부에 절연물질을 증착하여 절연막(115)을 형성한다.
이 후, 도 6e 내지 도 6h와 같이, 비트라인콘택(111), 비트라인(109), 스토리지노드 콘택(119), 캐패시터(300)를 형성한다.
이와 같이, 본 발명은 메인 게이트(107a)와 인접 게이트(107b) 사이에 실리콘 게르마늄(SiGe)으로 형성된 베리어막(200)을 형성하여, 인접 게이트(107b)에서 메인 게이트(107a)로 전자가 이동하는 경로를 차단하여 전자가 비트라인 콘택(11)측으로 이동하도록 함으로써, 비트라인(109)과 활성영역(103) 사이의 전기장(electric field)에 의해 전자가 메인 게이트(107a) 쪽으로 이동하기가 어렵게 된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 103 : 활성영역
105 : 소자분리막 107, 107a, 107b, 107c : 매립게이트
104 : 라이너 산화막 109 : 비트라인
111 : 비트라인 콘택 113 : 하드마스크막
115, 117 : 절연막 119 : 스토리지노드 콘택
201, 203, 205 : 베리어막 207 : 산화막
303 : 스토리지 노드
301, 305 : 유전막 307 : 플레이트 노드
300 : 캐패시터

Claims (22)

  1. 반도체 기판에 활성영역을 정의하는 소자분리막;
    상기 활성영역에 형성된 복수개의 매립 게이트들; 및
    상부면이 상기 활성영역에 의해 덮혀지도록 상기 활성영역 내에 형성되며, 같은 활성영역에 형성된 매립 게이트들 사이에 위치하는 베리어막
    을 포함하는 반도체 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 베리어막은 에어갭(air gap), 절연막, 또는 실리콘 게르마늄(SiGe) 막 중 적어도 하나인 것을 특징으로 하는 반도체 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 베리어막은 그 상부면이 상기 매립 게이트의 바닥면보다 높게 형성된 것을 특징으로 하는 반도체 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 베리어막 둘레의 단차를 따라 형성되는 절연막을 더 포함하는 반도체 소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 4에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 베리어막은 상기 활성영역보다 산화율이 높은 물질로 형성되는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역에 복수개의 매립 게이트들을 형성하는 단계:
    상기 소자분리막 내에 홀을 형성하여 상기 활성영역의 하부 측벽을 노출시키는 단계; 및
    상기 노출된 활성영역의 하부 측벽을 산화시켜 상기 활성영역 내에 베리어막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 반도체 기판 내에 소자분리막 형성을 위한 트렌치를 형성하는 단계;
    상기 트렌치 내에 단차를 따라 라이너 절연막을 형성하는 단계; 및
    상기 트렌치에 절연물질을 매립하여 상기 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    상기 홀을 형성할 때, 상기 활성영역 상부 측벽의 라이너 절연막은 남겨둔채로 상기 활성영역의 하부 측벽의 라이너 절연막을 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 8에 있어서,
    상기 베리어막을 형성하는 단계는,
    상기 활성영역 양측의 소자분리막 내에 홀을 형성하여 상기 활성영역의 하부 측벽을 노출시키는 단계;
    상기 노출된 활성영역 하부를 선택적 식각공정을 수행하여 에어갭 형태의 베리어막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 11에 있어서,
    상기 홀을 형성할 때, 상기 활성영역 상부 측벽의 라이너 절연막은 남겨둔채로 상기 활성영역의 하부 측벽의 라이너 절연막을 제거하고,
    상기 에어갭 형태의 베리어막을 형성할 때, 상기 활성영역 상부 측벽의 라이너 절연막을 마스크로 하여 상기 활성영역 하부를 식각하여 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 11에 있어서,
    상기 선택적 식각공정 후, 상기 활성영역의 노출된 부분을 산화시켜 상기 베리어막의 상부면 및 하부면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 11에 있어서,
    상기 홀 내에 절연물질을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 1 산화율을 가지는 반도체 기판 내에 제 2 산화율을 이온주입영역을 포함하는 활성영역을 정의하는 단계;
    상기 활성영역의 표면의 단차를 따라 제 1 절연막을 형성하고 상기 이온주입영역 둘레에 제 2 절연막을 형성하는 단계; 및
    상기 활성영역 내에 형성되되, 상기 이온주입영역의 양측으로 매립 게이트를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 활성영역을 정의하는 단계는,
    상기 제 1 산화율을 가지는 반도체 기판 내에 상기 제 2 산화율을 가지는 이온을 주입하여 상기 이온주입영역을 형성하는 단계; 및
    상기 이온주입영역이 활성영역에 포함되도록 반도체 기판을 식각하여 소자분리영역을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 활성영역을 정의하는 단계는,
    상기 제 1 산화율을 가지는 반도체 기판을 식각하여 소자분리영역을 형성하여 상기 활성영역을 정의하는 단계; 및
    상기 활성영역내에 상기 제 2 산화율을 가지는 이온을 주입하여 상기 이온주입영역을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 소자분리영역 형성 시, 상기 이온주입영역의 측벽이 일부 노출되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 18에 있어서,
    상기 제 2 절연막은 상기 노출된 이온주입영역의 측벽을 통해 산화되어 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 산화막이며, 동시에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 이온주입영역은,
    상부면이 상기 매립 게이트의 바닥면보다 높게 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 제 2 산화율이 상기 제 1 산화율보다 높은 것을 특징으로 하는 반도체 소자 제조 방법.
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