JP2008294392A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】しきい電圧マージンを確保することができ、製造収率を向上させることができる半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、隣接したストレージノード２３６の電圧によってリセスゲート２２６のしきい電圧が低くなる現象を防止するための半導体素子であり、ゲート領域及びストレージノードコンタクト領域２３２を含み、前記ゲート領域がリセスされた活性領域を有する半導体基板２００と、半導体基板２００内に形成されて活性領域を定義して、グラウンド電圧（０Ｖ）が印加された遮蔽膜２１４を内部に具備した素子分離膜２１８と、半導体基板２００のゲート領域に形成されたリセスゲート２２６と、前記活性領域のストレージノードコンタクト領域２３２と連結されるように形成されたストレージノード２３６とを含む。
【選択図】図２

Description

本発明は、半導体素子及びその製造方法に関し、より詳細には、しきい電圧（Ｖｔ）マージンを確保して素子の製造収率を向上させることができる半導体素子及びその製造方法に関するものである。

半導体素子の高集積化が進行することによって、トランジスターのチャンネル長さが減少するようになりながらしきい電圧が急激に低くなる、いわゆる短チャンネル効果が発生するようになった。これに対して、有効チャンネル長さを確保することができる多様な形態のリセスチャンネルを有する半導体素子の具現方法が提案されている。前記リセスチャンネルを有する半導体素子の製造時に、チャンネル長さが増加することによって、基板のドーピング濃度を減らすことができるし、ＤＩＢＬ（Drain-Induced Barrier Lowering）が改善されるという長所がある。

以下では従来技術によるリセスチャンネルを有する半導体素子の製造方法を簡略に説明する。

ゲート形成領域を含む活性領域及び素子分離領域を有する半導体基板の前記素子分離領域に、前記活性領域を定義する素子分離膜を形成する。前記素子分離膜が形成された半導体基板上に、前記活性領域のゲート形成領域を露出させるマスクパターンを形成する。

前記マスクパターンによって露出した基板部分を蝕刻して、前記活性領域のゲート形成領域にゲート用溝を形成する。前記マスクパターンを除去した後、前記ゲート用溝を含んだ半導体基板の表面上に、ゲート絶縁膜を形成する。

前記ゲート絶縁膜上に、前記ゲート用溝を埋め立てるように、ゲート導電膜及びハードマスク膜を順に形成する。前記ハードマスク膜、ゲート導電膜及びゲート絶縁膜をパターニングして、前記ゲート用溝上にリセスチャンネルを有するゲートを形成する。

前記ゲート両側壁にスペーサ膜を形成する。前記ゲート両側の基板部分内にイオン注入を遂行して、ソース領域及びドレーン領域を形成する。前記ソース領域上にストレージノードコンタクトを形成すると共に、前記ドレーン領域上にビットラインコンタクトプラグを形成する。

以後、公知の一連の後続工程を順に遂行して、リセスチャンネルを有する半導体素子を製造する。

しかし、前述した従来技術の場合には、前記ストレージノードに印加される電圧が隣接した素子分離膜を通じて前記ゲート下部のチャンネル領域に影響を与えて、しきい電圧が低くなる現象が誘発される。このようなしきい電圧の減少は、半導体素子の高集積化の進行によってさらに深化し、このため、セルトランジスターのしきい電圧マージンが減少して、製造収率が低下する。

本発明は、しきい電圧マージンを確保することができる半導体素子及びその製造方法を提供する。

また、本発明は、製造収率を向上させることができる半導体素子及びその製造方法を提供する。

一実施形態において、半導体素子は、隣接したストレージノードの電圧によってリセスゲートのしきい電圧が低くなる現象を防止するための半導体素子であり、ゲート領域及びストレージノードコンタクト領域を含み、前記ゲート領域がリセスされた活性領域を有する半導体基板と、該半導体基板内に形成されて活性領域を定義して、内部に遮蔽膜を具備した素子分離膜と、前記半導体基板のゲート領域に形成されたリセスゲートと、前記活性領域のストレージノードコンタクト領域と連結されるように形成されたストレージノードと、を含む。

前記素子分離膜は、前記半導体基板の素子分離領域に形成されたトレンチと、該トレンチの底面及び側壁に形成された第１絶縁膜と、該第１絶縁膜上に形成された前記遮蔽膜と、前記遮蔽膜上に前記トレンチを埋め立てるように形成された第２絶縁膜と、を含む。

前記第１絶縁膜は、前記トレンチの底面に形成されてＳＯＤ（Spin-On Dielectric）膜またはＳＯＧ膜を含む流れ性が優秀な膜と、前記トレンチの側壁に形成されてＨＤＰ膜またはＡＬＤ膜を含む段差被覆性が優秀な膜とで構成される。

前記遮蔽膜は、ポリシリコン膜を含む。
前記ポリシリコン膜は、Ｎ型ポリシリコン膜である。

前記遮蔽膜は、前記素子分離膜の深さの１/４〜３/４に位置する。
前記遮蔽膜は、素子分離膜厚さの１/４〜１/２の厚さを有する。

前記遮蔽膜は、前記半導体基板の素子分離領域全体で互いに連結される。
前記遮蔽膜は、外部からグラウンド電圧（０Ｖ）が印加される。

他の実施形態において、半導体素子の製造方法は、隣接したストレージノードの電圧によってリセスゲートのしきい電圧が低くなる現象を防止するための半導体素子の製造方法であり、ゲート領域及びストレージノードコンタクト領域を含む活性領域と素子分離領域とを有する半導体基板の前記素子分離領域の内部に、遮蔽膜を具備した素子分離膜を形成する工程と、前記ゲート領域にリセスゲートを形成する工程と、前記活性領域にストレージノードコンタクト領域と連結されるようにストレージノードを形成する工程と、を含む。

前記素子分離膜を形成する工程は、半導体基板の前記素子分離領域を蝕刻してトレンチを形成する工程と、前記トレンチの底面及び側面に第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記遮蔽膜を形成する工程と、前記遮蔽膜及び第１絶縁膜上に前記トレンチを埋め立てるように第２絶縁膜を形成する工程と、を含む。

前記第１絶縁膜を形成する工程は、前記トレンチの底面にＳＯＤ方式またはＳＯＧ方式で流れ性が優秀な膜を形成する工程と、前記流れ性が優秀な膜及び前記トレンチの側壁上にＨＤＰ方式またはＡＬＤ方式で段差被覆性が優秀な膜を形成する工程と、を含む。

前記段差被覆性が優秀な膜を形成する工程後、前記段差被覆性が優秀な膜を蝕刻して、前記トレンチ底面の流れ性が優秀な膜を露出させる工程、をさらに含む。

前記遮蔽膜を形成する工程は、前記第１絶縁膜上に遮蔽膜を蒸着する工程と、前記遮蔽膜が前記トレンチを完全に埋め立てない厚さを有するように前記遮蔽膜を蝕刻する工程と、を含む。

前記遮蔽膜は、ポリシリコン膜で形成する。
前記ポリシリコン膜は、Ｎ型ポリシリコン膜で形成する。

前記遮蔽膜は、前記素子分離膜の深さの１/４〜３/４に位置するように形成する。
前記遮蔽膜は、素子分離膜厚さの１/４〜１/２の厚さを有するように形成する。

前記遮蔽膜は、前記半導体基板の素子分離領域全体で互いに連結されるように形成する。
前記遮蔽膜は、外部からグラウンド電圧（０Ｖ）が印加される。

本発明は、素子分離膜内に遮蔽膜を形成することで、前記素子分離膜に隣接したストレージノードの電圧によってリセスゲートのしきい電圧が低くなる現象を防止することができるし、これによって、前記リセスゲートのしきい電圧マージンが減少することを防止することができる。

したがって、本発明は隣接したストレージノードの電圧状態に無関係に、ノイズなしに、セル動作が可能であるようにすることができ、一定のしきい電圧水準を維持することができて、半導体素子の特性及び製造収率を向上させることができる。

本発明は、半導体基板の素子分離領域に活性領域を定義して、内部に遮蔽膜を具備した素子分離膜を形成する。前記遮蔽膜は、Ｎ型ポリシリコン膜で形成して、半導体基板セル領域のすべての素子分離膜内で全体的に連結されるように形成する。

前記互いに連結された遮蔽膜にグラウンド電圧（０Ｖ）を印加すると、前記素子分離膜内の遮蔽膜がセルから発生される電界を遮断する役割をすることができる。

したがって、本発明は、隣接したストレージノードの電圧が前記素子分離膜を通じて隣接したリセスゲートのチャンネル領域に影響を与えて、前記ゲートのしきい電圧（Ｖｔ）マージンが減少することを防止することができるし、これを通じて、半導体素子の製造収率を向上させることができる。

図１は、本発明の実施形態による半導体素子を説明するための平面図であり、図２は図１のＡ−Ａ’線に対応する本発明の実施形態による半導体素子を説明するための断面図である。図１の素子分離膜内部には遮蔽膜（図示せず）が具備される。

図２を参照すると、ゲート領域及びストレージノードコンタクト領域を含み、前記ゲート領域がリセスされた活性領域を有する半導体基板２００内に活性領域を限定して、内部に遮蔽膜２１４を具備した素子分離膜２１８が形成される。

前記半導体基板２００のゲート領域にリセスゲート２２６が形成されて、前記リセスゲート２２６の両側基板２００内に接合領域２２８が形成されて、得られた基板２００上に、リセスゲート２２６を覆うように第１層間絶縁膜２３０が形成される。

前記第１層間絶縁膜２３０内に、前記接合領域２２８のうちソース領域（図示せず）とコンタクトされるストレージノードコンタクト２３２が形成されて、前記ストレージノードコンタクト２３２を含んだ第１層間絶縁膜２３０上に、第２層間絶縁膜２３４が形成されて、前記第２層間絶縁膜３２４内に、前記ストレージノートコンタクト２３２と連結されるストレージノード２３６が形成される。

前記素子分離膜２１８は、半導体基板２００の素子分離領域に形成されたトレンチＴ、該トレンチＴの底面及び側壁に形成された第１絶縁膜２１２、該第１絶縁膜２１２上に形成された遮蔽膜２１４、及び前記遮蔽膜２１４上に前記トレンチＴを埋め立てるように形成された第２絶縁膜２１６で構成される。

前記第１絶縁膜２１２は、前記トレンチＴの底面に形成された流れ性が優秀な膜２０８と、前記トレンチＴの側壁に形成された段差被覆性が優秀な膜２１０とで構成される。前記流れ性が優秀な膜２０８は、ＳＯＤ方式を通じて形成された膜（以下、ＳＯＤ膜）、またはＳＯＧ方式を通じて形成された膜（以下、ＳＯＧ膜）で構成され、前記段差被覆性が優秀な膜２１０は、ＨＤＰ方式を通じて形成された膜（以下、ＨＤＰ膜）、またはＡＬＤ方式を通じて形成された膜（以下、ＡＬＤ膜）で構成される。また、前記第２絶縁膜２１６はＨＤＰ膜、ＳＯＤ膜及びＳＯＧ膜のうちのいずれか一つの膜で構成される。

前記遮蔽膜２１４はポリシリコン膜、望ましくは、Ｎ型ポリシリコン膜で形成される。そして、前記遮蔽膜２１４は、前記素子分離膜２１８の深さの１/４〜３/４程度に位置して、素子分離膜２１８の厚さの１/４〜１/２程度の厚さを有し、前記半導体基板２００の素子分離領域で全体的に連結されるように形成される。

前述した本発明による半導体素子は、素子分離膜２１８内に形成されて、素子分離領域で全体的に連結されるように形成された遮蔽膜２１４に、グラウンド電圧（０Ｖ）を印加することで、前記素子分離膜２１８に隣接したストレージノード２３６の電圧がリセスゲート２２６のチャンネル領域に影響を及ぼすことを、防止することができる。

したがって、本発明は、前記リセスゲート２２６のしきい電圧が減少することを防止することができるし、リセスゲート２２６のしきい電圧マージンが減少することを防止することができるし、これを通じて、製造収率を向上させることができる。

図２の未説明の図面符号Ｈは溝を、２２０はゲート絶縁膜を、２２２はゲート導電膜を、そして、２２４はハードマスク膜をそれぞれ示す。

図３Ａ〜図３Ｈは、図１のＡ−Ａ’線に対応する本発明の実施形態による半導体素子の製造方法を説明するための工程別断面図である。

図３Ａを参照すると、ゲート形成領域及びストレージノードコンタクト領域を含む活性領域と素子分離領域とを有する半導体基板３００上に、前記素子分離領域を露出させるハードマスク３０６を形成する。前記ハードマスク３０６は、パッド酸化膜３０２とパッド窒化膜３０４との積層膜で形成する。前記ハードマスク３０６によって露出した半導体基板３００部分を蝕刻して、前記素子分離領域にトレンチＴを形成する。

図３Ｂを参照すると、前記トレンチＴが形成された基板上に流れ性が優秀な膜３０８を蒸着した後、流れ性が優秀な膜３０８がトレンチＴの底面のみに残留するように蝕刻する。前記流れ性が優秀な膜３０８は、ＳＯＤ膜またはＳＯＧ膜で形成する。

図３Ｃを参照すると、前記流れ性が優秀な膜３０８を含んだ基板３００の全面上に、段差被覆性が優秀な膜３１０を形成する。前記段差被覆性が優秀な膜３１０は、ＨＤＰ膜またはＡＬＤ膜で形成する。前記トレンチＴの底面の流れ性が優秀な膜３０８が露出するように、前記段差被覆性が優秀な膜３１０を非等方性蝕刻して、前記トレンチＴの底面及び側壁に形成されて、流れ性が優秀な膜３０８と段差被覆性が優秀な膜３１０とで構成される第１絶縁膜３１２を形成する。

前記第１絶縁膜３１２は、後に形成される遮蔽膜３１４がトレンチＴの中間に位置するように形成する。この時、前記第１絶縁膜３１２は１回の蒸着だけでは縦横比が高いトレンチＴの底面及び側面に形成されにくいから、前記流れ性が優秀な膜３０８と段差被覆性が優秀な膜３１０の２回蒸着を遂行するものであり、ギャップ-フィル特性が優秀な方式を通じてトレンチＴの底面及び側面のみを蒸着することができたら、前記第１絶縁膜３１２の蒸着を１回だけ遂行しても構わない。

図３Ｄを参照すると、前記流れ性が優秀な膜３０８と段差被覆性が優秀な膜３１０とで構成された第１絶縁膜３１２上に、前記トレンチＴを埋め立てるようにポリシリコン膜、望ましくは、Ｎ型ポリシリコン膜を蒸着する。前記ポリシリコン膜部分を選択的に蝕刻して、前記トレンチＴの中間、例えば、１/４〜３/４の点に位置する遮蔽膜３１４を形成する。前記遮蔽膜はトレンチの深さの１/４〜１/２程度の厚さで形成して、半導体基板３００の素子分離領域部分で全体的に連結されるように形成する。

図４は、遮蔽膜が形成された様子を示す半導体素子の平面図である。図４に示すように、前記遮蔽膜は、半導体基板素子分離領域部分で全体的に互いに連結された形態で形成する。このようにすると、前記遮蔽膜に対してグラウンド電圧（０Ｖ）を印加することで、隣接したストレージノードの電圧がリセスゲートのチャンネル領域に及ぼす影響を、減少させることができる。

図３Ｅを参照すると、前記遮蔽膜３１４が形成された半導体基板３００の上に、前記トレンチＴを埋め立てるように第２絶縁膜３１６を形成する。前記第２絶縁膜３１６はＨＤＰ、ＳＯＤ及びＳＯＧ膜のうちのいずれか一つの膜で形成する。前記ハードマスクが露出するまで第１絶縁膜３１２及び第２絶縁膜３１６を平坦化した後、前記ハードマスクを除去して半導体基板３００の活性領域を定義して、内部に遮蔽膜３１４を具備した素子分離膜３１８を形成する。

図３Ｆを参照すると、前記素子分離膜３１８によって定義された半導体基板３００活性領域のゲート形成領域をリセスして、ゲート用溝Ｈを形成した後、前記溝Ｈ上にゲート絶縁膜３２０、ゲート導電膜３２２及びハードマスク膜３２４で構成されたリセスゲート３２６を形成する。前記リセスゲート３２６の両側の基板３００内に、イオン注入工程を通じてソース領域及びドレーン領域のような接合領域３２８を形成する。

図３Ｇを参照すると、前記リセスゲート３２６及び接合領域３２８を含んだ基板３００の全面上に、前記リセスゲート３２６を覆うように第１層間絶縁膜３３０を蒸着する。前記第１層間絶縁膜３００内に、前記接合領域３２８のうちソース領域とコンタクトされるストレージノードコンタクト３３２を形成する。

図３Ｈを参照すると、前記ストレージノードコンタクト３３２が形成された第１層間絶縁膜３３０上に、第２層間絶縁膜３３４を形成した後、前記第２層間絶縁膜３３４を蝕刻して、前記ストレージノードコンタクト３３２を露出させるコンタクトホール（図示せず）を形成する。前記コンタクトホールの表面に導電膜を蒸着して、前記ストレージノードコンタクト３３２とコンタクトされるストレージノード３３６を形成する。

以後、図示しないが公知の一連の後続工程を順に遂行して、本発明の実施形態による半導体素子を完成する。

前述したように、本発明は、素子分離膜内にポリシリコン膜材質の遮蔽膜を形成することで、前記素子分離膜に隣接したストレージノードの電圧によってリセスゲートのしきい電圧が低くなる現象を防止することができるし、これを通じて、前記リセスゲートのしきい電圧マージンが減少することを防止することができる。

すなわち、半導体基板の素子分離領域部分で全体的に互いに連結されるように形成された遮蔽膜に、グラウンド電圧（０Ｖ）を印加すると、隣接したストレージノードの電圧がリセスゲートのチャンネル領域に及ぼす影響を減少させることができるので、前記リセスゲートのしきい電圧減少を防止して、しきい電圧マージンを確保することができる。

したがって、本発明は、隣接したストレージノードの電圧状態に無関係に、ノイズなしにセル動作が可能になるようにすることができて、前記隣接したストレージノードによる電界効果なしに一定のしきい電圧水準を維持することができるので、半導体素子の特性及び製造収率を向上させることができる。

以上、ここでは本発明を特定実施形態に関して図示して説明したが、本発明はそれに限定されるものではなく、特許請求の範囲に記載した本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変形されることができるということを、当業界で通常の知識を有する者は容易に理解することができる。

本発明の実施形態による半導体素子を説明するための平面図である。 図１のＡ−Ａ’線に対応する本発明の実施形態による半導体素子を説明するための断面図である。 図１のＡ−Ａ’線に対応する本発明の実施形態による半導体素子の製造方法を説明するための、初期工程における断面図である。 図３Ａに続く工程における半導体素子の図１のＡ−Ａ’線での断面図である。 図３Ｂに続く工程における半導体素子の図１のＡ−Ａ’線での断面図である。 図３Ｃに続く工程における半導体素子の図１のＡ−Ａ’線での断面図である。 図３Ｄに続く工程における半導体素子の図１のＡ−Ａ’線での断面図である。 図３Ｅに続く工程における半導体素子の図１のＡ−Ａ’線での断面図である。 図３Ｆに続く工程における半導体素子の図１のＡ−Ａ’線での断面図である。 図３Ｇに続く工程における半導体素子の図１のＡ−Ａ’線での断面図である。 遮蔽膜が形成された様子を示す半導体素子の平面図である。

符号の説明

２００，３００ 半導体基板
２０８，３０８ 流れ性が優秀な膜
２１０，３１０ 段差被覆性が優秀な膜
２１２，３１２ 第１絶縁膜
２１４，３１４ 遮蔽膜
２１６，３１６ 第２絶縁膜
２１８，３１８ 素子分離膜
２２０，３２０ ゲート絶縁膜
２２２，３２２ ゲート導電膜
２２４，３２４ ハードマスク
３３６，３２６ リセスゲート
２２８，３２８ 接合領域
２３０，３３０ 第１層間絶縁膜
２３２，３３２ ストレージノードコンタクト
２３４，３３４ 第２層間絶縁膜
２３６，３３６ ストレージノード
３０２ パッド酸化膜
３０４ パッド窒化膜
３０６ ハードマスク
Ｔ トレンチ
Ｈ 溝

Claims (21)

1. 隣接したストレージノードの電圧によってリセスゲートのしきい電圧が低くなる現象を防止するための半導体素子であり、
   ゲート領域及びストレージノードコンタクト領域を含み、前記ゲート領域がリセスされた活性領域を有する半導体基板と、
   前記半導体基板内に形成されて活性領域を定義して、内部に遮蔽膜を具備した素子分離膜と、
   前記半導体基板のゲート領域に形成されたリセスゲートと、
   前記活性領域のストレージノードコンタクト領域と連結されるように形成されたストレージノードと、
   を含むことを特徴とする半導体素子。
2. 前記素子分離膜は、
   前記半導体基板の素子分離領域に形成されたトレンチと、
   前記トレンチの底面及び側壁に形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された前記遮蔽膜と、
   前記遮蔽膜上に前記トレンチを埋め立てるように形成された第２絶縁膜と、
   を含むことを特徴とする請求項１に記載の半導体素子。
3. 前記第１絶縁膜は、前記トレンチの底面に形成されることを特徴とする請求項２に記載の半導体素子。
4. 前記第１絶縁膜は、ＳＯＤ（Spin-On Dielectric）膜またはＳＯＧ（Spin-On Glass）膜を含む流れ性が優秀な膜と、前記トレンチの側壁に形成されて、ＨＤＰ（High Density Plasma）膜またはＡＬＤ（Atomic Layer Deposition）膜を含む段差被覆性（Step
   Coverage）が優秀な膜とで構成されることを特徴とする請求項２に記載の半導体素子。
5. 前記遮蔽膜は、ポリシリコン膜を含むことを特徴とする請求項１に記載の半導体素子。
6. 前記ポリシリコン膜は、Ｎ型ポリシリコン膜であることを特徴とする請求項５に記載の半導体素子。
7. 前記遮蔽膜は、前記素子分離膜の１/４〜３/４の深さに位置することを特徴とする請求項１に記載の半導体素子。
8. 前記遮蔽膜は、前記素子分離膜厚さの１/４〜１/２の厚さを有することを特徴とする請求項１に記載の半導体素子。
9. 前記遮蔽膜は、前記半導体基板の素子分離領域全体で互いに連結されていることを特徴とする請求項１に記載の半導体素子。
10. 前記遮蔽膜は、外部からグラウンド電圧（０Ｖ）が印加されることを特徴とする請求項１に記載の半導体素子。
11. 隣接したストレージノードの電圧によってリセスゲートのしきい電圧が低くなる現象を防止するための半導体素子の製造方法であり、
    ゲート領域及びストレージノードコンタクト領域を含む活性領域と素子分離領域とを有する半導体基板の前記素子分離領域の内部に、遮蔽膜を具備した素子分離膜を形成する工程と、
    前記ゲート領域にリセスゲートを形成する工程と、
    前記活性領域にストレージノードコンタクト領域と連結されるようにストレージノードを形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
12. 前記素子分離膜を形成する工程は、
    半導体基板の前記素子分離領域を蝕刻してトレンチを形成する工程と、
    前記トレンチの底面及び側面に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に前記遮蔽膜を形成する工程と、
    前記遮蔽膜及び第１絶縁膜上に前記トレンチを埋め立てるように第２絶縁膜を形成する工程と、
    を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
13. 前記第１絶縁膜を形成する工程は、
    前記トレンチの底面に、ＳＯＤ方式またはＳＯＧ方式で流れ性が優秀な膜を形成する工程と、
    前記流れ性が優秀な膜及び前記トレンチの側壁上に、ＨＤＰ方式またはＡＬＤ方式で段差被覆性が優秀な膜を形成する工程と、
    を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
14. 前記段差被覆性が優秀な膜を形成する工程後、前記段差被覆性が優秀な膜を蝕刻して前記トレンチ底面の流れ性が優秀な膜を露出させる工程、をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
15. 前記遮蔽膜を形成する工程は、
    前記第１絶縁膜上に遮蔽膜を蒸着する工程と、
    前記遮蔽膜が前記トレンチを完全に埋め立てない厚さを有するように前記遮蔽膜を蝕刻する工程と、
    を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
16. 前記遮蔽膜は、ポリシリコン膜で形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
17. 前記ポリシリコン膜は、Ｎ型ポリシリコン膜で形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
18. 前記遮蔽膜は、前記素子分離膜の１/４〜３/４の深さに位置することを特徴とする請求項１１に記載の半導体素子の製造方法。
19. 前記遮蔽膜は、素子分離膜厚さの１/４〜１/２の厚さを有するように形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
20. 前記遮蔽膜は、前記半導体基板の素子分離領域全体で互いに連結されるように形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
21. 前記遮蔽膜は、外部からグラウンド電圧（０Ｖ）が印加されることを特徴とする請求項１１に記載の半導体素子の製造方法。

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