KR20070014610A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 단 채널 효과를 감소시키기 위한 핀 구조와 게이트 전극 하부의 접합 영역들 사이에 펀치-쓰루(punch-through)가 발생되는 것을 억제하기 위하여 접합 영역 하부의 Si 에피층과 반도체 기판의 계면에 산화막을 갖춘 구조로 반도체 소자를 형성함으로써 저장 전극 접합 영역의 전압 변화와 접합 누설 전류의 증가를 억제할 수 있는 기술이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2a 내지 2e는 종래 기술에 따른 반도체 소자의 제조 공정을 도시한 단면도들.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 4는 본 발명의 제 1 실시 예에 따른 반도체 소자의 간략한 레이아웃.
도 5는 본 발명의 제 2 실시 예에 따른 반도체 소자의 간략한 레이아웃.
도 6a 내지 6i 및 도 7은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 단 채널 효과를 감소시키기 위한 핀 구조와 게이트 전극 하부의 접합 영역들 사이에 펀치-쓰루(punch-through)가 발생되는 것을 억제하기 위하여 접합 영역 하부의 Si 에피층과 반도체 기판의 계면에 산화막을 갖춘 구조로 반도체 소자를 형성함으로써 저장 전극 접합 영역의 전압 변화와 접합 누설 전류의 증가를 억제할 수 있는 반도체 소자 의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 활성 영역(1), 핀 게이트 마스크 영역(3) 및 게이트 영역(5)을 도시한 반도체 소자의 레이아웃이다.
도 1을 참조하면, 핀 게이트 마스크 영역(3)의 선 폭은 게이트 영역(5)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있으며, D 값의 범위는 0 ≤ D < 0.5Fx (Fx는 게이트 영역의 선 폭)이다.
도 2a 내지 2e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a(i) 내지 2e(i)는 도 1의 I-I'을 따른 단면도들이고, 도 2a(ii) 내지 2e(ii)는 도 1의 II-II'을 따른 단면도들이다.
도 2a를 참조하면, 반도체 기판(10)에 패드 산화막(17)과 패드 질화막(19)의 적층구조로 이루어진 패드 절연막(20)을 형성하고, 소자 분리 영역의 패드 절연막(20)과 소정 두께의 반도체 기판(10)을 식각하여 소자 분리용 트렌치(미도시)를 형성한다. 다음으로, 상기 트렌치의 표면에 트렌치 표면 산화막(29)과 라이너 질화막(31)을 형성하고, 상기 트렌치를 매립하는 소자 분리용 절연막(미도시)을 전체 표면에 형성한다. 이후, 상기 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막(35)을 형성한다.
도 2b를 참조하면, 전체 표면에 불순물 이온을 주입하여 웰 및 채널 이온 주입 영역(미도시)을 형성한다. 다음으로, 전체 표면 상부에 감광막(미도시)을 형성하고, 상기 감광막을 노광 및 현상하여 도 1의 게이트 영역(5)보다 폭이 좁은 도 1 의 핀 게이트 마스크 영역(3)을 노출하는 감광막 패턴(미도시)을 형성한다. 이후, 상기 감광막 패턴을 마스크로 노출된 패드 절연막(20)을 식각하여 핀 채널 예정 영역의 반도체 기판(10)을 노출한다. 그 다음, 남아 있는 감광막 패턴을 제거한 후, 노출된 소자 분리막(35)과 트렌치 표면 산화막(29)을 소정 두께 식각한다. 여기서, 라이너 질화막(31)과 반도체 기판(10) 사이에 구비된 트렌치 표면 산화막(29)은 초기에 어느 정도 식각되나, 그 사이에 틈이 좁아 더 이상 식각되지 않아 트렌치 표면 산화막(29)보다 소자 분리막(35)이 더 식각된다.
도 2c를 참조하면, 노출된 반도체 기판(10)의 표면을 소량 식각하여 반도체 기판(10) 상부의 코너 부분을 둥글게 형성한다. 다음으로, 남아있는 패드 절연막(20)을 습식 식각으로 제거하여 핀 채널 예정 영역의 반도체 기판(10)의 측면을 노출한다. 이때, 패드 절연막(20)은 완전히 제거되나, 소자 분리막(35)은 두께만 얇아진다.
도 2d를 참조하면, 노출된 반도체 기판(10) 상부에 게이트 산화막(45)을 형성하고, 소자 분리막(35)이 완전히 매립되도록 하부 게이트 전극층(50)을 형성한다. 다음으로, 하부 게이트 전극층(50) 상부에 상부 게이트 전극층(55)과 하드 마스크층(60)을 순차적으로 형성하여 하드 마스크층(60), 상부 게이트 전극층(55) 및 하부 게이트 전극층(50)의 적층구조(65)를 형성한다. 여기서, 핀 게이트 영역의 높이는 H이고, 핀 영역의 너비는 W이다.
도 2e를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성하고, 게이트 마스크를 마스크로 상기 감광막을 노광 및 현상하여 게이트 영역을 노출하는 감광막 패턴(미도시)을 형성한다. 다음으로, 상기 감광막 패턴을 식각 마스크로 적층구조(65)를 식각하여 하드 마크스층 패턴(60a), 상부 게이트 전극(55a), 하부 게이트 전극(50a) 및 게이트 산화막(45)의 적층구조로 이루어진 게이트 구조물(70)을 형성하고, 남은 감광막 패턴을 제거한다.
그러나 상술한 종래 기술에 따른 반도체 소자의 제조 방법은 한 셀의 저장 전극 접합 영역과 그 이웃한 게이트 전극이 그 하부에 위치한 게이트 산화막을 공유하고 있어 워드 라인 전압의 변화에 따라 이웃한 저장 전극 접합 영역의 전압이 변화하게 된다. 또한, 저장 전극 접합 영역과 그 이웃한 워드 라인 사이에 높은 전계가 발생되어 저장 전극 접합 영역의 누설 전류를 증가시킬 수 있고, 비트 라인 접합 영역과 저장 전극 접합 영역의 하부 핀 채널 영역을 통하여 이들 사이에 펀치-쓰루가 발생될 수 있다. 따라서, 공정 수율과 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 단 채널 효과를 감소시키기 위한 핀 구조와 게이트 전극 하부의 접합 영역들 사이에 펀치-쓰루가 발생되는 것을 억제하기 위하여 접합 영역 하부의 Si 에피층과 반도체 기판의 계면에 산화막을 갖춘 구조로 반도체 소자를 형성함으로써 저장 전극 접합 영역의 전압 변화와 접합 누설 전류의 증가를 억제할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판 상부에 SiGe 에피층과 제 1 Si 에피층을 형성하는 단계와, (b) 게이트 예정 영역의 일부를 노출하는 제 1 마스크 패턴을 형성하는 단계와, (c) 상기 제 1 마스크 패턴을 마스크로 상기 Si 에피층 및 SiGe 에피층을 식각하여 반도체 기판을 노출하는 단계와, (d) 상기 제 1 마스크 패턴을 제거하는 단계와, (e) 전체 표면 상부에 제 2 Si 에피층을 적층하여 남은 상기 Si 에피층과 SiGe 에피층을 매립하는 단계와, (f) 소자 분리 예정 영역의 상기 반도체 기판을 소정 두께 식각하여 트렌치를 형성하는 단계와, (g) 상기 트렌치의 측벽을 통하여 상기 SiGe 에피층을 제거하는 단계와, (h) 상기 SiGe 에피층이 제거된 공간 및 상기 트렌치를 매립하는 소자 분리막을 형성하여 활성 영역을 정의하는 단계와, (i) 전체 표면 상부에 상기 활성 영역과 이와 인접한 소자 분리막을 부분적으로 노출하는 제 2 마스크 패턴을 형성하는 단계와, (j) 상기 제 2 마스크 패턴을 마스크로 노출된 소자 분리막을 소정 두께 식각하여 측벽이 노출된 제 2 Si 에피층을 노출하는 단계와, (k) 상기 제 2 마스크 패턴을 제거하는 단계와, (l) 상기 노출된 제 2 에피층을 포함하는 활성영역 표면에 게이트 절연막을 형성하는 단계와, (m) 게이트 영역에 상기 노출된 제 2 에피층을 매립하는 게이트 전극을 형성하여 게이트 전극 및 게이트 절연막을 포함하여 이루어진 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃이고, 도 4는 본 발명의 제 1 실시 예에 따른 도 3의 간략한 레이아웃이며, 도 5는 본 발명의 제 2 실시 예에 따른 도 3의 간략한 레이아웃이다.
도 3을 참조하면, 활성 영역(101), 핀 게이트 마스크 영역(103), 게이트 영역(105)과 핀 마스크 영역(107)을 도시하고 있고, 핀 게이트 마스크 영역(103)의 선 폭은 게이트 영역(105)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있으며, D 값의 범위는 0 ≤ D < 0.5Fx (Fx는 게이트 영역의 선 폭)인 것이 바람직하다.
도 4를 참조하면, 본 발명의 제 1 실시 예에 따른 활성 영역(101)과 핀 마스크 영역(107)을 도시하고 있다. 이때, 핀 마스크 영역(107)은 폭이 3Fx+2A이고, 높이가 Fy+2B인 것이 바람직하며, A 및 B 값의 범위는 각각 -D ≤ A < 0.5Fx이며, 0 < B < 0.5Fy (0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이고, Fy는 활성 영역의 선 폭)인 것이 바람직하다.
도 5를 참조하면, 본 발명의 제 2 실시 예에 따른 활성 영역(101)과 핀 마스크 영역(107-1)을 도시하고 있다. 이때, 핀 마스크 영역(107-1)은 폭이 Fx+2A이고, 높이가 Fy+2B인 것이 바람직하며, A 및 B 값의 범위는 각각 -D ≤ A < 0.5Fx이며, 0 < B < 0.5Fy (0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이고, Fy는 활성 영역의 선 폭)인 것이 바람직하다.
도 6a 내지 6i는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 6a(i) 내지 6i(i)는 도 3의 I-I'을 따른 단면도들이고, 도 6a(ii) 내지 6i(ii)는 도 3의 II-II'을 따른 단면도들이다.
도 6a를 참조하면, 반도체 기판(110) 상부에 SiGe 에피층(미도시), 제 1 Si 에피층(미도시) 및 제 1 절연막(미도시)의 적층구조를 형성한다. 다음으로, 상기 제 1 절연막 상부에 감광막을 도포하고, 이를 노광 및 현상하여 도 3에 도시된 것과 같은 게이트 영역(105)보다 폭이 좁은 핀 게이트 마스크 영역(103)을 노출하는 감광막 패턴(미도시)을 형성한다. 이후, 상기 감광막 패턴을 마스크로 상기 적층구조를 식각하여 SiGe 에피층 패턴(113), 제 1 Si 에피층 패턴(115) 및 제 1 절연막 패턴(120)의 적층구조 사이의 반도체 기판(110)을 노출한다. 여기서, 제 1 절연막 패턴(120)은 제 1 산화막(117)과 제 1 질화막(119)의 적층구조를 포함하는 것이 바람직하다.
도 6b를 참조하면, 제 1 절연막 패턴(120)을 제거한 후, 노출된 반도체 기판(110)과 남은 SiGe 에피층 패턴(113) 및 제 1 Si 에피층 패턴(115)을 매립하는 평탄화된 제 2 Si 에피층(123)을 형성한다. 여기서, 제 1 절연막 패턴(120) 제거 공정은 습식 식각방법으로 수행되는 것이 바람직하다.
도 6c를 참조하면, 제 2 Si 에피층(123) 상부에 제 2 절연막(130)을 형성하고, 소자 분리 예정 영역의 제 2 절연막(130)과 소정 두께의 반도체 기판(110)을 식각하여 소자 분리용 트렌치(133)를 형성한다. 다음으로, 트렌치(133)의 측벽을 통한 습식 식각방법으로 SiGe 에피층 패턴(113)을 제거하여 SiGe 에피층 패턴(113) 이 제거된 언더컷 형태의 공간(137)을 형성한다. 여기서, 제 2 절연막(130)은 제 2 산화막(125)과 제 2 질화막(137)의 적층구조를 포함하는 것이 바람직하다.
도 7은 도 3의 III-III'을 따라 도 6c의 구조를 나타내는 단면을 도시한 것으로서, SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)을 도시한다.
도 6d를 참조하면, SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)의 표면과 트렌치 표면에 열 산화막(미도시)을 성장시키고, 트렌치(133)를 매립하는 소자 분리용 절연막(미도시)을 형성한다. 한편, SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)의 표면과 트렌치 표면에 열 산화막(미도시)을 성장시키고, 상기 열 산화막 표면에 CVD(Chemical Vapor Deposition) 방법으로 얇은 절연막(미도시)을 형성한 후 트렌치(133)를 매립하는 소자 분리용 절연막(미도시)을 형성한다. 이때, 상기 CVD 절연막은 CVD 질화막 또는 CVD 질화막과 CVD 산화막의 적층구조 중 어느 하나인 것이 바람직하며, 상기 소자 분리용 절연막은 낮은 온도에서 산화막으로 형성하는 것이 바람직하다. 다음으로, 상기 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막(135)을 형성한다. 이후, 소자의 불순물 농도를 조절하기 위하여 제 2 Si 에피층(123)에 불순물 이온을 주입할 수 있다.
도 6e를 참조하면, 전체 표면 상부에 제 3 절연막(미도시)을 형성하고, 상기 제 3 절연막 상부에 감광막을 도포한다. 다음으로, 상기 감광막을 노광 및 현상하여 도 3의 핀 마스크 영역(107)을 노출하는 감광막 패턴(미도시)을 형성한다. 이때, 상기 제 3 절연막은 질화막, 비정질 탄소(amorphous Carbo)막, SiON막 또는 이 들의 조합 중 어느 하나인 것이 바람직하다. 다음으로, 상기 감광막 패턴을 마스크로 상기 제 3 절연막과 제 2 절연막(130)을 식각하여 활성 영역과 이와 인접한 소자 분리막(135)을 부분적으로 노출되도록 제 3 절연막 패턴(137)과 제 2 절연막 패턴(130a)을 형성한다. 이후, 남아있는 감광막을 제거한다. 여기서, 상기 식각 공정은 남은 감광막 패턴을 모두 식각하고, 소정 두께의 제 3 절연막을 동시에 식각할 수도 있다. 한편, 본 발명의 제 2 실시 예에 따른 핀 마스크 영역(107-1)을 이용한 식각 공정을 수행하여 활성 영역과 이와 인접한 소자 분리막(135)을 부분적으로 노출하는 비슷한 결과를 얻을 수 있으나, 여기서는 이에 대한 설명을 생략한다.
도 6f를 참조하면, 전체 표면 상부에 다시 감광막(미도시)을 도포하고, 이를 노광 및 현상하여 도 3의 핀 게이트 마스크 영역(103)을 노출하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 마스크로 노출된 소자 분리막(135)을 소정 두께 식각하여 측벽이 노출된 제 2 Si 에피층(123)을 노출하는 핀 게이트 영역(140)을 형성한다. 다음으로, 노출된 제 2 Si 에피층(123)의 표면을 소프트 식각하여 제 2 에피층(123)의 상부 코너를 둥글게 형성한다. 이때, 제 3 절연막 패턴(137), 제 2 절연막 패턴(130a) 및 감광막 패턴에 의해 노출된 소자 분리막(135)만을 식각하여 제 2 Si 에피층(123)을 노출하는 핀 게이트 영역(140)을 형성함으로써, 다른 부분의 소자 분리막(137)은 제 3 절연막 패턴(137) 및 제 2 절연막 패턴(130a)에 의해 식각되지 않는다.
도 6g를 참조하면, 남은 제 3 절연막 패턴(137) 및 제 2 절연막 패턴(130a)을 습식 식각방법으로 제거하여 활성 영역의 제 2 Si 에피층(123)을 노출한다. 다 음으로, 핀 게이트 영역(140)의 제 2 Si 에피층(123) 표면에 희생 산화막(미도시)을 형성하고, 소자 분리막(135) 상부로 돌출된 제 2 Si 에피층(123)에 문턱 전압을 조절하기 위하여 불순물 이온을 주입하여 핀 채널 이온 주입 영역(미도시)을 형성한다. 이때, 상기 불순물 이온 주입 공정은 경사 이온 주입 방식으로 수행되는 것이 바람직하다. 이후, 상기 희생 산화막을 제거할 수 있다.
도 6h를 참조하면, 핀 게이트 영역(140)의 제 2 Si 에피층(123)을 포함하는 활성영역 표면에 게이트 절연막(145)을 형성한다. 다음으로, 적어도 핀 게이트 영역(140)을 매립하는 하부 게이트 전극층(150)을 형성하고, 하부 게이트 전극층(150) 상부에 상부 게이트 전극층(155)과 하드 마스크층(160)을 순차적으로 형성하여 하부 게이트 전극층(150), 상부 게이트 전극층(155) 및 하드 마스크층(160)의 적층구조(165)를 형성한다. 여기서, 핀 게이트 영역(140)은 높이가 H이고, 너비가 W이다.
도 6i를 참조하면, 적층구조(165)를 게이트 마스크(미도시)로 식각하여 게이트 절연막(145), 하부 게이트 전극(150a), 상부 게이트 전극(155a) 및 하드 마스크층 패턴(160a)의 게이트 구조물(170)을 형성한다. 여기서, 하부 게이트 전극층(150)은 폴리실리콘층, SiGe층 또는 이들의 조합 중 어느 하나이고, 상부 게이트 전극층(155)은 텅스텐 실리사이드층, 텅스텐 질화막, 티타늄 질화막, 텅스텐층 또는 이들의 조합 중 어느 하나인 것이 바람직하다. 한편, 하부 게이트 전극층(150)과 상부 게이트 전극층(155) 사이에 게이트 장벽막(미도시)을 추가로 형성할 수 있으며, 상기 게이트 장벽막은 텅스텐 질화막, 텅스텐 실리콘 질화막, 티타늄 질화 막, 티타늄 실리콘 질화막, 텅스텐 질화막, 텅스텐 실리콘층 또는 이들의 조합 중 어느 하나인 것이 바람직하다.
이후의 공정은 S/D 영역 형성, 게이트 측벽 절연막 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은, 핀 구조와 접합 영역 하부의 Si 에피층과 반도체 기판의 계면에 산화막을 갖춘 구조로 반도체 소자를 설계함으로써, 단 채널 효과, 저장 전극 접합 영역의 전압 변화와 접합 누설 전류의 증가를 억제하여 공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (22)
- (a) 반도체 기판 상부에 SiGe 에피층과 제 1 Si 에피층을 형성하는 단계;(b) 게이트 예정 영역의 일부를 노출하는 제 1 마스크 패턴을 형성하는 단계;(c) 상기 제 1 마스크 패턴을 마스크로 상기 Si 에피층 및 SiGe 에피층을 식각하여 반도체 기판을 노출하는 단계;(d) 상기 제 1 마스크 패턴을 제거하는 단계;(e) 전체 표면 상부에 제 2 Si 에피층을 적층하여 남은 상기 Si 에피층과 SiGe 에피층을 매립하는 단계;(f) 소자 분리 예정 영역의 상기 반도체 기판을 소정 두께 식각하여 트렌치를 형성하는 단계;(g) 상기 트렌치의 측벽을 통하여 상기 SiGe 에피층을 제거하는 단계;(h) 상기 SiGe 에피층이 제거된 공간 및 상기 트렌치를 매립하는 소자 분리막을 형성하여 활성 영역을 정의하는 단계;(i) 전체 표면 상부에 상기 활성 영역과 이와 인접한 소자 분리막을 부분적으로 노출하는 제 2 마스크 패턴을 형성하는 단계;(j) 상기 제 2 마스크 패턴을 마스크로 노출된 소자 분리막을 소정 두께 식각하여 측벽이 노출된 제 2 Si 에피층을 노출하는 단계;(k) 상기 제 2 마스크 패턴을 제거하는 단계;(l) 상기 노출된 제 2 에피층을 포함하는 활성영역 표면에 게이트 절연막을 형성하는 단계; 및(m) 게이트 영역에 상기 노출된 제 2 에피층을 매립하는 게이트 전극을 형성하여 게이트 전극 및 게이트 절연막을 포함하여 이루어진 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (b) 단계는 전체 표면 상부에 감광막을 형성하는 단계; 및상기 감광막을 핀 게이트 마스크로 노광 및 현상하여 게이트 예정 영역의 일부를 노출하는 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 핀 게이트 마스크의 선 폭은 게이트 영역의 선 폭(Fx)보다 2D만큼 좁은 것을 특징으로 하는 반도체 소자의 제조 방법 (단, 0 ≤ D < 0.5Fx).
- 제 1항에 있어서,상기 (g) 단계의 상기 SiGe 에피층을 제거하는 공정은 습식 식각방법으로 수 행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (h) 단계는상기 SiGe 에피층이 제거된 공간 및 트렌치의 표면에 열 산화막을 성장시키는 단계;상기 SiGe 에피층이 제거된 공간과 트렌치를 매립하는 소자 분리용 절연막을 형성하는 단계; 및상기 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (h) 단계는상기 SiGe 에피층이 제거된 공간 및 트렌치의 표면에 열 산화막을 성장시키는 단계;상기 열 산화막 표면에 CVD 절연막을 형성하는 단계;상기 SiGe 에피층이 제거된 공간과 트렌치를 매립하는 소자 분리용 절연막을 형성하는 단계; 및상기 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분 리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 CVD 절연막은 CVD 질화막, CVD 산화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (h) 단계 후,전체 표면에 불순물 이온을 주입하여 웰 및 채널 이온 주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (i) 단계는전체 표면 상부에 감광막을 형성하는 단계; 및상기 감광막을 핀 마스크로 노광 및 현상하여 활성 영역과 그와 인접한 소자 분리막을 부분적으로 노출하는 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서,상기 핀 마스크는 폭이 3Fx+2A이고, 높이가 Fy+2B인 것을 특징으로 하는 반도체 소자의 제조 방법 (단, -D ≤ A < 0.5Fx, 0 < B < 0.5Fy, 0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이며, Fy는 활성 영역의 선 폭이다).
- 제 9항에 있어서,상기 핀 마스크는 폭이 Fx+2A이고, 높이가 Fy+2B인 것을 특징으로 하는 반도체 소자의 제조 방법 (단, -D ≤ A < 0.5Fx, 0 < B < 0.5Fy, 0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이며, Fy는 활성 영역의 선 폭이다).
- 제 9항에 있어서,상기 감광막 형성 전에 절연막을 형성하는 단계; 및상기 절연막을 감광막 패턴으로 식각하여 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12항에 있어서,상기 절연막은 질화막, 비정질 탄소(amorphous Carbon)막, SiON막 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (j) 단계 전,전체 표면 상부에 상기 제 1 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
- 제 1항에 있어서,상기 (j) 단계 후,상기 노출된 제 2 에피층 표면을 식각하여 상기 제 2 에피층의 상부 코너를 둥글게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (j) 단계 후,상기 노출된 제 2 에피층 표면에 희생 산화막을 형성하는 단계;상기 제 2 에피층에 불순물 이온을 주입하여 핀 채널 이온 주입 영역을 형성하는 단계; 및상기 희생 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 16항에 있어서,상기 이온 주입 공정은 경사 이온 주입 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트 전극은 하부 게이트 전극과 상부 게이트 전극의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 하부 게이트 전극은 폴리실리콘층, SiGe층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 상부 게이트 전극은 텅스텐 실리사이드층, 텅스텐 질화막, 티타늄 질화막, 텅스텐층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 게이트 전극은 하부 게이트 전극과 상부 게이트 전극 사이에 게이트 장벽막을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 21항에 있어서,상기 게이트 장벽막은 텅스텐 질화막, 텅스텐 실리콘 질화막, 티타늄 질화막, 티타늄 실리콘 질화막, 텅스텐 질화막, 텅스텐 실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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