KR100636919B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 45
- 238000002955 isolation Methods 0.000 claims abstract description 48
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 238000003860 storage Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 32
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- -1 tungsten nitride Chemical class 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 238000004886 process control Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 단 채널 효과를 감소시키기 위한 리세스 게이트 구조와 비트 라인 콘택 영역 하부의 Si 에피층과 반도체 기판의 계면에만 산화막이 형성된 구조로 반도체 소자를 설계함으로써, 소자의 리프레쉬 특성을 개선하고 셀 트랜지스터의 구동 전류를 증가시킬 수 있는 기술이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2a 내지 2f, 도 3 및 도 4는 종래 기술에 따른 반도체 소자의 제조 공정을 도시한 단면도들.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 6a 및 6b는 본 발명의 실시 예에 따른 반도체 소자의 간략한 레이아웃들.
도 7a 내지 7h 및 도 8은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 단 채널 효과를 감소시키기 위한 리세스 게이트 구조와 비트 라인 콘택 영역 하부의 Si 에피층과 반도체 기판의 계면에만 산화막이 형성된 구조로 반도체 소자를 설계함으로써, 소자의 리프레쉬 특성을 개선하고 셀 트랜지스터의 구동 전류를 증가시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 활성 영역(1), 리세스 게이트 마스크 영역(3) 및 게이트 영역(5)을 도시한 반도체 소자의 레이아웃이다.
도 1을 참조하면, 리세스 게이트 마스크 영역(3)의 선 폭은 게이트 영역(5)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있으며, D 값의 범위는 0 ≤ D < 0.5Fx (Fx는 게이트 영역의 선 폭)이다.
도 2a 내지 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a(i) 내지 2f(i)는 도 1의 I-I'을 따른 단면도들이고, 도 2a(ii) 내지 2f(ii)는 도 1의 II-II'을 따른 단면도들이다.
도 2a를 참조하면, 반도체 기판(10) 상부에 SiGe 에피층(미도시), 제 1 Si 에피층(미도시) 및 절연막(미도시)의 적층구조를 형성한다. 여기서, 절연막(미도시)은 제 1 산화막과 제 1 질화막의 이중 막으로 이루어진다. 다음으로, 상기 적층구조의 상부에 도 1의 리세스 게이트 마스크 영역(3)을 노출하는 마스크 패턴(미도시)을 형성한다. 이후, 상기 마스크 패턴을 식각 마스크로 상기 적층구조를 식각하여 반도체 기판(10)을 노출하는 SiGe 에피층 패턴(13), 제 1 Si 에피층 패턴(15) 및 절연막 패턴(20)의 적층구조를 형성한다. 그 다음, 상기 마스크 패턴을 제거한다.
도 2b를 참조하면, 절연막 패턴(20)을 제거한 후, 남은 SiGe 에피층 패턴(13)과 제 1 Si 에피층 패턴(15)을 매립하는 평탄화된 제 2 Si 에피층(23)을 형성한다.
도 2c를 참조하면, 제 2 Si 에피층(23) 상부에 제 2 산화막(25) 및 제 2 질 화막(27)의 적층구조(30)를 형성한다. 다음으로, 적층구조(30) 상부에 소자 분리 예정 영역을 노출하는 소자 분리 마스크 패턴(미도시)을 형성한다. 이후, 상기 소자 분리 마스크 패턴을 식각 마스크로 적층구조(30), 제 2 Si 에피층(23) 및 소정 두께의 반도체 기판(10)을 식각하여 소자 분리용 트렌치(33)를 형성한다. 그 다음, 상기 소자 분리 마스크 패턴을 제거한 후, 트렌치(33)의 측벽을 통해 SiGe 에피층 패턴(13)을 식각하여 SiGe 에피층 패턴(13)이 제거된 언더컷 형태의 공간(37)을 형성한다. 이후, 상기 소자 분리 마스크 패턴(미도시)을 제거한다.
도 2d를 참조하면, SiGe 에피층 패턴(13)이 제거된 언더컷 형태의 공간(37)과 트렌치(33)를 매립하는 소자 분리 절연막(미도시)을 전체 표면 상부에 형성한다. 다음으로, 제 2 질화막(27)이 노출될 때까지 상기 소자 분리 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막(35)을 형성한다. 이후, 제 2 질화막(27)을 제거한 후, 셀 영역과 코어 및 주변회로 영역 각각에 웰 및 채널 이온 주입 공정을 수행하여 각 영역의 트랜지스터 영역에 대한 농도를 조절한다.
도 3은 도 1의 III-III'을 따라 도 2d의 구조를 나타내는 단면을 도시한 것으로서, SiGe 에피층 패턴(13)이 제거된 언더컷 형태의 공간(37)이 소자 분리막(35)으로 채워지고 이웃한 소자 분리막과 연결된 것을 나타낸다.
도 2e를 참조하면, 노출된 제 2 산화막(25)을 제거하여 제 2 Si 에피층(23)을 노출한 후, 활성 영역의 노출된 제 2 Si 에피층(23) 상부에 게이트 산화막(40)을 형성한다. 다음으로, 전체 표면 상부에 게이트 하부 전극층(45), 게이트 상부 전극층(50) 및 하드 마스크층(55)의 적층구조(60)를 형성한다.
도 2f를 참조하면, 하드 마스크층(55) 상부에 게이트 마스크 패턴(미도시)을 형성하고, 상기 게이트 마스크 패턴을 식각 마스크로 적층구조(60)를 식각하여 하드 마크스층 패턴(55a), 상부 게이트 전극(50a), 하부 게이트 전극(45a) 및 게이트 산화막(40)의 적층구조로 이루어진 게이트 구조물(65)을 형성한다.
도 4는 도 1의 III-III'을 따라 도 2f의 구조를 나타내는 단면을 도시한 것으로서, 반도체 기판(10) 상부에 제 1 Si 에피층 패턴(15), 제 2 Si 에피층(23) 및 게이트 산화막(40)을 포함하는 활성 영역이 소자 분리막(35)에 의해서 격리된 것을 나타낸다.
이후의 공정은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
그러나 상술한 종래 기술에 따른 반도체 소자의 제조 방법은 셀 트랜지스터의 채널 영역을 제외한 두 개의 전하 저장 콘택 영역과 하나의 비트 라인 콘택 영역 하부의 반도체 기판과 제 2 Si 에피층 사이의 계면에 산화막을 형성하는 구조로 되어 있어, 제 2 Si 에피층 평면상에 채널 영역을 형성하기 때문에 디자인 룰(Design Rule)이 감소함에 따라 단 채널 효과가 증가된다.
또한, 채널 길이를 증가시키기 위한 리세스 게이트 구조에서는 리세스 게이트 영역 내의 소자 분리막과 반도체 기판의 계면에 실리콘 뿔이 형성된다. 이러한 실리콘 뿔은 셀 트랜지스터의 문턱 전압을 낮추게 되며 누설 전류를 증가시키고 리프레쉬 특성을 저하시킨다. 따라서, 공정 수율과 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 단 채널 효과를 감소시키기 위한 리세스 게이트 구조와 비트 라인 콘택 영역 하부의 Si 에피층과 반도체 기판의 계면에만 산화막이 형성된 구조로 반도체 소자를 설계함으로써, 소자의 리프레쉬 특성을 개선하고 셀 트랜지스터의 구동 전류를 증가시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판 상부에 SiGe 에피층과 제 1 Si 에피층을 형성하는 단계와, (b) 저장 전극 콘택 예정 영역 및 이와 인접한 게이트 예정 영역의 일부를 노출하는 제 1 마스크 패턴을 형성하는 단계와, (c) 제 1 마스크 패턴을 마스크로 Si 에피층 및 SiGe 에피층을 식각하여 반도체 기판을 노출하는 단계와, (d) 제 1 마스크 패턴을 제거하는 단계와, (e) 전체 표면 상부에 평탄화된 제 2 Si 에피층을 적층하여 남은 Si 에피층과 SiGe 에피층을 매립하는 단계와, (f) 소자 분리 예정 영역의 반도체 기판을 소정 두께 식각하여 트렌치를 형성하는 단계와, (g) 트렌치의 측벽을 통하여 SiGe 에피층을 제거하는 단계와, (h) SiGe 에피층이 제거된 공간 및 트렌치를 매립하는 소자 분리막을 형성하여 활성 영역을 정의하는 단계와, (i) 전체 표면 상부에 활성 영역 및 이와 인접한 소자 분리막을 부분적으로 노출하는 제 2 마스크와 게이트 예정 영역의 일부를 노출하는 제 3 마스크에 의해 중첩된 부분을 노출하는 제 2 중첩 마스크 패턴을 형성하는 단계와, (j) 제 2 중첩 마스크 패턴을 마스크로 노출된 소자 분리막 및 제 2 Si 에피층을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계와, (k) 제 2 중첩 마스크 패턴을 제거하여 활성 영역을 노출하는 단계와, (l) 노출된 활성 영역 표면에 게이트 절연막을 형성하는 단계와, (m) 게이트 영역에 리세스 게이트 영역을 매립하는 게이트 전극을 형성하여 게이트 전극 및 게이트 절연막을 포함하여 이루어진 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 레이아웃이고, 도 6a는 본 발명의 제 1 실시 예에 따른 도 5의 간략한 레이아웃이며, 도 6b는 본 발명의 제 2 실시 예에 따른 도 5의 간략한 레이아웃이다.
도 5를 참조하면, 활성 영역(101), 채널 연결 마스크 영역(103), 리세스 게이트 마스크 영역(105), 리세스 채널 마스크 영역(107), 및 게이트 영역(109)을 도시하고 있고, 채널 연결 마스크 영역(103)의 선 폭은 게이트 영역(109)의 선 폭보다 2C만큼 넓고, 리세스 게이트 마스크 영역(105)의 선 폭은 게이트 영역(109)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있으며, C 값의 범위는 1/3Fx≤ C < Fx이며, D 값의 범위는 0 ≤ D < 0.5Fx (단, Fx는 게이트 영역의 선 폭)인 것이 바람직하다.
도 6a를 참조하면, 본 발명의 제 1 실시 예에 따른 채널 연결 마스크 영역(103)과 리세스 채널 마스크 영역(107)을 도시하고 있다. 이때, 리세스 채널 마스크 영역(107)은 한쪽 폭이 3Fx+2A이고, 다른 쪽 폭이 Fy+2B인 것이 바람직하며, A 및 B 값의 범위는 각각 -D ≤ A < 0.5Fx이며, 0 < B < 0.5Fy (단, 0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이고, Fy는 활성 영역의 선 폭)인 것이 바람직하다.
도 6b를 참조하면, 본 발명의 제 2 실시 예에 따른 채널 연결 마스크 영역(103)과 리세스 채널 마스크 영역(107-1)을 도시하고 있다. 이때, 리세스 채널 마스크 영역(107-1)은 한쪽 폭이 Fx+2A이고, 다른 쪽 폭이 Fy+2B인 것이 바람직하며, A 및 B 값의 범위는 각각 -D ≤ A < 0.5Fx이며, 0 < B < 0.5Fy (단, 0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이고, Fy는 활성 영역의 선 폭)인 것이 바람직하다.
도 7a 내지 7h는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 7a(i) 내지 7h(i)는 도 5의 I-I'을 따른 단면도들이고, 도 7a(ii) 내지 7h(ii)는 도 5의 II-II'을 따른 단면도들이다.
도 7a를 참조하면, 반도체 기판(110) 상부에 SiGe 에피층(미도시), 제 1 Si 에피층(미도시) 및 제 1 절연막(미도시)의 적층구조를 형성한다. 다음으로, 상기 제 1 절연막 상부에 감광막을 도포하고, 이를 노광 및 현상하여 도 5의 채널 연결 마스크 영역(103)을 노출하는 제 1 마스크 패턴(미도시)을 형성한다. 여기서, 도 5 의 채널 연결 마스크 영역(103)은 저장 전극 콘택 예정 영역 및 이와 양측에 인접한 소정 선 폭(C)의 게이트 예정 영역을 포함하는 것이 바람직하다(단, 1/3Fx≤ C < Fx, Fx는 게이트 영역의 선 폭). 이후, 상기 제 1 마스크 패턴을 식각 마스크로 상기 적층구조를 식각하여 SiGe 에피층 패턴(113), 제 1 Si 에피층 패턴(115) 및 제 1 절연막 패턴(120)의 적층구조 사이의 반도체 기판(110)을 노출한다. 여기서, 제 1 절연막 패턴(120)은 제 1 산화막(117)과 제 1 질화막(119)의 적층구조를 포함하는 것이 바람직하다. 다음으로, 상기 제 1 마스크 패턴을 제거한다.
도 7b를 참조하면, 제 1 절연막 패턴(120)을 제거한 후, 노출된 반도체 기판(110)과 남은 SiGe 에피층 패턴(113) 및 제 1 Si 에피층 패턴(115)을 매립하는 평탄화된 제 2 Si 에피층(123)을 형성한다. 여기서, 제 1 절연막 패턴(120) 제거 공정은 습식 식각방법으로 수행되는 것이 바람직하다.
도 7c를 참조하면, 제 2 Si 에피층(123) 상부에 제 2 절연막(130)을 형성하고, 소자 분리 마스크(미도시)를 식각 마스크로 소자 분리 예정 영역의 제 2 절연막(130), 제 2 Si 에피층(123), 제1 Si 에피층(115), SiGe 에피층(113) 및 소정 두께의 반도체 기판(110)을 식각하여 소자 분리용 트렌치(133)를 형성한다. 다음으로, 트렌치(133)의 측벽을 통한 습식 식각방법으로 남아있는 SiGe 에피층 패턴(113)을 제거하여 SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)을 형성한다. 여기서, 제 2 절연막(130)은 제 2 산화막(125)과 제 2 질화막(127)의 적층구조를 포함하는 것이 바람직하다.
도 8은 도 5의 III-III'을 따라 도 7c의 구조를 나타내는 단면을 도시한 것으로서, SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)을 도시한다.
도 7d를 참조하면, SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)의 표면과 트렌치 표면에 열 산화막(미도시)을 성장시키고, SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)과 트렌치(133)를 매립하는 소자 분리용 절연막(미도시)을 형성한다. 이때, 상기 소자 분리용 절연막 절연막 대신 열 산화막 표면에 열 산화막(미도시)을 성장시키고, 상기 열 산화막 표면에 CVD(Chemical Vapor Deposition) 방법으로 얇은 절연막(미도시)을 형성한 후 SiGe 에피층 패턴(113)이 제거된 언더컷 형태의 공간(137)과 트렌치(133)를 매립하는 소자 분리용 절연막(미도시)을 형성할 수도 있다. 또한, 상기 CVD 절연막은 CVD 질화막 또는 CVD 질화막과 CVD 산화막의 적층구조 중 어느 하나인 것이 바람직하다. 그리고 상기 소자 분리용 절연막은 낮은 온도에서 산화막으로 형성하는 것이 바람직하다. 다음으로, 제 2 질화막(127)이 노출될 때까지 상기 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막(135)을 형성한다. 이후, 소정 두께의 소자 분리막(135)을 습식 식각방법으로 식각하고, 제 2 질화막(127)을 습식 식각방법으로 제거하여 제 2 산화막(125)을 노출한다. 그 다음, 소자의 불순물 농도를 조절하기 위하여 제 2 Si 에피층(123)에 불순물 이온을 주입할 수 있다.
도 7e를 참조하면, 전체 표면 상부에 제 1 하드 마스크 막(139), 제 2 하드 마스크 막(미도시) 및 감광막(미도시)을 순차적으로 적층한다. 다음으로, 상기 감광막을 노광 및 현상하여 도 5의 리세스 채널 마스크 영역(107)을 노출하는 제 3 마스크 패턴(미도시)을 형성한다. 여기서, 도 5의 리세스 채널 마스크 영역(103)은 도 5의 활성 영역(101) 및 이와 인접한 소자 분리막(135)을 부분적으로 포함하고, 리세스 채널 마스크 영역(103)의 한쪽 폭은 3Fx+2A이고, 다른 쪽 폭은 Fy+2B인 것이 바람직하며, A 및 B 값의 범위는 각각 -D ≤ A < 0.5Fx이며, 0 < B < 0.5Fy (단, 0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이고, Fy는 활성 영역의 선 폭)인 것이 바람직하다. 이후, 상기 제 3 마스크 패턴을 식각 마스크로 상기 제 2 하드 마스크 막을 식각하여 제 2 하드 마스크 막 패턴(141)을 형성한다. 여기서, 제 1 하드 마스크 막(139)과 제 2 하드 마스크 막 패턴(141)은 질화막, 폴리실리콘막, 비정질 탄소(amorphous Carbo)막, SiON막 또는 이들의 조합 중 어느 하나의 막을 포함하는 것이 바람직하다. 다음으로, 상기 제 3 마스크 패턴을 제거한다. 한편, 본 발명의 제 2 실시 예에 따른 핀 마스크 영역(107-1)을 이용한 식각 공정을 수행하여 활성 영역과 이와 인접한 소자 분리막(135)을 부분적으로 노출하는 비슷한 결과를 얻을 수 있으나, 여기서는 이에 대한 설명을 생략한다.
도 7f를 참조하면, 전체 표면 상부에 감광막(미도시)을 다시 도포한 후, 이를 노광 및 현상하여 도 5의 리세스 게이트 마스크 영역(105)을 노출하는 제 4 마스크 패턴(미도시)을 형성한다. 여기서, 도 5의 리세스 게이트 마스크 영역(105)은 게이트 영역(109)의 선 폭보다 2D만큼 좁은 것이 바람직하다 (단, 0≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭). 다음으로, 제 4 마스크 패턴(미도시)과 제2 하드 마스 크 패턴(미도시)을 식각 마스크로 노출된 제 1 하드 마스크 막(139)을 식각하여 리세스 게이트 영역을 정의하는 제 1 하드 마스크 막 패턴(139a)을 형성한다. 이후, 상기 제 4 마스크 패턴을 제거한 후, 상기 제 1 하드 마스크 막 패턴(139a)을 식각 마스크로 노출된 제 2 산화막(125)과 소정 두께의 제 2 Si 에피층(123)을 식각하여 리세스 게이트 영역(143)을 형성한다. 이때, 리세스 게이트 영역(143) 내 소자 분리막(135)의 측벽에 실리콘 뿔의 형성을 방지하기 위하여, 다음 세 가지 방법 중 어느 하나의 방법을 이용할 수 있다. 첫 번째 방법으로, 상기 제 1 하드 마스크 막 패턴(139a)을 식각 마스크로 노출된 소자 분리막(135)을 소정 두께 식각하여 제 2 Si 에피층(123)의 측벽을 노출한다. 이후, 노출된 제 2 Si 에피층(123)을 소정 두께 식각하여 리세스 게이트 영역(143)을 형성할 수 있다. 두 번째 방법으로, 제 1 하드 마스크 막 패턴(139a)을 식각 마스크로 노출된 제 2 Si 에피층(123)을 소정 두께 식각하여 소자 분리막(135)의 측벽을 노출한다. 이후, 노출된 소자 분리막(135)을 소정 두께 식각하여 리세스 게이트 영역(143)을 형성할 수 있다. 마지막으로, 제 1 하드 마스크 막 패턴(139a)을 식각 마스크로 노출된 제 2 Si 에피층(123) 및 소자 분리막(135)의 식각 선택비를 조절하여 이를 식각함으로써, 리세스 게이트 영역(143)을 형성할 수 있다. 그 다음, 제 2 하드 마스크 막 패턴(141)을 제거한다. 이때, 리세스 게이트 영역(143)의 형성을 위한 식각공정 시 제 2 하드 마스크 막 패턴(141)을 동시에 식각할 수도 있다.
도 7g를 참조하면, 남은 제 1 하드 마스크 막 패턴(139a)을 제거한 후, 제 2 산화막(125)을 습식 식각방법으로 제거하여 활성 영역의 제 2 Si 에피층(123)을 노 출한다. 다음으로, 활성 영역의 제 2 Si 에피층(123) 상부에 게이트 절연막(140)을 형성한다. 여기서, 게이트 절연막(140)은 산화막인 것이 바람직하다. 이후, 적어도 리세스 게이트 영역(143)을 매립하는 하부 게이트 전극층(145)을 형성하고, 하부 게이트 전극층(145) 상부에 상부 게이트 전극층(150)과 하드 마스크층(155)을 순차적으로 형성하여 하부 게이트 전극층(145), 상부 게이트 전극층(150) 및 하드 마스크층(155)의 적층구조(160)를 형성한다.
도 7h를 참조하면, 적층구조(160)를 게이트 마스크(미도시)로 식각하여 게이트 절연막(140), 하부 게이트 전극(145a), 상부 게이트 전극(150a) 및 하드 마스크층 패턴(155a)의 게이트 구조물(165)을 형성한다. 여기서, 하부 게이트 전극층(145)은 폴리실리콘층, SiGe층 또는 이들의 조합 중 어느 하나이고, 상부 게이트 전극층(150)은 텅스텐 실리사이드층, 텅스텐 질화막, 티타늄 질화막, 텅스텐층 또는 이들의 조합 중 어느 하나인 것이 바람직하다. 한편, 하부 게이트 전극층(145)과 상부 게이트 전극층(150) 사이에 게이트 장벽막(미도시)을 추가로 형성할 수 있으며, 상기 게이트 장벽막은 텅스텐 질화막, 텅스텐 실리콘 질화막, 티타늄 질화막, 티타늄 실리콘 질화막, 텅스텐 질화막, 텅스텐 실리콘층 또는 이들의 조합 중 어느 하나인 것이 바람직하다.
이후의 공정은 LDD 영역 형성, 게이트 측벽 절연막 형성, S/D 영역 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 단 채널 효과를 감소시키기 위한 리세스 게이트 구조와 비트 라인 콘택 영역 하부의 Si 에피층과 반도체 기판의 계면에만 산화막이 형성된 구조로 반도체 소자를 설계함으로써, 비트 라인 콘택 깊이를 얇게하여 콘택 저항을 감소시킬 수 있고, 리세스 게이트 구조로 셀 트랜지스터를 형성하여 단 채널 효과를 개선할 수 있다. 또한, 리세스 채널 마스크 영역과 리세스 게이트 마스크 영역이 중첩되는 부분 만에 리세스 게이트 영역을 형성함으로써, 소자 분리막과 리세스 게이트 마스크 영역 사이에 과도한 정렬 오차가 발생시 원하지 않는 부분의 반도체 기판의 노출을 막아 전하 저장 콘택 영역의 식각이 방지된다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법은 소자의 단 채널 효과를 개선하고, 리프레쉬 특성을 향상시켜 공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (22)
- (a) 반도체 기판 상부에 SiGe 에피층과 제 1 Si 에피층을 형성하는 단계;(b) 저장 전극 콘택 예정 영역 및 이와 인접한 게이트 예정 영역의 일부를 노출하는 제 1 마스크 패턴을 형성하는 단계;(c) 상기 제 1 마스크 패턴을 마스크로 상기 Si 에피층 및 SiGe 에피층을 식각하여 반도체 기판을 노출하는 단계;(d) 상기 제 1 마스크 패턴을 제거하는 단계;(e) 전체 표면 상부에 평탄화된 제 2 Si 에피층을 적층하여 남은 상기 Si 에피층과 SiGe 에피층을 매립하는 단계;(f) 소자 분리 예정 영역의 상기 반도체 기판을 소정 두께 식각하여 트렌치를 형성하는 단계;(g) 상기 트렌치의 측벽을 통하여 상기 SiGe 에피층을 제거하는 단계;(h) 상기 SiGe 에피층이 제거된 공간 및 상기 트렌치를 매립하는 소자 분리막을 형성하여 활성 영역을 정의하는 단계;(i) 전체 표면 상부에 상기 활성 영역 및 이와 인접한 소자 분리막을 부분적으로 노출하는 제 2 마스크와 게이트 예정 영역의 일부를 노출하는 제 3 마스크에 의해 중첩된 부분을 노출하는 제 2 중첩 마스크 패턴을 형성하는 단계;(j) 상기 제 2 중첩 마스크 패턴을 마스크로 노출된 소자 분리막 및 제 2 Si 에피층을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계;(k) 상기 제 2 중첩 마스크 패턴을 제거하여 활성 영역을 노출하는 단계;(l) 상기 노출된 활성 영역 표면에 게이트 절연막을 형성하는 단계; 및(m) 게이트 영역에 상기 리세스 게이트 영역을 매립하는 게이트 전극을 형성하여 게이트 전극 및 게이트 절연막을 포함하여 이루어진 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (b) 단계는 전체 표면 상부에 감광막을 형성하는 단계; 및상기 감광막을 채널 연결 마스크로 노광 및 현상하여 저장 전극 콘택 예정 영역 및 이와 양측에 인접한 소정 선 폭(C)의 게이트 예정 영역을 노출하는 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 채널 연결 마스크의 소정 선 폭(C)은 1/3Fx 내지 Fx인 것을 특징으로 하는 반도체 소자의 제조 방법 (단, Fx는 게이트 영역의 선 폭이다).
- 제 1항에 있어서,상기 (g) 단계의 상기 SiGe 에피층을 제거하는 공정은 습식 식각방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (h) 단계는상기 SiGe 에피층이 제거된 공간과 트렌치의 표면에 열 산화막을 성장시키는 단계;상기 SiGe 에피층이 제거된 공간과 트렌치를 매립하는 소자 분리용 절연막을 형성하는 단계; 및상기 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (h) 단계는상기 SiGe 에피층이 제거된 공간과 트렌치의 표면에 열 산화막을 성장시키는 단계;상기 열 산화막 표면에 CVD 절연막을 형성하는 단계;상기 SiGe 에피층이 제거된 공간과 트렌치를 매립하는 소자 분리용 절연막을 형성하는 단계; 및상기 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 CVD 절연막은 CVD 질화막, CVD 산화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (i) 단계는전체 표면 상부에 제 1 하드 마스크 막과 제 2 하드 마스크 막을 순차적으로 형성하는 단계;상기 제 2 하드 마스크 막 상부에 감광막을 도포한 후 이를 리세스 채널 마스크로 노광 및 현상하여 상기 활성 영역 및 이와 인접한 소자 분리막을 부분적으로 노출하는 제 3 마스크 패턴을 형성하는 단계;상기 제 3 마스크 패턴을 마스크로 제 2 하드 마스크 막을 식각하여 제 2 하드 마스크 막 패턴을 형성하는 단계;상기 제 3 마스크 패턴을 제거한 후, 전체 표면 상부에 감광막을 다시 도포하는 단계;상기 감광막을 리세스 게이트 마스크로 노광 및 현상하여 게이트 예정 영역 의 일부를 노출하는 제 4 마스크 패턴을 형성하는 단계; 및상기 제 4 마스크 패턴과 제 2 하드 마스크 막 패턴을 마스크로 노출된 제 1 하드 마스크 막을 식각하여 제 2 Si 에피층을 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제 1 하드 마스크 막은 질화막, 폴리실리콘막, 비정질 탄소(amorphous Carbon) 막, SiON 막 및 이들의 조합 중 선택된 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제 2 하드 마스크 막은 질화막, 폴리실리콘막, 비정질 탄소(amorphous Carbon) 막, SiON 막 및 이들의 조합 중 선택된 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 리세스 채널 마스크는 한쪽 폭이 3Fx+2A이고, 다른 쪽 폭이 Fy+2B인 것을 특징으로 하는 반도체 소자의 제조 방법 (단, -D ≤ A < 0.5Fx, 0 < B < 0.5Fy, 0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이며, Fy는 활성 영역의 선 폭이다).
- 제 8항에 있어서,상기 리세스 채널 마스크는 한쪽 폭이 Fx+2A이고, 다른 쪽 폭이 Fy+2B인 것을 특징으로 하는 반도체 소자의 제조 방법 (단, -D ≤ A < 0.5Fx, 0 < B < 0.5Fy, 0 ≤ D < 0.5Fx, Fx는 게이트 영역의 선 폭이며, Fy는 활성 영역의 선 폭이다).
- 제 8항에 있어서,상기 리세스 게이트 마스크는 게이트 영역의 선 폭(Fx)보다 2D만큼 좁은 것을 특징으로 하는 반도체 소자의 제조 방법 (단, 0≤ D < 0.5Fx).
- 제 8항에 있어서,상기 (j) 단계의 식각공정 시 제 3 마스크 패턴은 동시에 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (j) 단계는상기 제 2 중첩 마스크 패턴을 마스크로 노출된 소자 분리막을 소정 두께 식각하여 제 2 Si 에피층의 측벽을 노출하는 단계; 및상기 노출된 제 2 Si 에피층을 소정 두께 식각하여 실리콘 뿔의 형성이 방지된 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
- 제 1항에 있어서,상기 (j) 단계는상기 제 2 중첩 마스크 패턴을 마스크로 노출된 제 2 Si 에피층을 소정 두께 식각하여 소자 분리막의 측벽을 노출하는 단계; 및상기 노출된 소자 분리막을 소정 두께 식각하여 실리콘 뿔의 형성이 방지된 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (j) 단계는상기 제 2 중첩 마스크 패턴을 마스크로 노출된 제 2 Si 에피층 및 소자 분리막을 소정 두께 식각하여 리세스 게이트 영역을 형성하되, 상기 식각공정은 제 2 Si 에피층 및 소자 분리막의 식각 선택비를 조절하여 수행되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트 전극은 하부 게이트 전극과 상부 게이트 전극의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 하부 게이트 전극은 폴리실리콘층, SiGe층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 상부 게이트 전극은 텅스텐 실리사이드층, 텅스텐 질화막, 티타늄 질화막, 텅스텐층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 게이트 전극은 하부 게이트 전극과 상부 게이트 전극 사이에 게이트 장벽막을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 21항에 있어서,상기 게이트 장벽막은 텅스텐 질화막, 텅스텐 실리콘 질화막, 티타늄 질화막, 티타늄 실리콘 질화막, 텅스텐 질화막, 텅스텐 실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family
ID=37621606
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| A201 | Request for examination | ||
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| GRNT | Written decision to grant | ||
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