TWI839019B - 使用增強圖案化技術製造半導體裝置的方法 - Google Patents

Abstract

一種半導體裝置製作方法包括：形成其中具有第一區及第二區的基板，在第一區與第二區中主動區的排列密度不同。形成在第一區中界定胞元主動區的胞元溝槽，並形成在第二區中界定周邊主動區的周邊溝槽。在胞元溝槽及周邊溝槽中形成第一絕緣層。選擇性地形成覆蓋位於第一區中的第一絕緣層並暴露出位於第二區中的第一絕緣層的遮罩。使用選擇性介電質堆疊沈積製程在第二區中由遮罩暴露出的第一絕緣層上形成第二絕緣層。藉由移除遮罩而暴露出第一區中的第一絕緣層。在位於第一區中的第一絕緣層上及位於第二區中的第二絕緣層上形成第三絕緣層。

Description

使用增強圖案化技術製造半導體裝置的方法 [優先權申請案的參考]

本申請案主張於2021年12月21日提出申請的韓國專利申請案第10-2021-0183437號的優先權，所述韓國專利申請案的揭露內容併入本案供參考。

本揭露的實例性實施例是有關於製造半導體裝置的方法。

根據電子工業的發展及使用者的需求，電子裝置已經被設計成大小減小且具有高效能。因此，在電子裝置中使用的半導體裝置亦已被要求進行高度整合並具有高效能。為了製造高度按比例縮放的半導體裝置，裝置隔離層在各別單元裝置之間達成電性隔離的功能已變得重要。為了實施精細圖案，製造半導體裝置的製程已變得更加複雜，並且製造成本亦已增加。

本揭露的實例性實施例是提供一種電性性質改善且藉由 簡化的製造製程進行製造的半導體裝置及其製造方法。

根據本揭露的實例性實施例，一種製造半導體裝置的方法包括在蝕刻目標層上形成第一遮罩層、第二遮罩層及第三遮罩層的堆疊，所述蝕刻目標層設置於基板上。藉由對第三遮罩層進行蝕刻而形成第三遮罩圖案，且然後在第三遮罩圖案上形成第一間隔件層。然後形成覆蓋(位於基板的第一區上的)第一間隔件層並暴露出(位於基板的第二區上的)第一間隔件層的遮罩。使用選擇性介電質堆疊(dielectric-on-dielectric)沈積製程形成覆蓋在第二區上由遮罩暴露出的第一間隔件層的第二間隔件層。然後藉由移除遮罩而暴露出位於第一區上的第一間隔件層。然後藉由對位於第一區上的第一間隔件層進行蝕刻而形成第一間隔件圖案，並藉由對位於第二區上的第一間隔件層及第二間隔件層進行蝕刻而形成第二間隔件圖案。藉由使用第一間隔件圖案及第二間隔件圖案作為蝕刻遮罩來對第二遮罩層進行蝕刻而形成第二遮罩圖案。此後，藉由使用第二遮罩圖案作為蝕刻遮罩來對第一遮罩層進行蝕刻而形成第一遮罩圖案。然後可使用第一遮罩圖案作為蝕刻遮罩來對蝕刻目標層進行蝕刻。

根據本揭露的另一實施例，一種製造半導體裝置的方法包括形成其中具有第一區及第二區的基板，在第一區與第二區中主動區的排列密度不同。然後形成胞元溝槽以在第一區中界定胞元主動區，並形成周邊溝槽以在第二區中界定周邊主動區。然後在胞元溝槽中及周邊溝槽中形成第一絕緣層。然後形成覆蓋位於 第一區中的第一絕緣層並暴露出位於第二區中的第一絕緣層的遮罩。使用選擇性介電質堆疊沈積製程在第二區中由遮罩暴露出的第一絕緣層上形成第二絕緣層。然後藉由移除遮罩而暴露出位於第一區中的第一絕緣層。然後在位於第一區中的第一絕緣層上及位於第二區中的第二絕緣層上形成第三絕緣層。

根據本揭露的又一實施例，一種製造半導體裝置的方法包括形成具有第一區及第二區的基板，在第一區與第二區中主動區的排列密度不同。然後形成胞元溝槽，所述胞元溝槽在第一區中界定胞元主動區，並包括在第一區中具有相對窄的寬度的第一胞元溝槽部分、以及在第一區中具有相對寬的寬度的第二胞元溝槽部分。還形成周邊溝槽，所述周邊溝槽在第二區中界定周邊主動區，並且包括在第二區中具有相對窄的寬度的第一周邊溝槽部分、以及在第二區中具有相對寬的寬度的第二周邊溝槽部分。然後形成第一絕緣層，所述第一絕緣層與胞元溝槽中的胞元主動區的側壁接觸，並且與周邊溝槽中的周邊主動區的側壁接觸。然後在使用選擇性介電質堆疊沈積製程在位於第二區中的第一絕緣層上形成第二絕緣層之前，在位於第一區中的第一絕緣層上形成遮罩。然後藉由移除遮罩而暴露出位於第一區中的第一絕緣層。然後在位於第一區中的第一絕緣層上及位於第二區中的第二絕緣層上形成第三絕緣層。然後在第三絕緣層上形成第四絕緣層。然後實行平坦化製程，直至暴露出基板的上表面為止。形成在基板中的第一區中穿過胞元主動區的閘極溝槽。然後在閘極溝槽中形成 閘極，並在第二區的周邊主動區上形成周邊閘極。

1:第一區

2:第二區

10:第一遮罩層/遮罩層

10P1、10P2:第一遮罩圖案

11、101、301:基板

20:第二遮罩層/遮罩層

20P1、20P1’、20P2、20P2’:第二遮罩圖案

30:第三遮罩層/遮罩層

30P:第三遮罩圖案

32:第一間隔件層

32P、32P’:第一間隔件圖案

32P_h、34P_h:水平部分

32P_v、34P_v:垂直部分

34:第二間隔件層

34P、34P’:第二間隔件圖案

40P:第四遮罩圖案

50、230:遮罩

100、300:半導體裝置

102:胞元溝槽

102a:第一胞元溝槽部分

102b:第二胞元溝槽部分

103:周邊溝槽

103a:第一周邊溝槽部分

103b:第二周邊溝槽部分/第二周邊溝槽

105:胞元主動區/主動區

106、306:周邊主動區

110、310:胞元裝置隔離層

112:第一隔離絕緣層

116:第二隔離絕緣層

120、320:周邊裝置隔離層

122:第一周邊絕緣層

124:第二周邊絕緣層

126:第三周邊絕緣層

128:第四周邊絕緣層

212、222:第一絕緣層

216、226:第三絕緣層

218、228:第四絕緣層

224:第二絕緣層

305:胞元主動區

305a:第一雜質區

305b:第二雜質區

308:周邊主動區

308a、308b:源極/汲極圖案

312:第一隔離絕緣層

316:第二隔離絕緣層

322:第一周邊絕緣層

324:第二周邊絕緣層

402、402a、495:閘極絕緣層

404:閘極電極/閘極

404a:閘極電極

406:閘極頂蓋層

410:緩衝絕緣層

420:位元線結構

422a:第一導電圖案/位元線

422b:第二導電圖案/位元線

422c:第三導電圖案/位元線

424:硬遮罩圖案

425:絕緣圖案/絕緣層

430:第一接觸插塞

430H:第一接觸孔

440:絕緣間隔件

450:第二接觸插塞

450H:第二接觸孔

460、560:障壁層

470:著陸接墊

475、575:絕緣結構

480:閘極電極結構/周邊閘極

482a:第一閘極導電圖案

482b:第二閘極導電圖案

482c:第三閘極導電圖案

484:閘極絕緣頂蓋線

490:閘極絕緣間隔件

495a:層間絕緣層

570:導電線

BC:儲存節點接觸件

BL:位元線

D1、W1:第一寬度

D2、W2:第二寬度

DC:直接接觸件

da1:第一距離

da2:第二距離

ds1:第一距離

ds2:第二距離

ET:蝕刻目標層

I-I’、II-II’、III-III’、IV-IV’、V-V’、VI-VI’、VII-VII’:線

L:長軸

L1:長側壁

P1:第一寬度/寬度

P2:第二寬度/寬度

P3:第三寬度/寬度

P4:第四寬度/寬度

PA1、PB1:第一圖案部分

PA2、PB2:第二圖案部分

R:凹陷區

S:短軸

S1:短側壁/操作

S2、S3、S4a、S4b、S5、S6、S7、S8、S9、S10、S20、S30、S40、S50、S60、S70、S80:操作

TR:電晶體

WL:字元線

X、Y:方向

藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在附圖中：

圖1是依序示出根據本揭露的實例性實施例製造半導體裝置的方法的製程的流程圖。

圖2A至圖11B是示出根據本揭露的實例性實施例製造半導體裝置的方法的圖式。

圖12A、圖12B及圖13是示出根據本揭露的實例性實施例製造半導體裝置的方法的圖式。

圖14是示出根據本揭露的實例性實施例的半導體裝置的平面圖。

圖15是根據本揭露的實例性實施例，分別示出圖14中的第一區1及第二區2的配置的平面圖。

圖16包括根據本揭露的實例性實施例，示出沿著圖15中的線I-I’、II-II’、III-III’及IV-IV’截取的半導體裝置的剖視圖。

圖17是依序示出根據本揭露的實例性實施例製造半導體裝置的方法的製程的流程圖。

圖18至圖24是示出根據本揭露的實例性實施例的半導體裝置的剖視圖。

圖25是示出根據本揭露的實例性實施例的半導體裝置的平 面圖。

圖26A、圖26B及圖26C是示出根據本揭露的實例性實施例，沿著圖25中的線V-V’、VI-VI’及VII-VII’截取的半導體裝置的剖視圖。

圖27A是示出在與圖14中的第二區2對應的區中的半導體裝置的剖視圖。

圖27B是示出在與圖14中的第二區2對應的區中的半導體裝置的剖視圖。

在下文中，將參照附圖對本揭露的實施例進行如下闡述。

圖1是示出根據實例性實施例製造半導體裝置的方法的連續製程的流程圖，且圖2A至圖11B是中間結構的剖視圖，其示出根據實例性實施例製造半導體裝置的方法。

參照圖1、圖2A及圖2B，可於在基板11上延伸的蝕刻目標層ET上形成多個遮罩層10、20及30(S1)。所述多個遮罩層10、20及30可包括第一遮罩層10、位於第一遮罩層10上的第二遮罩層20及位於第二遮罩層20上的第三遮罩層30，使得第二遮罩層20在第一遮罩層10與第三遮罩層30之間延伸。所述多個遮罩層10、20及30可共同用作用於在蝕刻目標層ET上形成圖案的遮罩，或者可被配置為用於形成遮罩的層。舉例而言，第一遮罩層10可用作用於在蝕刻目標層ET上形成圖案的硬遮罩，且第二遮罩層20及第三遮罩層30可用於對所述硬遮罩進行圖案化。

基板11可被配置為例如矽晶圓等半導體基板。蝕刻目標層ET可被配置為形成於基板11上的導電層或電性絕緣層。並且，在實例性實施例中，蝕刻目標層ET可對應於基板11的一部分。舉例而言，蝕刻目標層ET可與以線型進行圖案化的裝置的組件對應。蝕刻目標層ET可被配置為例如位元線結構(圖26A中的「420」)的一部分、基板11中用於形成掩埋通道陣列電晶體(buried channel array transistor，BCAT)的閘極的一部分、用於形成著陸接墊(圖26A中的「470」)的導電層、或者用於在位元線結構之間形成絕緣圖案(圖26B、圖26C中的「425」)的絕緣層。

端視蝕刻目標層ET的材料而定，所述多個遮罩層10、20及30可具有各種膜材料。具體而言，所述多個遮罩層10、20及30可由相對於設置於其下方的蝕刻目標層ET及/或不同的遮罩層而言具有蝕刻選擇性的材料形成。舉例而言，所述多個遮罩層10、20及30中的每一者可由含矽材料(例如，氧化矽、氮氧化矽、氮化矽或複晶矽)、非晶碳層(amorphous carbon layer，ACL)或由碳氫化合物或其衍生物組成的含碳材料中的至少一者形成，例如由旋塗硬遮罩(spin-on hardmask，SOH)、底部抗反射塗層(bottom anti-reflective coating，BARC)、金屬或有機材料形成。

現在參照圖2、圖3A及圖3B，在一些實施例中，可藉由對第三遮罩層30進行蝕刻來形成第三遮罩圖案30P(S2)。首先，可在第三遮罩層30上形成光阻層(圖中未示出)，並且可藉由實行光微影製程而對光阻層進行圖案化。此後，可使用經圖案化的 光阻層對第三遮罩層30實行蝕刻製程。可對第三遮罩層30進行圖案化以與經圖案化的光阻層對應，並且第三遮罩圖案30P可為例如在第一方向上延伸的線型圖案。

現在參照圖2、圖4A及圖4B，可在第三遮罩圖案30P上形成(例如，共形地沈積)第一間隔件層32(S3)。在一些實施例中，第一間隔件層32可被形成為位於基板11的整個區上的毯覆層，且可延伸以覆蓋第三遮罩圖案30P的上表面及側表面，並且可被形成為覆蓋第二遮罩層20的上表面的被暴露出的部分。第一間隔件層32可由例如相對於所述多個遮罩層10、20及30具有蝕刻選擇性的材料形成。舉例而言，第一間隔件層32可包含氧化矽、氮化矽及氮氧化矽中的至少一者。

參照圖2、圖5A及圖5B，可形成覆蓋基板11的第一區1上的第一間隔件層32並暴露出基板11的第二區2上的第一間隔件層32的遮罩50(S4a)，且然後可藉由選擇性沈積而形成第二間隔件層34以覆蓋在第二區2上由遮罩50暴露出的第一間隔件層32(S4b)。

遮罩50可完全覆蓋基板11的第一區1。遮罩50可不形成於基板11的第二區2上。遮罩50可與基板11的第一區1上的第一間隔件層32接觸，並且可暴露出基板11的第二區2上的第一間隔件層32。遮罩50可由蝕刻選擇性不同於所述多個遮罩層10、20及30的蝕刻選擇性的材料形成。舉例而言，遮罩50可由光阻形成。

第二間隔件層34可藉由介電質堆疊的選擇性沈積製程來形成，以覆蓋位於第二區2上的第一間隔件層32。由於用於沈積第二間隔件層34的絕緣材料對第一間隔件層32中所包含的絕緣材料具有較遮罩50大的親和力，因此第二間隔件層34可僅沈積於第一間隔件層32的表面上。舉例而言，形成第二間隔件層34的氧化矽膜可選擇性地僅沈積於用於形成第二區2上的第一間隔件層32的氧化矽膜的表面上。第二間隔件層34可包含與第一間隔件層32相同的絕緣材料。遮罩50及選擇性沈積製程亦可應用於用於形成對主動區進行界定的裝置隔離層的製程(參見圖17至圖24)。作為另外一種選擇，根據另一實例性實施例，第二間隔件層34可藉由相對於第二區2上的第一間隔件層32的金屬堆疊(metal on metal)的選擇性沈積製程、金屬上介電質(dielectric on metal)的選擇性沈積製程、或者介電質上金屬(metal on dielectric)或碳上介電質(dielectric on carbon)的選擇性沈積製程來形成，然而，亦可存在其他組合。

參照圖2、圖6A及圖6B，可藉由移除遮罩50而在第一區1上暴露出第一間隔件層32(S5)。可使用例如剝離及/或灰化製程來移除遮罩50。可使用第一間隔件層32作為蝕刻終止層來移除遮罩50。在移除遮罩50之後，第一間隔件層32可在第一區1上被暴露出，並且覆蓋第一間隔件層32的第二間隔件層34可在第二區2上被暴露出。

參照圖2、圖7A及圖7B，可對位於第一區1上的第一間 隔件層32及位於第二區2上的第一間隔件層32及第二間隔件層34進行蝕刻(S6)。具體而言，可對第一間隔件層32及第二間隔件層34進行蝕刻，直至暴露出第三遮罩圖案30P為止。可移除第一間隔件層32的覆蓋第二遮罩層20的一些部分、以及覆蓋第三遮罩圖案30P的上表面的一些部分。可移除在第二間隔件層34的第三遮罩圖案30P之間水平延伸的一些部分、以及設置於第三遮罩圖案30P的上表面上的一些部分。可藉由對第一間隔件層32及第二間隔件層34進行蝕刻來形成第一間隔件圖案32P及第二間隔件圖案34P。

參照圖2、圖8A及圖8B，可移除第三遮罩圖案30P(S7)。可相對於第一間隔件圖案32P及第二間隔件圖案34P選擇性地移除第三遮罩圖案30P。在第一區1及第二區2上，第一間隔件圖案32P可留存，並且在第二區2上，與第一間隔件圖案32P中的每一者的一個側壁接觸的第二間隔件圖案34P可留存。

參照圖2、圖9A及圖9B，可藉由使用第一間隔件圖案32P及第二間隔件圖案34P作為蝕刻遮罩對第二遮罩層20進行蝕刻來形成第二遮罩圖案20P1及20P2(S8)。因此，在第一區1上，第二遮罩層20可被形成為具有與第一間隔件圖案32P對應的第一寬度D1的第二遮罩圖案20P1，並且位於第二區2上的第二遮罩層20可被形成為具有第二寬度D2的第二遮罩圖案20P2，所述第二寬度D2實質上等於第一間隔件圖案32P的寬度與第二間隔件圖案34P的寬度之和。因此，在相同的間距下，根據第一區1及第 二區2的圖案部分的寬度可被雙重化(dualized)。位於第二區2上的第一間隔件圖案32P的端部及第二間隔件圖案34P的端部可在此製程中或者在此製程之後被移除，並且第二遮罩層20的位於所述端部下方的一部分可被自第二區2移除。

參照圖2、圖10A及圖10B，可藉由使用第二遮罩圖案20P1及20P2作為蝕刻遮罩對第一遮罩層10進行蝕刻而形成第一遮罩圖案10P1及10P2。接下來，參照圖2、圖11A及圖11B，可使用第一遮罩圖案10P1及10P2作為蝕刻遮罩而對蝕刻目標層ET進行蝕刻(S9)，此為圖1的流程圖所示的最後一個製程步驟。

有利地，可將圖10B所示的第一遮罩圖案10P1及10P2形成為在第一區1及第二區2上具有不同寬度的圖案部分。因此，可將蝕刻目標層ET形成為在第一區1及第二區2上具有不同寬度的圖案部分。舉例而言，蝕刻目標層ET可被蝕刻並形成為位於第一區1上的相對窄的第一圖案部分PA1及位於第二區2上的相對寬的第二圖案部分PA2，使得第二圖案部分PA2中的每一者的第二寬度W2可大於第一圖案部分PA1中的每一者的第一寬度W1。然而，第一圖案部分PA1之間的間距可實質上等於第二圖案部分PA2之間的間距。第一間隔件圖案32P、第二間隔件圖案34P及第三遮罩圖案30P可在第一遮罩層10被蝕刻時或在第一遮罩層10被蝕刻之後被部分或全部移除。圖2至圖11B示出應用於雙重圖案化技術的實例性實施例，但其實例性實施例並非僅限於此，並且所述實例性實施例亦可應用於多重圖案化製程，例如，舉例而 言四重圖案化技術。

圖12A、圖12B及圖13是示出根據實例性實施例製造半導體裝置的方法的圖式，其示出參照圖2A至圖6B闡述的製造製程之後的製造製程。參照圖12A，形成第一間隔件圖案32P’及第二間隔件圖案34P’可包括形成填充第三遮罩圖案30P之間的空間的第四遮罩圖案40P，並對第四遮罩圖案40P、第一間隔件層32及第二間隔件層34進行蝕刻直至暴露出第三遮罩圖案30P為止。第四遮罩圖案40P可覆蓋位於第一區1上的第一間隔件層32的側壁，並且可覆蓋位於第二區2上的第二間隔件層34的側壁。第一間隔件層32及第二間隔件層34可被蝕刻並形成為第一間隔件圖案32P’及第二間隔件圖案34P’。第一間隔件圖案32P’及第二間隔件圖案34P’中的每一者可形成於第二遮罩層20上以具有「U」形。亦即，第一間隔件圖案32P’可具有包括水平部分32P_h及連接至水平部分32P_h並在垂直於基板11的上表面的方向上延伸的垂直部分32P_v的形狀，且第二間隔件圖案34P’可具有包括水平部分34P_h及連接至水平部分34P_h並在垂直於基板11的上表面的方向上延伸的垂直部分34P_v的形狀。

參照圖12B，可使用第一間隔件圖案32P’及第二間隔件圖案34P’來對第二遮罩層20進行蝕刻。藉由使用第一間隔件圖案32P’及第二間隔件圖案34P’對第二遮罩層20進行蝕刻來形成第二遮罩圖案20P2’可包括移除第一間隔件圖案32P’的垂直部分32P_v及第二間隔件圖案34P’的垂直部分34P_v，並且使用覆蓋第一間 隔件圖案32P’及第二間隔件圖案34P’的相應水平部分32P_h及34P_h的第四遮罩圖案40P以及覆蓋第二遮罩層20的第三遮罩圖案30P來對第二遮罩層20進行蝕刻。第二遮罩層20可被蝕刻並形成為第二遮罩圖案20P1’及20P2’。位於第一區1上的第二遮罩圖案20P1’之間的空間的第一距離ds1可實質上等於第一間隔件圖案32P’的垂直部分32P_v的寬度，並且位於第二區2上的第二遮罩圖案20P2’之間的空間的第二距離ds2可實質上等於第一間隔件圖案32P’的垂直部分32P_v的寬度與第二間隔件圖案34P’的寬度之和。第二距離ds2可大於第一距離ds1。因此，在相同的間距下，根據第一區1及第二區2，圖案部分之間的空間的距離可彼此雙重化。

此後，類似於圖10A至圖11B，可藉由使用第二遮罩圖案20P1’及20P2’對第一遮罩層10進行蝕刻來形成第一遮罩圖案，並且可使用第一遮罩圖案來對蝕刻目標層ET進行蝕刻。在第一區1與第二區2中，藉由對蝕刻目標層進行蝕刻而形成的圖案部分之間的距離可不同。舉例而言，如圖13所示，蝕刻目標層ET可被蝕刻並形成為第一區1的第一圖案部分PB1及第二區2的第二圖案部分PB2，並且第二圖案部分PB2之間的第二距離da2可大於第一圖案部分PB1之間的第一距離da1。

圖14是示出根據實例性實施例的半導體裝置的平面圖，且圖15是根據實例性實施例，分別示出圖14中的第一區1及第二區2的配置的平面圖。此外，圖16包括根據實例性實施例，示 出沿著圖15中的線I-I’、II-II’、III-III’及IV-IV’截取的半導體裝置的剖視圖。

參照圖14至圖16，半導體裝置100可包括：具有第一區1及第二區2的基板101，第一區1與第二區2具有不同的主動區排列密度；胞元主動區105及胞元裝置隔離層110，位於基板101的第一區1中；以及周邊主動區106及周邊裝置隔離層120，位於基板101的第二區2中。胞元裝置隔離層110可界定胞元主動區105，且周邊裝置隔離層120可界定周邊主動區106。

基板101可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。舉例而言，IV族半導體可包括矽、鍺或矽-鍺。基板101可更包含雜質。基板101可包括矽基板、絕緣體上矽(silicon-on-insulator，SOI)基板、鍺基板、絕緣體上鍺(germanium-on-insulator，GOI)基板、矽-鍺基板或磊晶層。

基板101的第一區1可被配置為包括排列密度相對為高的主動區的高密度區，且第二區2可被配置為包括排列密度相對為低的主動區的低密度區。主動區的排列密度可被理解為在平面圖中基板101被圖案化的程度，例如，舉例而言藉由對基板101進行蝕刻而形成的主動區的密集程度。

基板101的第一區1可被配置為半導體裝置的記憶體胞元陣列區。舉例而言，動態隨機存取記憶體(dynamic random access memory，DRAM)的胞元陣列可設置於第一區1上。在一些實例 性實施例中，包括反及(NAND)快閃記憶體的胞元陣列可設置於基板101的第一區1上。第一區1可被稱為「胞元區」。

在基板101的第二區2中，可設置電性連接至設置於第一區1上的胞元陣列的周邊電路。第二區2可包括其中未設置胞元陣列的區，例如核心區。在下文中，「周邊電路區」可指其中形成有周邊電路的區或核心區。第二區2可被稱為「周邊區」。

圖14示出第一區1被第二區2環繞的實例，但其實例性實施例不限於圖14中的佈置形式。第一區1與第二區2可具有不同於圖14所示實例的佈置形式。

胞元主動區105可包括上表面，所述上表面具有在第一方向上的短軸S及在第二方向上的長軸L。主動區105可包括寬度相同於短軸S的寬度的短側壁S1及平行於長軸L的長側壁L1。短側壁S1可被配置為彎曲的，但其實例性實施例並非僅限於此。

可設置多個胞元主動區105。所述多個胞元主動區105可在第一方向上彼此間隔開第一寬度P1。所述多個胞元主動區105可在第二方向上彼此間隔開大於第一寬度P1的第二寬度P2。所述多個胞元主動區105可在第一方向及第二方向上重複且規則地排列。所述多個胞元主動區105可交替地設置以在第一方向上彼此部分地交疊。所述多個胞元主動區105可在第二方向上線性排列。

在實例性實施例中，胞元裝置隔離層110可包括第一隔離絕緣層112及第二隔離絕緣層116。此第一隔離絕緣層112可被 設置為在彼此間隔開的多個胞元主動區105之間與所述多個胞元主動區105的側壁接觸。此外，第一隔離絕緣層112可與胞元主動區105的長側壁L1接觸，並且可在第二方向上連續地延伸。第一隔離絕緣層112可與胞元主動區105的短側壁S1接觸，並且可在第二方向上連續地延伸。

第一隔離絕緣層112可填充在第一方向上彼此間隔開第一寬度P1的所述多個胞元主動區105之間的區。第一隔離絕緣層112可不完全填充在第二方向上彼此間隔開第二寬度P2的所述多個胞元主動區105之間的區。第一隔離絕緣層112可包含絕緣材料，例如，舉例而言氧化矽。

第二隔離絕緣層116可設置於在第二方向上彼此間隔開第二寬度P2的所述多個胞元主動區105之間的第一隔離絕緣層112上。第二隔離絕緣層116的側表面及下表面可被第一隔離絕緣層112環繞。第二隔離絕緣層116可對在第二方向上彼此間隔開第二寬度P2的所述多個胞元主動區105之間的區中未被第一隔離絕緣層112填充的區進行填充。第二隔離絕緣層116可包含絕緣材料，例如，舉例而言氮化矽。

可形成多個周邊主動區106。所述多個周邊主動區106中的一些周邊主動區106可彼此間隔開相對窄的第三寬度P3。所述多個周邊主動區106中的其他周邊主動區106可彼此間隔開相對寬的第四寬度P4。第四寬度P4可大於第三寬度P3。

在實例性實施例中，周邊裝置隔離層120可包括第一周 邊絕緣層122、第二周邊絕緣層124、第三周邊絕緣層126及第四周邊絕緣層128。第一周邊絕緣層122可被設置成在彼此間隔開的多個周邊主動區106之間與周邊主動區106的側壁接觸。第一周邊絕緣層122可設置於彼此間隔開第三寬度P3的多個周邊主動區106之間。此外，第一周邊絕緣層122可設置於彼此間隔開第四寬度P4的所述多個周邊主動區106之間。如圖所示，第一周邊絕緣層122的厚度可實質上等於第一隔離絕緣層112的厚度。第一周邊絕緣層122可包含絕緣材料，例如，舉例而言氧化矽。

第二周邊絕緣層124可設置於彼此間隔開的多個周邊主動區106之間的第一周邊絕緣層122上。第二周邊絕緣層124可被設置成與第一周邊絕緣層122接觸。第二周邊絕緣層124可對在彼此間隔開第三寬度P3的所述多個周邊主動區106之間的區中未被第一周邊絕緣層122填充的區進行填充。此外，第二周邊絕緣層124可被設置成共形地覆蓋位於彼此間隔開第四寬度P4的所述多個周邊主動區106之間的區中的第一周邊絕緣層122的側壁。第二周邊絕緣層124的側表面及下表面可被第一周邊絕緣層122環繞。第二周邊絕緣層124可包含絕緣材料，例如，舉例而言氧化矽。有利地，根據本發明的一些實施例，可藉由由氧化矽形成的第一周邊絕緣層122及第二周邊絕緣層124來防止子字元線驅動區中的熱電子誘導穿通現象(hot electron induced punch-through phenomenon，HEIP)。

第三周邊絕緣層126可設置於彼此間隔開第四寬度P4的 所述多個周邊主動區106之間的第二周邊絕緣層124上。第三周邊絕緣層126可被設置成在彼此間隔開第四寬度P4的所述多個周邊主動區106之間與第二周邊絕緣層124接觸。第三周邊絕緣層126的側壁及下表面可被第二周邊絕緣層124環繞。第三周邊絕緣層126的厚度可實質上等於第二隔離絕緣層116的厚度。第三周邊絕緣層126可包含絕緣材料，例如，舉例而言氮化矽。

第四周邊絕緣層128可設置於彼此間隔開第四寬度P4的所述多個周邊主動區106之間的第三周邊絕緣層126上。第四周邊絕緣層128可被設置成與第三周邊絕緣層126接觸。第四周邊絕緣層128可對在彼此間隔開第四寬度P4的所述多個周邊主動區106之間未被第一周邊絕緣層122、第二周邊絕緣層124及第三周邊絕緣層126填充的區進行填充。第四周邊絕緣層128可包含絕緣材料，例如，舉例而言氧化矽。

圖17是依序示出根據實例性實施例製造半導體裝置的方法的製程的流程圖，且圖18至圖24是示出根據實例性實施例的半導體裝置的剖視圖。

參照圖17及圖18，可製備具有第一區1及第二區2的基板101，第一區1與第二區2具有不同的主動區排列密度，並且可形成在第一區1中界定胞元主動區105的胞元溝槽102及在第二區2中界定周邊主動區106的周邊溝槽103(S10)。由於蝕刻製程中的負載效應(loading effect)及/或反應離子蝕刻(reactive ion etching，RIE)滯後，胞元溝槽102的深度可被形成為較第二區2 的周邊溝槽103的深度窄。

胞元溝槽102可包括具有相對窄的寬度P1的第一胞元溝槽部分102a、以及具有相對寬的寬度P2的第二胞元溝槽部分102b。舉例而言，第二胞元溝槽部分102b的第二寬度P2可大於第一胞元溝槽部分102a的第一寬度P1。第一胞元溝槽部分102a的深度可不同於第二胞元溝槽部分102b的深度。舉例而言，第二胞元溝槽部分102b的深度可因RIE滯後而被形成為大於第一胞元溝槽部分102a的深度。

周邊溝槽103可包括具有相對窄的寬度P3的第一周邊溝槽部分103a、以及具有相對大的寬度P4的第二周邊溝槽部分103b。第二周邊溝槽部分103b的第四寬度P4可大於第一周邊溝槽部分103a的第三寬度P3。第一周邊溝槽部分103a的深度可不同於第二胞元溝槽部分102b的深度。舉例而言，第二胞元溝槽部分102b的深度可因RIE滯後而被形成為大於第一周邊溝槽部分103a的深度。

周邊溝槽103的臨界尺寸(critical dimension，CD)可能與半導體裝置的特徵大小的減小有關。因此，在周邊電路區的子字元線驅動區中，周邊裝置隔離層可由氧化物形成，以保持半導體裝置的各別相鄰裝置之間的電性性質。為了使周邊隔離層由氧化物形成，用於防止第一周邊溝槽部分103a被氮化物填充的製程可為必要的。

參照圖17及圖19，可在第一區1及第二區2中的胞元溝 槽102及周邊溝槽103中形成第一絕緣層212及222(S20)。如圖所示，第一絕緣層212及222可形成於胞元溝槽102的表面及周邊溝槽103的表面上。第一區1的第一絕緣層212可被形成為填充第一胞元溝槽部分102a，而不完全填充第二胞元溝槽部分102b。第二區2的第一絕緣層222可被形成為不完全填充第一周邊溝槽部分103a及第二周邊溝槽部分103b。

舉例而言，由於進行了沈積製程，因此胞元溝槽102可能在第一絕緣層212內具有接縫(seam)。在胞元溝槽102中，在第一絕緣層212中可能存在由所述接縫引起的空隙。

第一絕緣層212及222可共形地覆蓋第二胞元溝槽部分102b、以及周邊溝槽103的內壁。舉例而言，第一絕緣層212及222可被配置成在後續製程的氧化製程期間減少因氧化而導致的對胞元主動區105的消耗，並確保胞元主動區105的必要區，藉此改善胞元電晶體的開關性質。舉例而言，第一絕緣層212及222可由氧化矽形成。可使用原子層沈積(atomic layer deposition，ALD)製程、化學氣相沈積(chemical vapor deposition，CVD)製程、自由基氧化製程或自然氧化製程來形成第一絕緣層212及222。

參照圖17及圖20，可在位於第一區1中的第一絕緣層212上形成遮罩230(S30)。遮罩230可完全覆蓋基板101的第一區1。遮罩230可與位於第一區1中的第二胞元溝槽部分102b中的第一絕緣層212接觸。遮罩230可覆蓋位於第一區1中的第一 絕緣層212，並且可暴露出位於第二區2中的第一絕緣層222。遮罩230可不形成於基板101的第二區2中。遮罩230可由選擇性不同於第一絕緣層212及222的選擇性的材料形成。舉例而言，遮罩230可由光阻形成。

參照圖17及圖21A，可藉由在介電質上沈積介電質的選擇性沈積方法而在位於第二區2中的第一絕緣層222上形成第二絕緣層224(S40)。第二絕緣層224可選擇性地僅沈積於第二區2中。舉例而言，第二絕緣層224可被形成為與位於第二區2中的第一絕緣層222接觸，並且可不形成於位於第一區1中的第一絕緣層212及遮罩230上。第二絕緣層224可被形成為不覆蓋遮罩230。當藉由普通沈積方法而形成第二絕緣層224時，可能需要實行對覆蓋遮罩230的第二絕緣層224進行移除的製程。由於第二絕緣層224未形成於遮罩230上，因此可不實行對覆蓋遮罩230的第二絕緣層224進行移除的製程。

由於用於沈積第二絕緣層224的絕緣材料對形成第一絕緣層222的絕緣材料具有較遮罩230大的親和力，因此第二絕緣層224可僅沈積於位於第二區2中的第一絕緣層222的表面上。舉例而言，形成第二絕緣層224的氧化矽膜可選擇性地僅沈積於用於形成第二區2中的第一絕緣層222的氧化矽膜的表面上。第二絕緣層224可包含與第一絕緣層212及222的絕緣材料相同的絕緣材料。

第二絕緣層224可與第一周邊溝槽部分103a中的第一絕 緣層222接觸並可填充第一周邊溝槽部分103a，並且可不完全填充第二周邊溝槽部分103b。然而，如圖21B所示，第二絕緣層224可被形成為不完全填充第一周邊溝槽部分103a。由於第二絕緣層224填充第一周邊溝槽部分103a，因此在後續製程中，在第一周邊溝槽部分103a中可不形成包含氮化物的襯墊。因此，可不實行對在第一周邊溝槽部分103a中形成的氮化物進行移除的製程而在周邊電路區的子字元線驅動區中使用氧化物來形成周邊裝置隔離層。此外，在此種情形中，可能不必確保用於移除第一周邊溝槽部分103a中的氮化物的空間以便移除氮化物。

在形成第二絕緣層224之後，可不移除第一周邊溝槽部分103a中的第二絕緣層224。在形成第二絕緣層224的製程之前，可不移除第一周邊溝槽部分103a中的第一絕緣層222。亦即，在半導體裝置的製造製程期間，形成於第一周邊溝槽部分103a中的第一絕緣層222及第二絕緣層224可留存而不被移除。舉例而言，由於進行了沈積製程，因此在第一周邊溝槽部分103a中在第二絕緣層224內可能存在接縫。在第一周邊溝槽部分103a中的第二絕緣層224中可能存在由所述接縫引起的空隙。

第二絕緣層224可共形地覆蓋第二周邊溝槽部分103b內的第一絕緣層222的側壁。第二絕緣層224可被周邊溝槽103中的第一絕緣層222的側表面及下表面環繞。

參照圖17及圖22，可自第一區1移除遮罩230(S50)。舉例而言，可藉由剝離及/或灰化製程而移除遮罩230。可使用第 一絕緣層212及222作為蝕刻終止層來移除遮罩230。在移除遮罩230之後，第一絕緣層212可在第一區1中被暴露出，並且覆蓋第一絕緣層222的第二絕緣層224可在第二區2中被暴露出。

參照圖17及圖23A，可在第一區1中的第一絕緣層212以及第二區2中的第二絕緣層224上形成第三絕緣層216及226(S60)。在第一區1中，第三絕緣層216可被形成為填充第二胞元溝槽部分102b。在第二區2中的第三絕緣層226可被形成為不完全填充第二周邊溝槽部分103b。在第二區2中，可在第二周邊溝槽部分103b中的第二絕緣層224的側壁上共形地形成第三絕緣層226。舉例而言，第三絕緣層226可在第二周邊溝槽部分103b中被第二絕緣層224在側表面及下表面上環繞。第三絕緣層216、226可自第一區1延伸至第二區2。

由於第二區2中的第一周邊溝槽部分103a可被上述第二絕緣層224填充，因此可不在第一周邊溝槽部分103a上形成包含氮化矽的第三絕緣層226。第二區2中的第三絕緣層226的上表面可被形成為設置於較第一區1中的第三絕緣層216的上表面的水平高度高的水平高度上。然而，在圖21B的製造製程中，當第二絕緣層224如圖23B所示部分地填充第一周邊溝槽部分103a時，包括氮化矽的第三絕緣層226可填充第一周邊溝槽部分103a，並且可被形成為與第一周邊溝槽部分103a中的第二絕緣層224的內壁接觸。

第三絕緣層216及226可由與第一絕緣層212及222以 及第二絕緣層224的絕緣材料不同的絕緣材料形成。舉例而言，第三絕緣層216及226可由氮化矽形成。第三絕緣層216及226可藉由ALD製程或CVD製程形成。在第二胞元溝槽部分102b中的第三絕緣層216中可能存在接縫。在第二胞元溝槽部分102b中的第三絕緣層216中可能存在由填隙片(shim)引起的空隙。

參照圖17及圖24，可在第三絕緣層226上形成第四絕緣層218及228(S70)。第二區2中的第四絕緣層228可被形成為與第二周邊溝槽部分103b中的第三絕緣層226接觸並填充第二周邊溝槽部分103b。第四絕緣層228的側表面及下表面可被第二周邊溝槽部分103b中的第三絕緣層226環繞。

舉例而言，由於在第二周邊溝槽103b中進行了沈積製程，因此在第四絕緣層228內可能存在接縫。在第二周邊溝槽103b中的第四絕緣層228中可能存在由填隙片引起的空隙。

參照圖16及圖17，可藉由實行例如化學機械研磨(chemical-mechanical polishing，CMP)製程等毯覆式平坦化製程(S80)來移除堆疊在基板101的表面上的多個層的一部分。可實行平坦化製程，直至暴露出基板101的表面為止。藉由平坦化製程，可移除位於第一區1中的基板101的表面上的第一絕緣層212、第三絕緣層216及第四絕緣層218，使得可如圖16(左側)所示形成包括第一隔離絕緣層112及第二隔離絕緣層116的胞元裝置隔離層110。此外，基於平坦化製程，可移除位於第二區2中的基板101的表面上的第一絕緣層222、第二絕緣層224、第三絕 緣層226及第四絕緣層228，使得可如圖16(右側)所示形成包括第一周邊絕緣層122、第二周邊絕緣層124、第三周邊絕緣層126及第四周邊絕緣層128的周邊裝置隔離層120。

此後，參照以下圖25至圖27B，可在第一區1的基板101中形成穿過胞元主動區105的閘極溝槽(參見圖26C)，並且可在閘極溝槽中形成包括字元線的閘極(參見圖26C中的「404」)。所述閘極可包括在掩埋通道陣列電晶體(BCAT)的閘極中。可在第二區2的周邊主動區106上形成周邊閘極(參見圖27A中的「480」)。可在位於第一區1中的閘極上形成在與閘極相交的方向上延伸的位元線結構(參見圖26A中的「420」)。

圖25是示出根據實例性實施例的半導體裝置的平面圖。圖26A、圖26B及圖26C是示出根據實例性實施例，沿著圖25中的線V-V’、VI-VI’及VII-VII’截取的半導體裝置的剖視圖。圖27A是示出在與圖14中的第二區2對應的區中的半導體裝置的剖視圖。圖27B是示出在與圖14中的第二區2對應的區中的半導體裝置的剖視圖。

參照圖25至圖26C，在半導體裝置300的基板301的第一區1中，胞元主動區305可由胞元裝置隔離層310界定。胞元主動區305可交替地設置於第一方向上，並且可線性地設置於第二方向上。胞元裝置隔離層310可包括由氧化矽形成的第一隔離絕緣層312及由氮化矽形成的第二隔離絕緣層316。

字元線WL可在X方向上延伸跨過胞元主動區305，並 且可在Y方向上彼此平行地設置。位元線BL在Y方向上在字元線WL上延伸，並且可在X方向上彼此平行地設置。位元線BL可藉由直接接觸件DC而連接至胞元主動區305。

儲存節點接觸件BC可形成於位元線BL中彼此相鄰的兩條位元線之間。儲存節點接觸件BC可藉由直接接觸件DC而連接至胞元主動區305。儲存節點接觸件BC可在X方向及Y方向上線性地設置。

用於形成電晶體TR的凹陷區R可形成於半導體裝置300的基板301上。凹陷區R可被形成為以具有恆定寬度的線形圖案延伸。凹陷區R可被形成為穿過胞元主動區305及胞元裝置隔離層310，並且在X方向上平行。凹陷區R可形成於胞元主動區305的兩個邊緣上。

電晶體TR可形成於胞元主動區305中。電晶體TR可包括閘極絕緣層402、閘極電極404、閘極頂蓋層406、第一雜質區305a及第二雜質區305b。閘極絕緣層402可形成於凹陷區R的內表面上。閘極絕緣層402可形成於胞元主動區305與閘極電極404之間。

閘極電極404可設置於閘極絕緣層402上。胞元裝置隔離層310及胞元主動區305可面向閘極電極404，且在其間夾置有所述多個閘極絕緣層402。第一隔離絕緣層312的上表面可與閘極絕緣層402的下表面接觸。第二隔離絕緣層316的上表面可與閘極絕緣層402的下表面接觸。

舉例而言，閘極絕緣層402可由選自例如氧化矽或氮氧化矽等絕緣材料以及例如氧化鉿、氧化鋁或氧化鋯等金屬氧化物中的至少一種材料形成。閘極絕緣層402可藉由原子層沈積(ALD)製程形成。

閘極電極404可掩埋在凹陷區R的下部部分中。閘極電極404的上表面可設置於較胞元主動區305的上表面的水平高度低的水平高度上。舉例而言，閘極電極404可由氧化矽、氮氧化矽或其組合中的一者形成。閘極電極404可形成字元線。

在凹陷區R中，其中胞元主動區305面向凹陷區R的部分的水平高度可高於其中胞元裝置隔離層310可面向凹陷區R的部分的水平高度。閘極電極404的下表面可具有與凹陷區R的下表面輪廓對應的不平坦形狀，並且鞍形鰭電晶體(鞍形FINFET)可形成於胞元主動區305中。

可在閘極電極404上形成閘極頂蓋層406以覆蓋閘極電極404。閘極頂蓋層406可填充凹陷區R的上部部分。閘極頂蓋層406的上表面可設置於與胞元主動區305的上表面的水平高度相同的水平高度上。閘極頂蓋層406可包含絕緣材料。舉例而言，閘極頂蓋層406可包含氮化矽。

第一雜質區305a可設置於設置在一對閘極電極404之間的胞元主動區305中。第二雜質區305b可形成於設置在一對閘極電極404兩側上的胞元主動區305中。第一雜質區305a及第二雜質區305b可摻雜有n型雜質。第一雜質區305a及第二雜質區305b 可充當源極區及/或汲極區。

緩衝絕緣層410可形成於胞元主動區305及胞元裝置隔離層310上。舉例而言，緩衝絕緣層410可由氧化矽、氮化矽或其組合形成。緩衝絕緣層可被形成為單層或多層。

位元線結構420可包括位元線422a、422b及422c以及硬遮罩圖案424。位元線422a、422b及422c可與字元線WL交叉，且可在Y方向上延伸，並且可在X方向上彼此平行地設置。位元線422a、422b及422c可藉由第一接觸插塞430而連接至胞元主動區305的第一雜質區305a。

位元線422a、422b及422c可包括第一導電圖案422a、第二導電圖案422b及第三導電圖案422c。第二導電圖案422b可形成於第一導電圖案422a上，且第三導電圖案422c可形成於第二導電圖案422b上。位元線422a、422b及422c可被形成為包括第一導電圖案422a、第二導電圖案422b及第三導電圖案422c的三層式堆疊結構，但其實例性實施例並非僅限於此。舉例而言，位元線422a、422b及422c可被形成為單層堆疊結構、雙層堆疊結構或由四個或更多個層構成的堆疊結構。

舉例而言，第一導電圖案422a可包含半導體材料，例如摻雜有雜質的複晶矽。第二導電圖案422b可包含金屬半導體化合物。金屬半導體化合物可被配置為例如其中第一導電圖案422a的一部分被矽化的層。第二導電圖案422b可包含例如矽化鈷(CoSi)、矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)或其他 金屬矽化物。第三導電圖案422c可包含金屬(例如，鎢、鈦或鉭)或者例如其氮化物等導電金屬氮化物。第一導電圖案422a、第二導電圖案422b及第三導電圖案422c不限於上述材料。

硬遮罩圖案424可形成於位元線422a、422b及422c上。硬遮罩圖案424可包含上述絕緣材料。舉例而言，硬遮罩圖案424可為氮化矽。

絕緣圖案425可形成於位元線結構420上。絕緣圖案425亦可形成於位元線結構420之間。第一接觸插塞430可掩埋在暴露出胞元主動區305的一部分的第一接觸孔430H中，並且可電性連接至胞元主動區305。第一接觸孔430H可穿透胞元主動區305的第一雜質區305a的一部分、以及與其相鄰的胞元裝置隔離層310及閘極頂蓋層406，使得第一接觸孔430H的下端可設置於較胞元主動區305的上表面的水平高度低的水平高度上。第一接觸插塞430可形成將位元線422a、422b及422c連接至胞元主動區305的直接接觸件DC。

第一接觸插塞430的下端可藉由閘極頂蓋層406而與閘極電極404絕緣。舉例而言，第一接觸插塞430可包括磊晶矽層。第一接觸插塞430可包含摻雜有雜質的複晶矽。絕緣間隔件440可設置於第一接觸孔430H的內表面與第一接觸插塞430之間。絕緣間隔件440可包含掩埋在第一接觸孔430H中的絕緣材料，並且可環繞第一接觸插塞430的側表面。絕緣間隔件440可允許第一接觸插塞430與和其相鄰的第二接觸插塞450絕緣。舉例而言， 絕緣間隔件440可具有依序堆疊在位元線結構420兩側上的多個堆疊結構。

第二接觸插塞450可藉由掩埋在形成於彼此相鄰的兩條位元線422a、422b及422c之間的第二接觸孔450H中而形成。第二接觸插塞450可延伸至彼此相鄰的兩條位元線422a、422b及422c的上部部分。在實例性實施例中，第二接觸插塞450可在X方向及Y方向上線性排列。第二接觸插塞450可形成儲存節點接觸件BC。第二接觸插塞450可包含半導體材料(例如，複晶矽)、金屬(例如，鎢、鈦或鉭)或者例如其氮化物等導電金屬氮化物。金屬半導體化合物層455可設置於第二接觸插塞450與著陸接墊470之間。金屬-半導體化合物層455可包含例如矽化鈷(CoSi)、矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)或其他金屬矽化物。

障壁層460可形成於絕緣間隔件440及第二接觸插塞450上。根據一些實施例，障壁層460可為可選的。

在另一實例性實施例中，著陸接墊470可被形成為覆蓋第二接觸插塞450及絕緣間隔件440。著陸接墊470及第二接觸插塞450可將形成於位元線422a、422b及422c上的電容器的下部電極(圖中未示出)連接至胞元主動區305。著陸接墊470可被設置成與第二接觸插塞450部分地交疊。在一個實施例中，絕緣結構475可形成在著陸接墊470之間。絕緣結構475的上表面可與著陸接墊470的上表面共面，且絕緣結構475可接觸位元線結構 420、絕緣圖案425及絕緣間隔件440。絕緣結構475可使著陸接墊470彼此電絕緣。絕緣結構475可包括氧化矽、氮化矽、氮氧化矽或其組合。

參照圖27A，在半導體裝置300的第二區2中，周邊主動區306可藉由由氧化矽形成的周邊裝置隔離層320形成。周邊裝置隔離層320可包括第一周邊絕緣層322及第二周邊絕緣層324。第一周邊絕緣層322的厚度可小於圖26A中第一隔離絕緣層312的厚度。第一周邊絕緣層322可與圖26A中的第一隔離絕緣層312同時形成。

第一周邊絕緣層322及第二周邊絕緣層324兩者皆可由氧化矽形成。亦即，周邊裝置隔離層320可由氧化矽形成。由氧化矽形成的周邊裝置隔離層320可防止子字元線驅動區中的熱電子誘導穿通(HEIP)現象。如本發明人所證實，由氧化矽形成的周邊裝置隔離層320可防止例如功耗增加、操作速度降低及穿通電壓降低等問題，並且可改善胞元刷新(cell refreshing)性質。

閘極電極結構480可形成於周邊主動區306上。閘極電極結構480可包括第一閘極導電圖案482a、第二閘極導電圖案482b及第三閘極導電圖案482c。第一閘極導電圖案482a可由與位元線422a、422b及422c的第一導電圖案422a的導電材料相同的導電材料形成，或者可由不同的導電材料形成。舉例而言，第一閘極導電圖案482a及第一導電圖案422a兩者皆可由複晶矽形成。即使當所述兩者皆由複晶矽形成時，藉由調整製程條件，第 一導電圖案422a的電阻亦可低於第一閘極導電圖案482a的電阻。

第二閘極導電圖案482b及第三閘極導電圖案482c中的每一者可與位元線422a、422b及422c的第二導電圖案422b及第三導電圖案422c同時形成。因此，第二閘極導電圖案482b可由與第二導電圖案422b的導電材料相同的導電材料形成，並且第三閘極導電圖案482c可由與第三導電圖案422c的導電材料相同的導電材料形成。

閘極電極結構480及位元線422a、422b及422c可在不同的時間點形成。在一些實施例中，第一閘極導電圖案482a可在不同於第一導電圖案422a的時間點形成。舉例而言，可優先形成第一導電圖案422a，且然後可在此後形成第一閘極導電圖案482a。

閘極絕緣頂蓋線484可形成於閘極電極結構480上。閘極絕緣頂蓋線484可與硬遮罩圖案424同時形成於位元線上，使得閘極絕緣頂蓋線484可由與硬遮罩圖案424的絕緣材料相同的絕緣材料形成。

閘極絕緣間隔件490可形成於閘極電極結構480及閘極絕緣頂蓋線484的兩側上。閘極絕緣間隔件490可與第一區1的絕緣間隔件440同時形成，或者可單獨形成。當同時形成時，閘極絕緣間隔件490可由與絕緣間隔件440的材料相同的材料形成。

環繞閘極絕緣間隔件490的閘極絕緣層495可形成於閘極絕緣間隔件490的側表面及上表面上。閘極絕緣層495亦可形成於閘極絕緣頂蓋線484上。舉例而言，閘極絕緣層495可由氧 化矽、氮化矽或其組合形成。

接觸孔可形成於閘極絕緣層495中，且障壁層560可形成於接觸孔的內壁上。接觸孔及障壁層560中的每一者可與第一區1的第二接觸孔450H及障壁層460同時形成，並且接觸孔及障壁層560可由相同的材料形成。

導電線570可形成於障壁層560上。導電線570可由與設置於第一區1中的著陸接墊470的材料相同的材料形成，並且可與著陸接墊470同時形成。導電線570可由金屬、金屬氮化物、導電複晶矽或其組合形成。舉例而言，導電線570可包含鎢。絕緣結構575可形成在導電線570之間。絕緣結構575的上表面可與導電線570的上表面共面，並且絕緣結構575可向下延伸以接觸障壁層560及閘極絕緣層495。絕緣結構575可包括與第一區1的絕緣結構475相同的材料。

儘管圖中未示出，但在第二區2的至少一部分中可存在虛設導電層。舉例而言，在半導體裝置300的製造製程期間，可實行圖案化以在第二區2中形成閘極電極結構480。因此，在周邊電路區中，並且在此圖案化製程中，虛設導電層的一部分可留存而不被移除。

參照圖27B，掩埋閘極可形成於半導體裝置300的第二區2中。掩埋閘極可被形成為穿過周邊主動區308。掩埋閘極可包括被形成為與周邊主動區308接觸的閘極絕緣層402a、形成於閘極絕緣層402a上的閘極電極404a、以及形成於閘極電極404a上 的閘極頂蓋層406a。

周邊裝置隔離層320可形成於掩埋閘極的兩側上。源極/汲極圖案308a及308b可形成於掩埋閘極的兩側上。層間絕緣層495a可形成於周邊主動區308上。接觸孔可形成於層間絕緣層495a中，並且導電線可形成於接觸孔中且可連接至源極/汲極圖案308a及308b。

根據前述實例性實施例，在使用多重圖案化技術製造半導體裝置的方法中，遮罩可僅形成於基板的部分區上，並且第二間隔件層可藉由選擇性沈積形成於第一間隔件層上。此後，藉由對設置於基板上的蝕刻目標層進行蝕刻，圖案部分的寬度或圖案部分之間的距離可在區中以不同方式形成。

藉由在周邊電路區中的第一絕緣層上形成第二絕緣層以藉由選擇性沈積製程來填充溝槽，可減少周邊電路區的子字元線驅動區中的熱電子誘導穿通(HEIP)現象，使得可改善電性性質，並且可能不必實行對周邊電路區中的周邊溝槽中的氮化物進行移除的製程。因此，可提供藉由簡化的製造製程而製造的半導體裝置及其製造方法。

儘管以上已經示出並闡述了實例性實施例，但對於熟習此項技術者而言將顯而易見的是，在不背離由所附申請專利範圍所界定的本揭露的範圍的情況下，可作出各種潤飾及變化。

S1、S2、S3、S4a、S4b、S5、S6、S7、S8、S9:操作

Claims (10)

1. 一種製造半導體裝置的方法，包括：在蝕刻目標層上形成(i)第一遮罩層、(ii)第二遮罩層及(iii)第三遮罩層的堆疊，所述蝕刻目標層在下伏基板上延伸；對所述第三遮罩層進行蝕刻以界定第三遮罩圖案；在所述第三遮罩圖案上形成第一間隔件層；形成覆蓋位於所述基板的第一區上的所述第一間隔件層並暴露出位於所述基板的第二區上的所述第一間隔件層的遮罩；使用選擇性介電質堆疊沈積製程在所述第一間隔件層的由所述遮罩暴露出的一部分上形成第二間隔件層；移除所述遮罩，從而暴露出位於所述第一區上的所述第一間隔件層；藉由對位於所述第一區上的所述第一間隔件層進行蝕刻而形成第一間隔件圖案，並藉由對位於所述第二區上的所述第一間隔件層及所述第二間隔件層進行蝕刻而形成第二間隔件圖案；藉由使用所述第一間隔件圖案及所述第二間隔件圖案作為蝕刻遮罩對所述第二遮罩層進行蝕刻而形成第二遮罩圖案；然後藉由使用所述第二遮罩圖案作為蝕刻遮罩對所述第一遮罩層進行蝕刻而形成第一遮罩圖案；以及使用所述第一遮罩圖案作為蝕刻遮罩來對所述蝕刻目標層進行蝕刻。
2. 如請求項1所述的製造半導體裝置的方法，其中將所述第二間隔件層形成為不覆蓋所述遮罩。
3. 如請求項1所述的製造半導體裝置的方法，其中所述第二間隔件圖案中的每一者與位於所述第二區上的所述第一間隔件圖案中的每一者的側壁接觸。
4. 如請求項1所述的製造半導體裝置的方法，其中對所述蝕刻目標層進行蝕刻以界定位於所述第一區上的第一圖案部分及位於所述第二區上的第二圖案部分；且其中所述第二圖案部分中的每一者的第二寬度大於所述第一圖案部分中的每一者的第一寬度。
5. 如請求項4所述的製造半導體裝置的方法，其中所述第一圖案部分之間的間距實質上等於所述第二圖案部分之間的間距。
6. 一種製造半導體裝置的方法，包括：形成其中具有第一區及第二區的基板，在所述第一區與所述第二區中主動區的排列密度不相等；形成在所述第一區中界定胞元主動區的胞元溝槽及在所述第二區中界定周邊主動區的周邊溝槽；在所述胞元溝槽中及所述周邊溝槽中形成第一絕緣層；形成覆蓋位於所述第一區中的所述第一絕緣層但暴露出位於所述第二區中的所述第一絕緣層的遮罩；使用介電質堆疊選擇性沈積製程在所述第二區中的所述第一 絕緣層的由所述遮罩暴露出的一部分上形成第二絕緣層；藉由移除所述遮罩而暴露出位於所述第一區中的所述第一絕緣層；以及在位於所述第一區中的所述第一絕緣層上及位於所述第二區中的所述第二絕緣層上形成第三絕緣層，其中所述第二絕緣層不形成於所述第一區上。
7. 如請求項6所述的製造半導體裝置的方法，其中將所述第二絕緣層形成為不覆蓋所述遮罩。
8. 如請求項6所述的製造半導體裝置的方法，其中所述胞元溝槽具有第一胞元溝槽部分以及第二胞元溝槽部分，所述第一胞元溝槽部分在沿第一方向彼此間隔開的所述胞元主動區之間具有第一寬度，所述第二胞元溝槽部分在沿第二方向彼此間隔開的所述胞元主動區之間具有大於所述第一寬度的第二寬度；其中所述周邊溝槽包括具有第三寬度的第一周邊溝槽部分、以及具有大於所述第三寬度的第四寬度的第二周邊溝槽部分；其中將所述第一絕緣層形成為填充所述第一胞元溝槽的一部分；其中將所述第一絕緣層形成為共形地覆蓋所述第二胞元溝槽部分、所述第一周邊溝槽部分及所述第二周邊溝槽部分中的每一者的內壁；其中將所述第二絕緣層形成為與所述第一周邊溝槽部分中的 所述第一絕緣層接觸，並且填充所述第一周邊溝槽部分的至少一部分；且其中將所述第二絕緣層形成為共形地覆蓋所述第二周邊溝槽部分中的所述第一絕緣層的側壁。
9. 一種製造半導體裝置的方法，所述方法包括：形成具有第一區及第二區的基板，所述第一區與所述第二區具有不相等的主動區排列密度；形成在所述第一區中界定胞元主動區的胞元溝槽，所述胞元溝槽包括在所述第一區中具有相對窄的寬度的第一胞元溝槽部分、以及在所述第一區中具有相對寬的寬度的第二胞元溝槽部分；形成在所述第二區中界定周邊主動區的周邊溝槽，所述周邊溝槽包括在所述第二區中具有相對窄的寬度的第一周邊溝槽部分、以及在所述第二區中具有相對寬的寬度的第二周邊溝槽部分；形成第一絕緣層，所述第一絕緣層與所述胞元溝槽中的所述胞元主動區的側壁接觸，並且與所述周邊溝槽中的所述周邊主動區的側壁接觸；在位於所述第一區中的所述第一絕緣層上形成遮罩；使用選擇性介電質堆疊沈積製程在位於所述第二區中的所述第一絕緣層上形成第二絕緣層；藉由移除所述遮罩而暴露出位於所述第一區中的所述第一絕緣層；在位於所述第一區中的所述第一絕緣層上及位於所述第二區 中的所述第二絕緣層上形成第三絕緣層；在所述第三絕緣層上形成第四絕緣層；然後實行平坦化製程，直至暴露出所述基板的上表面為止；在所述基板中的所述第一區中形成穿過所述胞元主動區的閘極溝槽；在所述閘極溝槽中形成閘極；以及在位於所述第二區中的所述周邊主動區上形成周邊閘極。
10. 如請求項9所述的製造半導體裝置的方法，其中將所述第一絕緣層形成為填充所述第一胞元溝槽部分並且共形地覆蓋所述第二胞元溝槽部分、所述第一周邊溝槽部分及所述第二周邊溝槽部分中的每一者的內壁；其中將所述第二絕緣層形成為與位於所述第一周邊溝槽部分中的所述第一絕緣層接觸，填充所述第一周邊溝槽部分，並且共形地覆蓋位於所述第二周邊溝槽部分中的所述第一絕緣層的側壁；且其中當實行上述製程時，位於所述第一周邊溝槽部分中的所述第一絕緣層及所述第二絕緣層留存而未被移除。