WO2014123176A1 - 半導体装置及びその製造方法 - Google Patents

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WO2014123176A1
WO2014123176A1 PCT/JP2014/052723 JP2014052723W WO2014123176A1 WO 2014123176 A1 WO2014123176 A1 WO 2014123176A1 JP 2014052723 W JP2014052723 W JP 2014052723W WO 2014123176 A1 WO2014123176 A1 WO 2014123176A1
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insulating film
semiconductor device
word line
contact
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和芳 幸
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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    • H10B12/48—Data lines or contacts therefor
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • Patent Document 1 is a method of dividing and miniaturizing a conductive material previously formed in a large contact hole, and has a large processing margin. is there.
  • FIG. 16 is a diagram showing a structure of a semiconductor device 500 according to Patent Document 1.
  • a semiconductor device 500 according to this conventional example is a DRAM
  • FIG. 16A is a plan view
  • FIG. 16B is a cross-sectional view along Y1-Y1 ′ of FIG. 16A
  • FIG. 16C is FIG. X1-X1 ′ cross-sectional view of FIG. 16A
  • FIG. 16D shows the X2-X2 ′ cross-sectional view of FIG.
  • the semiconductor device 500 constitutes a DRAM memory cell.
  • a plurality of element isolation regions 2 extending continuously in the X ′ direction and active regions 1 ⁇ / b> A extending continuously in the X ′ direction are alternately arranged at equal intervals and at equal pitches in the Y direction.
  • the element isolation region 2 is composed of an element isolation insulating film embedded in the trench.
  • a word line 10b, a third embedded word line (hereinafter referred to as third word line) 10c, and a fourth embedded word line (hereinafter referred to as fourth word line) 10d are arranged.
  • a first embedded dummy word line (hereinafter referred to as a first dummy word line) 10e is arranged so as to be sandwiched between the second word line 10b and the third word line 10c.
  • the first dummy word line 10e separates the cell transistors Tr2-Tr3 adjacent to each other in the extending direction of each active region 1A by keeping the parasitic transistor DTr1 in an off state, and a plurality of continuous band-like active regions 1A are separated. It has a function of dividing into independent active regions. Specifically, the active region 1A located on the left side of the first dummy word line 10e is divided into a first active region 1Aa ′, and the active region 1A located on the right side is divided into a second active region 1Ab ′.
  • the first active region 1Aa ′ includes a second capacitor contact region 27b disposed adjacent to the left side of the first dummy word line 10e, and a second word line 10b disposed adjacent to the second capacitor contact region 27b.
  • First bit line contact region 17c disposed adjacent to second word line 10b, first word line 10a disposed adjacent to first bit line contact region 17c, and adjacent to first word line 10a
  • the first capacitor contact region 27a is arranged.
  • the first capacitor contact region 27a, the first word line 10a, and the first bit line contact region 17c constitute a first cell transistor Tr1, and the first bit line contact region 17c, the second word line 10b,
  • a second cell transistor Tr2 is configured by the second capacitor contact region 27b.
  • the second active region 1Ab ′ includes a third capacitor contact region 27c disposed adjacent to the right side of the first dummy word line 10e, and a third word line 10c disposed adjacent to the third capacitor contact region 27c.
  • the second bit line contact region 17b disposed adjacent to the third word line 10c, the fourth word line 10d disposed adjacent to the second bit line contact region 17b, and adjacent to the fourth word line 10d And a fourth capacitor contact region (not shown).
  • the third capacitor contact region 27c, the third word line 10c, and the second bit line contact region 17b constitute a third cell transistor Tr3.
  • the second bit line contact region 17b, the fourth word line 10d, A fourth cell transistor Tr4 (not shown) is constituted by a fourth capacitor contact region (not shown).
  • the memory cell of the conventional example is configured by arranging a plurality of configurations of the first active region 1Aa and the second active region 1Ab in the X direction via the first dummy word line 10e.
  • the semiconductor substrate 1 is provided with a trench for a word line that also serves as a gate electrode of a transistor.
  • Three word lines and a fourth word line 10c are provided at the bottom of each groove.
  • the word lines passing through the first active region 1Aa ′ are defined as the first word line 10a, the second word line 10b, the word lines passing through the second active region 1Ab ′ as the third word line 10c, and the fourth word line.
  • each active region has two word lines, and a dummy word line is arranged between the active regions.
  • a cap insulating film 11 is provided so as to cover each word line and bury each groove.
  • the semiconductor pillar located on the left side of the first word line 10a becomes the first capacitor contact region 27a, and the impurity diffusion layer 26a serving as one of the source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located between the first word line 10a and the second word line 10b becomes the third BL contact region 17c, and an impurity diffusion layer 12c serving as the other one of the source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located on the right side of the second word line 10b becomes the second capacitor contact region 27b, and an impurity diffusion layer 26b serving as one of the source / drain is provided on the upper surface thereof. Further, the semiconductor pillar located on the left side of the third word line 10c becomes the third capacitor contact region 27c, and an impurity diffusion layer 26c serving as one of the source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located on the right side of the third word line 10c becomes the second BL contact region 17b, and an impurity diffusion layer 12b which is the other one of the source / drain is provided on the upper surface thereof.
  • the second bit line (BL) 16b connected to the second impurity diffusion layer 17b in the second BL contact region 12b has a third impurity in the third BL contact region 12c.
  • a third bit line (BL) 16c connected to the diffusion layer 17c is provided.
  • Each bit line is provided with a polysilicon layer 13 including a bit contact plug connected to the impurity diffusion layer, a bit metal layer 14 formed thereon, and a cover insulating film 15 on the upper surface thereof.
  • a liner insulating film 19 is provided on the entire surface so as to cover the side wall 18 and the bit line on the side wall of each bit line.
  • a buried insulating film 20 is provided to bury a recessed space formed between adjacent BLs.
  • a capacitive contact 25 is provided through the buried insulating film 20 and the liner film 19.
  • first, second, and third capacitor contact plugs 25a, 25b, and 25c are connected to the first, second, and third capacitor contact regions 27a, 27b, and 27c, respectively.
  • an isolation insulating film 30 'for isolating the second and third capacitor contact plugs 25b and 25c is provided on the cap insulating film 11 on the dummy word line 10e.
  • the second capacitor contact plug 25b in the first element isolation region 1Aa ′ and the third capacitor contact plug 25c in the second element isolation region 1Ab ′ separated by the dummy word line 10e are divided into one large contact plug 25.
  • the formed twin plug has an isolation insulating film 30 ′ on its dividing surface.
  • Contact pads 33 are connected to the upper portions of the first, second, and third capacitor contact plugs 25a, 25b, and 25c, respectively.
  • a stopper film 34 is provided so as to cover the capacitor contact pad 33.
  • a lower electrode 35 is provided on the capacitor contact pad 33.
  • a capacitor insulating film 36 that continuously covers the inner wall and outer wall surface of the lower electrode 35 and an upper electrode 37 are provided on the capacitor insulating film 36 to constitute a capacitor.
  • the first active region 1Aa 'and the second active region 1Ab' are separated by the first dummy word line 10e.
  • a capacitor contact hole is opened on the previously formed first dummy word line 10e, a polysilicon plug is embedded, and then the second capacitor contact plug 25b and the third capacitor contact are formed by etch back. It is necessary to separate the plug 25c. Therefore, the contact area between the second capacitor contact region 27b and the second capacitor contact plug 25b, and between the third capacitor contact region 27c and the third capacitor contact plug 25c can be reduced due to the dimensional variation of the dummy word lines and the misalignment. There is room for improvement.
  • the diffusion layer isolation trench is formed in the semiconductor substrate in a self-aligning manner by etching at the time of twin plug formation, thereby suppressing a decrease in the contact area between the capacitor contact plug and the capacitor contact region.
  • a plurality of element isolation regions extending in a first direction on the semiconductor substrate; and an active region sandwiched between the element isolation regions and extending in the first direction; A pair of two grooves extending in a second direction intersecting the first direction and arranged at a predetermined interval; A pair of embedded word lines embedded in the groove; A bit line extending in a third direction different from the first and second directions and connected to a first diffusion layer of an active region between the pair of buried word lines; A contact connected to the second diffusion layer of the active region facing each other in the first direction with respect to the first diffusion layer to which the bit line is connected, via each of the embedded word line pairs; Integrated diffusion layer isolation insulation embedded in the active region between the pair of buried word lines and insulatingly separating between the contacts on both sides of the buried region and the second diffusion layer of the active region to which the contact is connected A semiconductor device comprising a film is provided.
  • Forming a process Burying a first conductive material in the plurality of first trenches via a gate insulating film; Etching back the first conductive material to a position lower than the surface of the semiconductor substrate to form a pair of word lines; Forming an insulating film filling the trench on the word line; A bit line connected to an active region between the grooves formed at the first pitch on the insulating film, extending in a third direction different from the first and second directions, and having an upper insulating film
  • Forming a process Forming a mask pattern extending in the second direction on the pair of word lines, exposing an active region between the grooves formed at the second pitch, and between the bit lines and the mask patterns; Opening a contact hole defined by Burying the second conductive material to a position below the upper portion of the mask pattern by filling the contact hole; Forming a sidewall on a side wall of the mask pattern and forming an opening exposing the upper surface of the second conductive material; Etching the second conductive material using the sidewall as a mask
  • a conventional element isolation by dummy word lines is formed by forming a diffusion layer isolation groove in a semiconductor substrate in a self-aligned manner by etching at the time of twin plug formation. It is possible to suppress a decrease in the contact area with the region.
  • FIG. 1A is a schematic plan view of a semiconductor device 100 according to an embodiment of the present invention.
  • FIG. 1B is a sectional view taken along the line Y1-Y1 'of FIG.
  • FIG. 1C is a cross-sectional view taken along the line X1-X1 ′ of FIG.
  • FIGS. 3A and 3B are diagrams illustrating a manufacturing process of the semiconductor device 100 shown in FIG. 1, FIG. 3A is a schematic plan view, and FIG. 3B is a cross-sectional view along Y1-Y1 ′ of FIG.
  • FIGS. 3C and 3D are an X1-X1 ′ sectional view and an X2-X2 ′ sectional view of FIG. 3A, respectively.
  • 4A and 4B are diagrams illustrating a manufacturing process of the semiconductor device 100 shown in FIG. 1, in which FIG. 4A is a schematic plan view, and FIG.
  • FIGS. 4B is a cross-sectional view along Y1-Y1 ′ of FIG.
  • FIGS. 4C and 4D are an X1-X1 ′ sectional view and an X2-X2 ′ sectional view of FIG. 4A, respectively.
  • 5A and 5B are diagrams illustrating a manufacturing process of the semiconductor device 100 shown in FIG. 1, FIG. 5A is a schematic plan view, and FIG. 5B is a cross-sectional view along Y1-Y1 ′ of FIG.
  • FIGS. 5C and 5D are X1-X1 ′ and X2-X2 ′ cross-sectional views of FIG. 5A, respectively.
  • FIGS. 6A and 6B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG. 1, in which FIG.
  • FIGS. 6A and 6B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG. 1, in which FIG. 7A is a schematic plan view and FIG. 7B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 7C and 7D are an X1-X1 ′ sectional view and an X2-X2 ′ sectional view of FIG. 7A, respectively.
  • FIGS. 7A is a schematic plan view
  • FIG. 7B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 7C and 7D are an X1-X1 ′ sectional view and an X2-X2 ′ sectional view of FIG. 7A, respectively.
  • FIGS. 7A is a schematic plan view
  • FIG. 7B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 7C and 7D are an X1-X1 ′ sectional view and an
  • FIGS. 8A and 8B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG. 1, in which FIG. 8A is a schematic plan view, and FIG. 8B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 8C and 8D are a sectional view taken along the line X1-X1 'and a sectional view taken along the line X2-X2' of FIG. 8A, respectively.
  • 9A and 9B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG. 1, in which FIG. 9A is a schematic plan view, and FIG. 9B is a cross-sectional view along Y1-Y1 ′ in FIG. FIGS.
  • FIGS. 10C and 10D are X1-X1 ′ and X2-X2 ′ cross-sectional views of FIG. 9A, respectively.
  • 10A and 10B are diagrams illustrating a manufacturing process of the semiconductor device 100 shown in FIG. 1, in which FIG. 10A is a schematic plan view, and FIG. 10B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 10C and 10D are an X1-X1 ′ sectional view and an X2-X2 ′ sectional view of FIG. 10A, respectively.
  • 11A and 11B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG. 1, in which FIG. 11A is a schematic plan view, and FIG.
  • FIGS. 11B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 11C and 11D are X1-X1 ′ and X2-X2 ′ cross-sectional views of FIG. 11A, respectively.
  • FIGS. 12A and 12B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG. 1, in which FIG. 12A is a schematic plan view, and FIG. 12B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 12C and 12D are X1-X1 ′ and X2-X2 ′ cross-sectional views of FIG. 12A, respectively.
  • FIGS. 13A and 13B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG.
  • FIG. 13A is a schematic plan view
  • FIG. 13B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 13C and 13D are a sectional view taken along the line X1-X1 'and a sectional view taken along the line X2-X2' of FIG. 13A, respectively.
  • 14A and 14B are diagrams illustrating a manufacturing process of the semiconductor device 100 shown in FIG. 1, in which FIG. 14A is a schematic plan view, and FIG. 14B is a sectional view taken along the line Y1-Y1 'of FIG.
  • FIGS. 14C and 14D are X1-X1 ′ and X2-X2 ′ cross-sectional views of FIG. 14A, respectively.
  • FIGS. 15A and 15B are diagrams illustrating a manufacturing process of the semiconductor device 100 illustrated in FIG. 1, in which FIG. 15A is a schematic plan view and FIG. 15B is a cross-sectional view along Y1-Y1 ′ in FIG.
  • FIGS. 15C and 15D are X1-X1 ′ and X2-X2 ′ cross-sectional views of FIG. 15A, respectively.
  • FIG. 16A is a schematic plan view of a conventional semiconductor device 500
  • FIG. 16B is a cross-sectional view taken along the line Y1-Y1 'of FIG.
  • FIGS. 16C and 16D are X1-X1 ′ and X2-X2 ′ cross-sectional views of FIG. 16A, respectively.
  • the semiconductor device 100 according to the present embodiment is a DRAM
  • FIG. 1A is a schematic plan view
  • FIG. 1B is a cross-sectional view along Y1-Y1 ′ of FIG. 1A
  • FIG. 1A is a cross-sectional view taken along the line X1-X1 ′
  • FIG. 1D is a cross-sectional view taken along the line X2-X2 ′ of FIG. 2 to 15 are sectional views of a series of manufacturing steps of the semiconductor device 100 according to the present embodiment.
  • Each of the partial views is a schematic plan view
  • FIG. 2B is a schematic plan view of FIG.
  • FIG. 7C is a sectional view taken along the line Y1-Y1 ′
  • FIG. 8C is a sectional view taken along the line X1-X1 ′ in FIG.
  • the semiconductor device 100 constitutes a DRAM memory cell.
  • an element isolation region 2 that extends continuously in the X ′ direction (first direction) and an active region 1A that also extends continuously in the X ′ direction are formed in the Y direction (second Are arranged at equal intervals and at equal pitches alternately.
  • the element isolation region 2 is composed of an element isolation insulating film embedded in the trench.
  • a first embedded word line (hereinafter referred to as a first word line) 10a and a second embedded word line (hereinafter referred to as a second line) extending continuously in the Y direction across the plurality of element isolation regions 2 and the plurality of active regions 1A.
  • a word line 10b, a third embedded word line (hereinafter referred to as third word line) 10c, and a fourth embedded word line (hereinafter referred to as fourth word line) 10d are arranged.
  • a diffusion layer isolation trench 29 is arranged so as to be sandwiched between the second word line 10b and the third word line 10c.
  • a diffusion layer isolation insulating film 30 such as a silicon nitride film is embedded in the diffusion layer isolation groove 29, and has a function of dividing the continuous band-shaped active region 1A into a plurality of independent active regions. Specifically, the active region 1A located on the left side of the diffusion layer isolation trench 29 is the first active region 1Aa, and the active region 1A located on the right side is the second active region 1Ab.
  • First to third bit lines (BL) 16a to 16c are provided extending in the X direction (third direction).
  • the first active region 1Aa includes a second capacitor contact region 27b disposed adjacent to the left side of the diffusion layer isolation trench 29, a second word line 10b disposed adjacent to the second capacitor contact region 27b, The contact region 17c (third BL contact region) with the third BL 16c disposed adjacent to the second word line 10b, the first word line 10a disposed adjacent to the third BL contact region 17c, and the first word line 10a And a first capacitor contact region 27a disposed adjacent to the first capacitor contact region 27a.
  • the first capacitor contact region 27a, the first word line 10a, and the third BL contact region 17c constitute a first cell transistor Tr1, and the third BL contact region 17c, the second word line 10b, and the second capacitor contact region. 27b constitutes the second cell transistor Tr2.
  • the second active region 1Ab includes a third capacitor contact region 27c disposed adjacent to the right side of the diffusion layer isolation trench 29, a third word line 10c disposed adjacent to the third capacitor contact region 27c, The contact region 17b (second BL contact region) with the second BL 16b disposed adjacent to the third word line 10c, the fourth word line 10d disposed adjacent to the second BL contact region 17b, and the fourth word line 10d And a fourth capacitor contact region (not shown) disposed adjacent to the first capacitor contact region.
  • the third cell transistor Tr3 is configured by the third capacitor contact region 27c, the third word line 10c, and the second BL contact region 17b, and the second BL contact region 17b, the fourth word line 10d, and a second not shown.
  • a fourth cell transistor Tr4 is configured by the four-capacity contact region.
  • the memory cell according to the present embodiment is configured by arranging a plurality of configurations of the first active region 1Aa and the second active region 1Ab in the X direction (third direction) via the diffusion layer isolation trench 29. is there.
  • a second word line 10b, a third word line 10c, and a fourth word line 10d are provided at the bottom of each trench.
  • a cap insulating film 11 is provided so as to cover each word line and bury each groove.
  • the semiconductor pillar located on the left side of the first word line 10a becomes the first capacitor contact region 27a, and the impurity diffusion layer 26a serving as one of the source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located between the first word line 10a and the second word line 10b becomes the third BL contact region 17c, and an impurity diffusion layer 12c serving as the other one of the source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located on the right side of the second word line 10b becomes the second capacitor contact region 27b, and an impurity diffusion layer 26b serving as one of the source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located on the left side of the third word line 10c becomes the third capacitor contact region 27c, and an impurity diffusion layer 26c serving as one of the source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located to the right of the third word line 10c becomes the second BL contact region 17b, and an impurity diffusion layer 12b which is the other one of the source / drain is provided on the upper surface thereof.
  • the impurity diffusion layer 26a, the gate insulating film 6, the first word line 10a, and the impurity diffusion layer 12c constitute a first transistor Tr1.
  • the impurity diffusion layer 12c, the gate insulating film 6, the second word line 10b, and the impurity diffusion layer 26b constitute the second transistor Tr2.
  • a cap insulating film 11 is provided so as to cover the upper surfaces of the word lines 10a and 10b.
  • a third BL 16c connected to the impurity diffusion layer 12c in the third BL contact region 17c is provided.
  • the impurity diffusion layer 26c, the gate insulating film 6, the third word line 10c, and the impurity diffusion layer 12b constitute a third transistor Tr3.
  • the impurity diffusion layer 12b, the gate insulating film 6, the fourth word line 10d, and an impurity diffusion layer (not shown) constitute a fourth transistor Tr4.
  • a cap insulating film 11 is provided so as to cover the upper surfaces of the word lines 10c and 10d.
  • the second BL 16b connected to the impurity diffusion layer 12b in the second BL contact region 17b is provided.
  • Each bit line is provided with a polysilicon layer 13 including a bit contact plug connected to the impurity diffusion layer, a bit metal layer 14 formed thereon, and a cover insulating film 15 on the upper surface thereof.
  • a liner insulating film 19 is provided on the entire surface so as to cover the side wall 18 and the bit line on the side wall of each bit line.
  • a buried insulating film 20 is provided to bury a recessed space formed between adjacent BLs.
  • a capacitive contact 25 is provided through the buried insulating film 20 and the liner film 19.
  • first, second, and third capacitor contact plugs 25a, 25b, and 25c are connected to the first, second, and third capacitor contact regions 27a, 27b, and 27c, respectively.
  • Capacitor contact pads 33 are connected to the upper portions of the first, second, and third capacitor contact plugs 25a, 25b, and 25c, respectively.
  • a stopper film 34 is provided so as to cover the capacitor contact pad 33.
  • a lower electrode 35 is provided on the capacitor contact pad 33.
  • a capacitor insulating film 36 continuously covering the outer wall surface from the inner wall of the lower electrode 35 and an upper electrode 37 on the capacitor insulating film 36 constitute a capacitor.
  • the upper electrode 37 can be formed by laminating a plurality of films.
  • the diffusion layer isolation trench 29 is formed when the second capacitor contact plug 25b and the third capacitor contact plug 25c are separated, and the diffusion layer isolation insulating film 30 is filled therein to fill the first active region 1Aa. And the second active region 1Ab are separated from each other. Specifically, the second capacitor contact plug 25b and the third capacitor contact plug 25c are separated by etch back. Thereafter, the exposed semiconductor substrate 1 is etched using a dry etching method to form a diffusion layer separation groove 29. Further, a diffusion layer isolation insulating film 30 is buried in the trench to perform element isolation. In the prior art, this element isolation is performed by a buried dummy word line 10e formed at the same time as the buried word line 10 is formed.
  • the buried dummy word line is formed first, and the capacitor contact 23 is opened on this, and the second capacitor contact plug 25b and the third capacitor contact plug 25c are separated. Therefore, the contact area between the second capacitor contact region 27b and the second capacitor contact plug 25b, and between the third capacitor contact region 27c and the third capacitor contact plug 25c is reduced due to the dimensional variation of the embedded dummy word line and the misalignment. It has occurred.
  • the diffusion layer isolation trench 29 is formed by self-alignment. Therefore, there is no dimensional variation of the embedded dummy word line and no reduction in contact area due to misalignment.
  • an active region 1 ⁇ / b> A that is surrounded by the element isolation region 2 and made of the semiconductor substrate 1 is formed.
  • the element isolation region 2 shows a laminated structure of the liner nitride film 2a and the silicon oxide film 2b, but is not limited to this.
  • a pad oxide film 3 made of a silicon oxide film is formed on the entire surface of the semiconductor substrate 1, and an N well region and a P well region (not shown) are formed through the pad oxide film 3 by a known method.
  • a silicon oxide film or the like is deposited on the semiconductor substrate 1, and a hard mask 4 is formed by a resist (not shown) extending in the Y direction to form a plurality of grooves 5 having a predetermined width. .
  • the interval between the grooves 5 to be formed is such that the first pitch P1 and the second pitch P2 longer than P1 are alternately repeated.
  • the second pitch P2 is about twice the first pitch P1, but is not limited to this.
  • the semiconductor substrate 1 is etched by dry etching to form a groove 5.
  • the groove 5 (5a and 5b or 5c and 5d) is a word line groove as in the prior art, and a conventional dummy word line groove is formed between two pairs of grooves (between 5b and 5c). However, it is not formed in the present invention.
  • a saddle fin structure can be obtained by etching the silicon oxide film in the element isolation region 2 deeper than the silicon in the semiconductor substrate 1 (see the conventional dummy word line 10e). It is not essential to use saddle fins, and the groove depths in the active region 1A and the element isolation region 2 may be substantially equal.
  • the active region 1A is divided into a first portion sandwiched between the pair of grooves 5a and 5b (or 5c and 5d) and a second portion sandwiched between the grooves 5b and 5c.
  • the first portion is a region to which a bit line is connected
  • the second portion is a region to which a capacitor contact plug is connected after the diffusion layer isolation trench 29 is formed.
  • a gate insulating film 6 is formed on the active region 1A of the semiconductor substrate 1 by using a thermal oxidation and nitridation process or the like.
  • the liner nitride film in the element isolation region 2 is also partially oxidized by thermal oxidation, and the silicon oxide film is converted into a silicon oxynitride film by a subsequent nitriding process.
  • the gate insulating film 6 is also continuously formed on the insulating film in the element isolation region 2 and the hard mask 4.
  • a barrier film 7 such as titanium nitride, a metal film 8 such as tungsten, and the like are deposited by, for example, a CVD method and etched back to form the grooves 5a, 5b, 5c, and 5d.
  • Word lines 10a, 10b, 10c, and 10d are formed.
  • a liner film is formed by, for example, a CVD method using a silicon nitride film (not shown) so as to cover the remaining metal film 8 and the inner walls of the grooves 5a to 5d.
  • a silicon oxide film is deposited on the liner film.
  • CMP is performed to flatten the surface until the liner film is exposed.
  • the exposed liner film is removed, and the hard mask 4 and the silicon oxide film are etched back to a predetermined height.
  • a buried word line buried with the cap insulating film 11 is formed.
  • the cap insulating film 11 may be formed so as to cover the hard mask 4 when the remaining hard mask 4 is thin, and between the bit line formed in a later step and the diffusion layer connecting the capacitor contact plug. Ensure sufficient distance.
  • bit contact region As shown in FIG. 6, a part of the hard mask 4 is removed by using a photolithography technique and a dry etching technique, and each bit line contact region, the third BL contact region 17c and the second BL contact in FIG. 7B.
  • a bit contact connected to the upper surface of region 17b is formed.
  • the bit contact is formed as a line-shaped opening pattern extending in the same direction as the word line 10 (Y direction).
  • the surface of the semiconductor substrate 1 At the intersection of the bit contact pattern and the active region, the surface of the semiconductor substrate 1 (first portion) is exposed.
  • an N-type impurity such as arsenic
  • the formed N-type impurity diffusion layer 12 functions as a source / drain region of the transistor. Thereafter, a laminated film such as a polysilicon film 13, a tungsten film 14, and a silicon nitride film 15 is formed by, for example, a CVD method. Then, the bit line 16 is formed by patterning into a line shape extending in a direction (X direction) intersecting the word line 10 by using a photolithography technique and a dry etching technique. The polysilicon film 13 under the bit line and the N-type impurity diffusion layer 12 are connected at the silicon surface portion exposed in the bit contact. In the part shown in FIG. 6C, the second BL 16b and the N-type impurity diffusion layer 12b are connected, and the third BL 16c and the N-type impurity diffusion layer 12c are connected.
  • etching is performed to remove a portion of the hard mask 4, pad oxide film 3, and cap insulating film 11 of silicon oxide film. Etching back is performed so that the surface of the cap insulating film 11 is approximately as high as the silicon surface of the semiconductor substrate 1.
  • a liner film 19 covering the upper surface is formed of a silicon nitride film or the like using, for example, a CVD method.
  • a CVD method After depositing the SOD film 20 as a coating film so as to fill the space between the bit lines, an annealing process is performed in a high-temperature water vapor (H 2 O) atmosphere to modify the film into a solid film.
  • a silicon oxide film formed by, for example, a CVD method is formed as the cap silicon oxide film 21 to cover the surface of the SOD film 20. Further, a mask polysilicon film 22 is formed on the cap silicon oxide film 21.
  • a capacitor contact hole 23 is formed by using a photolithography technique and a dry etching technique. Specifically, patterning is performed in a line shape using a lithography technique, and the cap silicon oxide film 21 and the mask polysilicon film 22 are used as a capacitive contact hard mask.
  • the capacitor contact hard mask extends in the same direction as the word line (Y direction), and is formed as a line-shaped opening pattern that opens on the second portion of the active region.
  • the capacitor contact hole 23 is formed through the SOD film 20 and the liner film 19.
  • the semiconductor substrate 1 (second portion) is exposed at a portion where the capacitor contact hole 23 and the active region 1A intersect.
  • a silicon nitride film is formed using, for example, a CVD method and etched back to form nitride film sidewalls 24.
  • polysilicon doped with an N-type impurity (phosphorus or the like) is embedded in the capacitance contact hole 23 by using, for example, a CVD method.
  • the polysilicon is etched back, and the polysilicon plug 25 is formed leaving the polysilicon to a height at which the inside of the capacitor contact hole 23 is not completely filled.
  • the mask polysilicon film 22 is also removed.
  • An N-type impurity diffusion layer 26 is formed in the vicinity of the second partial surface by the N-type impurity doped in the polysilicon plug 25.
  • the formed N-type impurity diffusion layer 26 functions as a source / drain region of the transistor.
  • a silicon nitride film 28 is formed so as to cover the remaining polysilicon plug 25 in the capacitor contact hole.
  • the silicon nitride film 28 is etched back to form nitride film side walls 28S.
  • the polysilicon plug 25 is dry etched using the nitride film side wall 28S as a mask.
  • the second capacitor contact plug 25b and the third capacitor contact plug 25c connected to the N-type impurity diffusion layer 26 can be separated in the X direction.
  • each polysilicon plug 25 is connected in the Y direction on the bit line 16 under the nitride film side wall 28S.
  • the semiconductor substrate 1 is exposed between the second capacitor contact plug 25b and the third capacitor contact plug 25c.
  • the exposed semiconductor substrate 1 is further etched using a dry etching method to form a diffusion layer separation groove 29.
  • the diffusion layer isolation trench 29 is formed so as to be equal to or greater than the depth of the word line 10, but may be appropriately adjusted within a range up to the depth equivalent to the element isolation region 2.
  • the polysilicon plug 25 is isolated in a self-aligned manner like the capacitor contact plugs 25a, 25b, 25c, and the N-type impurity diffusion layer 26 is isolated like the impurity diffusion layers 26a, 26b, 26c.
  • the diffusion layer isolation trench 29 is filled with a silicon nitride film or the like, and the diffusion layer isolation insulating film 30 is formed so as to cover the sidewall silicon nitride film 28S and the capacitor contact plugs 25a, 25b, and 25c. To do.
  • the diffusion layer isolation insulating film 30 and the sidewall silicon nitride film 28S are polished by CMP and planarized until the upper surface of the cap insulating film 15 on the bit line 16 is exposed.
  • the polysilicon plug 25 is separated in the Y direction by the bit line 16.
  • the polysilicon plug 25 is etched back, and the capacitor contact plugs 25a, 25b and 25c are completed with the polysilicon left in the lower portion of the capacitor contact hole 23.
  • a wiring material layer such as a barrier film 31 made of titanium nitride or the like, a metal film 32 made of tungsten or the like using a CVD method in a portion where the capacitive contact plug 25 is not buried in the capacitive contact hole. Embed.
  • the capacitor contact pad 33 is formed by using a photolithography technique and a dry etching technique. A contact resistance with the capacitor contact pad 33 may be reduced by forming a silicide film such as cobalt silicide on the upper surface of the capacitor contact plug 25.
  • a stopper film 34 is formed using a silicon nitride film so as to cover the capacitor contact pad 33.
  • a lower electrode 35 of the capacitor element is formed on the capacitor contact pad 33 with titanium nitride or the like.
  • the upper electrode 37 of the capacitor element is formed of titanium nitride or the like.
  • the wiring formation process is repeated to form a multilayer wiring, and the semiconductor device 100 is formed.
  • the diffusion layer isolation trench 29 is formed when the second capacitor contact plug 25b and the third capacitor contact plug 25b are separated, and the diffusion layer isolation insulating film 30 is embedded therein.
  • the first active region 1Aa and the second active region 1Ab are separated from each other.
  • the second capacitor contact plug 25b and the third capacitor contact plug 25c are separated by etch back.
  • the exposed semiconductor substrate 1 is etched using a dry etching method to form a diffusion layer separation groove 29.
  • a diffusion layer isolation insulating film 30 is buried in the trench to perform element isolation. In the prior art, this element isolation is performed by a buried dummy word line formed simultaneously with the formation of the buried word line WL10.
  • the buried dummy word line is formed first, and the capacitor contact hole 23 is opened thereon, so that the second capacitor contact plug 25b and the third capacitor contact plug 25c are separated.
  • the second capacitor contact region 27b, the second capacitor contact plug 25b, and the third capacitor contact region 27c are caused by variations in the dimensions of the buried dummy word line and misalignment of the mask (sidewall 28S) when the contact plug is separated.
  • the contact area of the third capacitor contact plug 25c may be reduced.
  • a contact hole 23 that opens the second portion of the active region between adjacent word line pairs is formed, and a polysilicon plug 25 and an N-type diffusion layer 26 that are capacitive contact plugs are formed.
  • the diffusion layer separation groove 29 for separating the diffusion layer 26 at the same time as the division is formed by self-alignment, the diffusion layer 26b (the second layer) due to the dimensional variation of the embedded dummy word line and the misalignment with the mask as in the conventional case.
  • the contact area between the capacitor contact region 27b) and the second capacitor contact plug 25b and the diffusion layer 26c (third capacitor contact region 27c) and the third capacitor contact plug 25c does not decrease.
  • the etch back of the polysilicon plug 25 (FIG. 14) and the subsequent formation of the contact pad 33 (FIG. 15) are not essential.
  • the contact plugs formed in one contact hole 23, that is, the two capacitor contact plugs (25b and 25c in the figure) facing each other in the X direction via the diffusion layer isolation insulating film 30 are the capacitor contact hard
  • N-type impurity diffusion layers 27a-27c N-type impurity diffusion layers 27a-27c.
  • Capacitive contact region 28 Silicon nitride film 29. Diffusion layer separation groove 30. Diffusion layer isolation insulating film 31. Barrier film 32. Metal film 33. Capacitive contact pad 34. Stopper film 35.

Abstract

　ワード線１０ｂと１０ｃの間でビット線１６で囲まれたコンタクトホール内に第２の導電材料を埋め込み、第２の方向で分離するツインプラグ形成工程において、従来のダミーワード線を形成せずに、ツインプラグ間に露出した半導体基板をさらにエッチングして拡散層分離用溝２９を形成し、拡散層分離絶縁膜３０を埋め込んで拡散層を分離すると共に、コンタクトプラグ２５ｂと２５ｃとを分離する。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　半導体装置の微細化に伴い、微細なコンタクトプラグの形成方法が検討されている。このような中で、特許文献１に記載の方法は、予め、大きなコンタクトホールに形成した導電材料を分割して微細化する方法であり、加工マージンに大きな余裕があるため、極めて有効な方法である。
　図１６は、特許文献１による半導体装置５００の構造を示す図である。本従来例による半導体装置５００はＤＲＡＭであり、図１６（ａ）は平面図、図１６（ｂ）は図１６（ａ）のＹ１－Ｙ１’断面図、図１６（ｃ）は図１６（ａ）のＸ１－Ｘ１’断面図、図１６（ｄ）は図１６（ａ）のＸ２－Ｘ２’断面図を示している。
　最初に、図１６を参照して、本従来例の半導体装置５００について説明する。
　半導体装置５００はＤＲＡＭのメモリセルを構成するものである。半導体基板１上において、Ｘ’方向に連続して延在する素子分離領域２と、同じくＸ’方向に連続して延在する活性領域１ＡとがＹ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域２および複数の活性領域１Ａに跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線）１０ａ、第２埋め込みワード線（以下、第２ワード線）１０ｂ、第３埋め込みワード線（以下、第３ワード線）１０ｃ、および第４埋め込みワード線（以下、第４ワード線）１０ｄが配置されている。また、第２ワード線１０ｂおよび第３ワード線１０ｃに挟まれるように第１埋め込みダミーワード線（以下、第１ダミーワード線）１０ｅが配置されている。第１ダミーワード線１０ｅは各々の活性領域１Ａの延在方向に隣接するセルトランジスタＴｒ２－Ｔｒ３間を、寄生トランジスタＤＴｒ１をオフ状態に保つことにより素子分離し、連続する帯状の活性領域１Ａを複数の独立した活性領域に分割する機能を有するものである。具体的には、第１ダミーワード線１０ｅの左側に位置する活性領域１Ａは第１活性領域１Ａａ’となり、右側に位置する活性領域１Ａは第２活性領域１Ａｂ’となり分割されている。
　第１活性領域１Ａａ’は、第１ダミーワード線１０ｅの左側に隣接して配置される第２容量コンタクト領域２７ｂと、第２容量コンタクト領域２７ｂに隣接して配置される第２ワード線１０ｂと、第２ワード線１０ｂに隣接して配置される第１ビット線コンタクト領域１７ｃと、第１ビット線コンタクト領域１７ｃに隣接して配置される第１ワード線１０ａと、第１ワード線１０ａに隣接して配置される第１容量コンタクト領域２７ａとを含んで構成されている。第１容量コンタクト領域２７ａと、第１ワード線１０ａと、第１ビット線コンタクト領域１７ｃと、で第１セルトランジスタＴｒ１が構成され、第１ビット線コンタクト領域１７ｃと、第２ワード線１０ｂと、第２容量コンタクト領域２７ｂと、で第２セルトランジスタＴｒ２が構成されている。
　第２活性領域１Ａｂ’は、第１ダミーワード線１０ｅの右側に隣接して配置される第３容量コンタクト領域２７ｃと、第３容量コンタクト領域２７ｃに隣接して配置される第３ワード線１０ｃと、第３ワード線１０ｃに隣接して配置される第２ビット線コンタクト領域１７ｂと、第２ビット線コンタクト領域１７ｂに隣接して配置される第４ワード線１０ｄと、第４ワード線１０ｄに隣接して配置される第４容量コンタクト領域（図示せず）とを含んで構成されている。第３容量コンタクト領域２７ｃと、第３ワード線１０ｃと、第２ビット線コンタクト領域１７ｂと、で第３セルトランジスタＴｒ３が構成され、第２ビット線コンタクト領域１７ｂと、第４ワード線１０ｄと、図示していない第４容量コンタクト領域と、で図示していない第４セルトランジスタＴｒ４が構成されている。
　本従来例のメモリセルは、上記第１活性領域１Ａａおよび第２活性領域１Ａｂの構成が第１ダミーワード線１０ｅを介してＸ方向に複数配置されて構成されるものである。
　半導体基板１に、トランジスタのゲート電極を兼ねるワード線用の溝が設けられている。各々のワード線用の溝の内面を覆うゲート絶縁膜６を介してバリア膜７及びタングステンなどの金属膜８で構成される第１ワード線１０ａ、第２ワード線１０ｂ、ダミーワード線１０ｅ、第３ワード線及び第４ワード線１０ｃが各々の溝の底部に設けられている。ここでは、便宜的に第１活性領域１Ａａ’を通過するワード線を第１ワード線１０ａ、第２ワード線１０ｂ、第２活性領域１Ａｂ’を通過するワード線を第３ワード線１０ｃ及び第４ワード線１０ｄと称しているが、各々の活性領域毎に２本のワード線を有し、活性領域間にダミーワード線が配置される。各々のワード線を覆い、且つ、各々の溝を埋設してキャップ絶縁膜１１が設けられている。第１ワード線１０ａの左側に位置する半導体ピラーは第１容量コンタクト領域２７ａとなり、その上面にはソース／ドレインの一方となる不純物拡散層２６ａが設けられている。第１ワード線１０ａと第２ワード線１０ｂの間に位置する半導体ピラーは第３ＢＬコンタクト領域１７ｃとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１２ｃが設けられている。また、第２ワード線１０ｂの右側に位置する半導体ピラーは第２容量コンタクト領域２７ｂとなり、その上面にはソース／ドレインの一方となる不純物拡散層２６ｂが設けられている。さらに、第３ワード線１０ｃの左側に位置する半導体ピラーは第３容量コンタクト領域２７ｃとなり、その上面にはソース／ドレインの一方となる不純物拡散層２６ｃが設けられている。そして、第３ワード線１０ｃの右側に位置する半導体ピラーは第２ＢＬコンタクト領域１７ｂとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１２ｂが設けられている。
　各々のワード線上面を覆うキャップ絶縁膜１１上には、第２ＢＬコンタクト領域１２ｂにおいて第２不純物拡散層１７ｂに接続される第２ビット線（ＢＬ）１６ｂが、第３ＢＬコンタクト領域１２ｃにおいて第３不純物拡散層１７ｃに接続される第３ビット線（ＢＬ）１６ｃが設けられる。各ビット線は、不純物拡散層に接続されるビットコンタクトプラグを含むポリシリコン層１３とその上に形成されたビットメタル層１４と更にその上面にカバー絶縁膜１５が設けられている。各ビット線の側壁にサイドウォール１８と、ビット線を覆うように、全面にライナー絶縁膜１９が設けられる。ライナー絶縁膜１９上には、隣接するＢＬ間に形成されている凹部空間を埋設する埋設絶縁膜２０が設けられている。埋設絶縁膜２０、ライナー膜１９を貫通して、容量コンタクト２５が設けられている。この容量コンタクト２５は、第１、第２、および第３容量コンタクト領域２７ａ、２７ｂ、２７ｃに各々第１、第２、および第３容量コンタクトプラグ２５ａ、２５ｂ、２５ｃが接続している。ダミーワード線１０ｅ上のキャップ絶縁膜１１上には第２、および第３容量コンタクトプラグ２５ｂ、２５ｃを分離している分離絶縁膜３０’を有する。ダミーワード線１０ｅで素子分離される第１素子分離領域１Ａａ’の第２容量コンタクトプラグ２５ｂと第２素子分離領域１Ａｂ’の第３容量コンタクトプラグ２５ｃは、一つの大きなコンタクトプラグ２５を分割して形成したツインプラグであり、その分割面に分離絶縁膜３０’を有する。第１、第２、および第３容量コンタクトプラグ２５ａ、２５ｂ、２５ｃの上部に各々コンタクトパッド３３が接続している。容量コンタクトパッド３３を覆うように、ストッパー膜３４が設けられる。容量コンタクトパッド３３上には下部電極３５が設けられる。下部電極３５の内壁及び外壁表面を連続して覆う容量絶縁膜３６および容量絶縁膜３６上に上部電極３７が設けられてキャパシタを構成している。
特開２０１１－２４３９６０号公報
　上記従来技術では、第1活性領域１Ａａ’と第２活性領域１Ａｂ’の素子分離を、第1ダミーワード線１０ｅによって行う構造になっている。この構造では、先に形成されている第１ダミーワード線１０ｅの上に、容量コンタクトホールを開口し、ポリシリコンプラグを埋め込み、その後、エッチバックによって、第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃの分離を行う必要がある。そのため、ダミーワード線の寸法ばらつきや重ね合わせのずれによって、第２容量コンタクト領域２７ｂと第２容量コンタクトプラグ２５ｂ、および第３容量コンタクト領域２７ｃと第３容量コンタクトプラグ２５ｃの接触面積が低下する可能性があり、さらに改善の余地がある。
　本発明では、ツインプラグ形成時のエッチングにより半導体基板に自己整合的に拡散層分離用溝を形成して、容量コンタクトプラグと容量コンタクト領域との接触面積の低下を抑制する。
　すなわち、本発明の一実施形態によれば、
　半導体基板上の、第１の方向に延在する複数の素子分離領域と
　前記素子分離領域に挟まれ、前記第１の方向に延在する活性領域と、
　前記第１の方向と交差する第２の方向に延在して所定の間隔で配置された２本１対の複数の溝と、
　前記溝内に埋め込まれた埋め込みワード線対と、
　前記第１及び第２の方向と異なる第３の方向に延在し、前記埋め込みワード線対間の活性領域の第１の拡散層に接続されるビット線と、
　前記ビット線の接続される前記第１の拡散層に対して前記埋め込みワード線対のそれぞれを介して前記第１の方向に対向する活性領域の第２の拡散層に接続されるコンタクトと、
　前記埋め込みワード線対の間の活性領域に埋め込まれ、かつ該埋め込み領域の両側の前記コンタクト間及び前記コンタクトの接続される前記活性領域の第２の拡散層間を絶縁分離する一体の拡散層分離絶縁膜と
を備えた半導体装置、が提供される。
　又、本発明の別の実施形態によれば、
　半導体基板上に、第１の方向に延在する複数の素子分離領域を形成し、前記素子分離領域間に前記第１の方向に延在する活性領域を規定する工程、
　前記第１の方向と交差する第２の方向に延在し、第１のピッチと前記第１のピッチより長い第２のピッチで交互に、前記素子分離領域よりも浅い複数の第１の溝を形成する工程、
　前記複数の第１の溝内にゲート絶縁膜を介して第１の導電材料を埋設する工程、
　前記第１の導電材料を前記半導体基板表面よりも低い位置までエッチバックし、２本一対のワード線を形成する工程、
　前記ワード線上の前記溝を埋め込む絶縁膜を形成する工程、
　前記絶縁膜上に、前記第１のピッチに形成された溝間の活性領域に接続され、前記第１及び第２の方向と異なる第３の方向に延在し、上部絶縁膜を有するビット線を形成する工程、
　前記２本一対のワード線上で前記第２の方向に延在するマスクパターンを形成し、前記第２のピッチに形成された溝間の活性領域を露出し、前記ビット線間と前記マスクパターン間で規定されるコンタクトホールを開口する工程、
　前記コンタクトホールを埋めて前記マスクパターンの上部より低い位置まで第２の導電材料を埋設する工程、
　前記マスクパターンの側壁にサイドウォールを形成し、前記第２の導電材料上面を露出する開口部を形成する工程、
　前記サイドウォールをマスクに前記第２の導電材料をエッチングして、前記第２の導電材料を前記第２の方向に二分すると共に、前記半導体基板をエッチングして拡散層分離溝を形成する工程、
　前記拡散層分離溝を埋めて全面に拡散層分離絶縁膜を形成する工程、
　前記拡散層分離絶縁膜を前記マスクパターン及び前記第２の導電材料を露出するようにエッチバックした後、前記第２の導電材料を前記ビット線の上部絶縁膜高さ以下までエッチバックし、前記コンタクトホール内に前記拡散層分離絶縁膜で絶縁分離された前記第２の導電材料からなるコンタクトプラグを形成する工程
とを有する半導体装置の製造方法、が提供される。
　本発明の一実施形態によれば、従来のダミーワード線による素子分離を、ツインプラグ形成時のエッチングにより半導体基板に自己整合的に拡散層分離用溝を形成して、容量コンタクトプラグと容量コンタクト領域との接触面積の低下を抑制することが可能となる。
図１（ａ）は、本発明の一実施形態例になる半導体装置１００の模式的平面図である。 図１（ｂ）は、図１（ａ）のＹ１－Ｙ１’断面図である。 図１（ｃ）は、図１（ａ）のＸ１－Ｘ１’断面図である。 図１（ｄ）は、図１（ａ）のＸ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図２（ａ）は模式的平面図、図２（ｂ）は図２（ａ）のＹ１－Ｙ１’断面図である。 図２（ｃ）、図２（ｄ）は、それぞれ図２（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図３（ａ）は模式的平面図、図３（ｂ）は図３（ａ）のＹ１－Ｙ１’断面図である。 図３（ｃ）、図３（ｄ）は、それぞれ図３（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図４（ａ）は模式的平面図、図４（ｂ）は図４（ａ）のＹ１－Ｙ１’断面図である。 図４（ｃ）、図４（ｄ）は、それぞれ図４（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図５（ａ）は模式的平面図、図５（ｂ）は図５（ａ）のＹ１－Ｙ１’断面図である。 図５（ｃ）、図５（ｄ）は、それぞれ図５（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図６（ａ）は模式的平面図、図６（ｂ）は図６（ａ）のＹ１－Ｙ１’断面図である。 図６（ｃ）、図６（ｄ）は、それぞれ図６（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図７（ａ）は模式的平面図、図７（ｂ）は図７（ａ）のＹ１－Ｙ１’断面図である。 図７（ｃ）、図７（ｄ）は、それぞれ図７（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図８（ａ）は模式的平面図、図８（ｂ）は図８（ａ）のＹ１－Ｙ１’断面図である。 図８（ｃ）、図８（ｄ）は、それぞれ図８（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図９（ａ）は模式的平面図、図９（ｂ）は図９（ａ）のＹ１－Ｙ１’断面図である。 図９（ｃ）、図９（ｄ）は、それぞれ図９（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図１０（ａ）は模式的平面図、図１０（ｂ）は図１０（ａ）のＹ１－Ｙ１’断面図である。 図１０（ｃ）、図１０（ｄ）は、それぞれ図１０（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図１１（ａ）は模式的平面図、図１１（ｂ）は図１１（ａ）のＹ１－Ｙ１’断面図である。 図１１（ｃ）、図１１（ｄ）は、それぞれ図１１（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図１２（ａ）は模式的平面図、図１２（ｂ）は図１２（ａ）のＹ１－Ｙ１’断面図である。 図１２（ｃ）、図１２（ｄ）は、それぞれ図１２（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図１３（ａ）は模式的平面図、図１３（ｂ）は図１３（ａ）のＹ１－Ｙ１’断面図である。 図１３（ｃ）、図１３（ｄ）は、それぞれ図１３（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図１４（ａ）は模式的平面図、図１４（ｂ）は図１４（ａ）のＹ１－Ｙ１’断面図である。 図１４（ｃ）、図１４（ｄ）は、それぞれ図１４（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１に示す半導体装置１００の製造工程を説明する図であり、図１５（ａ）は模式的平面図、図１５（ｂ）は図１５（ａ）のＹ１－Ｙ１’断面図である。 図１５（ｃ）、図１５（ｄ）は、それぞれ図１５（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。 図１６（ａ）は従来例になる半導体装置５００の模式的平面図、図１６（ｂ）は図１６（ａ）のＹ１－Ｙ１’断面図であるである。 図１６（ｃ）、図１６（ｄ）は、それぞれ図１６（ａ）のＸ１－Ｘ１’断面図、Ｘ２－Ｘ２’断面図である。
　以下、図面を参照して、本発明の好ましい実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものでは無く、当業者が必要に応じて本発明の範囲内で適宜変更可能な構成を含む。
　（実施形態例１）
　本実施形態例による半導体装置１００はＤＲＡＭであり、図１（ａ）は模式的平面図、図１（ｂ）は図１（ａ）のＹ１－Ｙ１’断面図、図１（ｃ）は図１（ａ）のＸ１－Ｘ１’断面図、図１（ｄ）は図１（ａ）のＸ２－Ｘ２’断面図を示す。図２～図１５は本実施形態例に係る半導体装置１００の一連の製造工程断面図を示しており、各分図はそれぞれ、（ａ）は模式的平面図、（ｂ）は（ａ）のＹ１－Ｙ１’断面図、（ｃ）は（ａ）のＸ１－Ｘ１’断面図、（ｄ）は（ａ）のＸ２－Ｘ２’断面図である。
　最初に、図１を参照して、本実施形態例の半導体装置１００について説明する。
　半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１上において、Ｘ’方向（第１の方向）に連続して延在する素子分離領域２と、同じくＸ’方向に連続して延在する活性領域１ＡとがＹ方向（第２の方向）に交互に等間隔、等ピッチで複数配置されている。素子分離領域２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域２および複数の活性領域１Ａに跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線）１０ａ、第２埋め込みワード線（以下、第２ワード線）１０ｂ、第３埋め込みワード線（以下、第３ワード線）１０ｃ、および第４埋め込みワード線（以下、第４ワード線）１０ｄが配置されている。また、第２ワード線１０ｂおよび第３ワード線１０ｃに挟まれるように拡散層分離溝２９が配置されている。拡散層分離溝２９には窒化シリコン膜等の拡散層分離絶縁膜３０が埋め込まれ、連続する帯状の活性領域１Ａを複数の独立した活性領域に分割する機能を有するものである。具体的には、拡散層分離溝２９の左側に位置する活性領域１Ａは第１活性領域１Ａａとなり、右側に位置する活性領域１Ａは第２活性領域１Ａｂとなっている。Ｘ方向（第３の方向）に延在して、第１～第３ビット線（ＢＬ）１６ａ～１６ｃが設けられている。
　第１活性領域１Ａａは、拡散層分離溝２９の左側に隣接して配置される第２容量コンタクト領域２７ｂと、第２容量コンタクト領域２７ｂに隣接して配置される第２ワード線１０ｂと、第２ワード線１０ｂに隣接して配置される第３ＢＬ１６ｃとのコンタクト領域１７ｃ（第３ＢＬコンタクト領域）と、第３ＢＬコンタクト領域１７ｃに隣接して配置される第１ワード線１０ａと、第１ワード線１０ａに隣接して配置される第１容量コンタクト領域２７ａとを含んで構成されている。第１容量コンタクト領域２７ａと、第１ワード線１０ａと、第３ＢＬコンタクト領域１７ｃとで第１セルトランジスタＴｒ１が構成され、第３ＢＬコンタクト領域１７ｃと、第２ワード線１０ｂと、第２容量コンタクト領域２７ｂとで第２セルトランジスタＴｒ２が構成されている。
　第２活性領域１Ａｂは、拡散層分離溝２９の右側に隣接して配置される第３容量コンタクト領域２７ｃと、第３容量コンタクト領域２７ｃに隣接して配置される第３ワード線１０ｃと、第３ワード線１０ｃに隣接して配置される第２ＢＬ１６ｂとのコンタクト領域１７ｂ（第２ＢＬコンタクト領域）と、第２ＢＬコンタクト領域１７ｂに隣接して配置される第４ワード線１０ｄと、第４ワード線１０ｄに隣接して配置される第４容量コンタクト領域（図示せず）とを含んで構成されている。第３容量コンタクト領域２７ｃと、第３ワード線１０ｃと、第２ＢＬコンタクト領域１７ｂとで第３セルトランジスタＴｒ３が構成され、第２ＢＬコンタクト領域１７ｂと、第４ワード線１０ｄと、図示していない第４容量コンタクト領域とで第４セルトランジスタＴｒ４が構成されている。
　本実施形態例のメモリセルは、上記第１活性領域１Ａａおよび第２活性領域１Ａｂの構成が拡散層分離溝２９を介してＸ方向（第３の方向）に複数配置されて構成されるものである。
　半導体基板１に設けられた、トランジスタのゲート電極を兼ねるワード線用の溝の内面を覆うゲート絶縁膜６を介して、バリア膜７、タングステン等のメタル膜８とを含む第１ワード線１０ａ、第２ワード線１０ｂ、第３ワード線１０ｃ及び第４ワード線１０ｄが各々の溝の底部に設けられている。各々のワード線を覆い、且つ、各々の溝を埋設してキャップ絶縁膜１１が設けられている。第１ワード線１０ａの左側に位置する半導体ピラーは第１容量コンタクト領域２７ａとなり、その上面にはソース／ドレインの一方となる不純物拡散層２６ａが設けられている。第１ワード線１０ａと第２ワード線１０ｂの間に位置する半導体ピラーは第３ＢＬコンタクト領域１７ｃとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１２ｃが設けられている。また、第２ワード線１０ｂの右側に位置する半導体ピラーは第２容量コンタクト領域２７ｂとなり、その上面にはソース／ドレインの一方となる不純物拡散層２６ｂが設けられている。さらに、第３ワード線１０ｃの左側に位置する半導体ピラーは第３容量コンタクト領域２７ｃとなり、その上面にはソース／ドレインの一方となる不純物拡散層２６ｃが設けられている。そして、第３ワード線１０ｃの右に位置する半導体ピラーは第２ＢＬコンタクト領域１７ｂとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１２ｂが設けられている。
　第１活性領域１Ａａでは、不純物拡散層２６ａとゲート絶縁膜６と第１ワード線１０ａと不純物拡散層１２ｃとで第１のトランジスタＴｒ１が構成される。また、不純物拡散層１２ｃとゲート絶縁膜６と第２ワード線１０ｂと不純物拡散層２６ｂとで第２のトランジスタＴｒ２が構成されている。ワード線１０ａ及び１０ｂ上面を覆うように、キャップ絶縁膜１１が設けられている。キャップ絶縁膜１１上には、第３ＢＬコンタクト領域１７ｃにおいて不純物拡散層１２ｃに接続される第３ＢＬ１６ｃが設けられる。第２活性領域１Ａｂでは、不純物拡散層２６ｃとゲート絶縁膜６と第３ワード線１０ｃと不純物拡散層１２ｂとで第３のトランジスタＴｒ３が構成される。また、不純物拡散層１２ｂとゲート絶縁膜６と第４ワード線１０ｄと不図示の不純物拡散層とで第４のトランジスタＴｒ４が構成されている。ワード線１０ｃ及び１０ｄ上面を覆うように、キャップ絶縁膜１１が設けられている。キャップ絶縁膜１１上には、第２ＢＬコンタクト領域１７ｂにおいて不純物拡散層１２ｂに接続される第２ＢＬ１６ｂが設けられる。
　各ビット線は、不純物拡散層に接続されるビットコンタクトプラグを含むポリシリコン層１３とその上に形成されたビットメタル層１４と更にその上面にカバー絶縁膜１５が設けられている。各ビット線の側壁にサイドウォール１８と、ビット線を覆うように、全面にライナー絶縁膜１９が設けられる。ライナー絶縁膜１９上には、隣接するＢＬ間に形成されている凹部空間を埋設する埋設絶縁膜２０が設けられている。埋設絶縁膜２０、ライナー膜１９を貫通して、容量コンタクト２５が設けられている。この容量コンタクト２５は、第１、第２、および第３容量コンタクト領域２７ａ、２７ｂ、２７ｃに各々第１、第２、および第３容量コンタクトプラグ２５ａ、２５ｂ、２５ｃが接続している。第１、第２、および第３容量コンタクトプラグ２５ａ、２５ｂ、２５ｃの上部に各々容量コンタクトパッド３３が接続している。容量コンタクトパッド３３を覆うように、ストッパー膜３４が設けられる。容量コンタクトパッド３３上には下部電極３５が設けられる。下部電極３５の内壁から外壁表面を連続して覆う容量絶縁膜３６および容量絶縁膜３６上に上部電極３７が設けられてキャパシタを構成している。上部電極３７は複数の膜の積層とすることができ、容量絶縁膜３６上にコンフォーマルに形成される窒化チタン等の第１の上部電極と、空隙を埋めるドープトポリシリコンなどの充填層（第２の上部電極）、さらには上層配線との接続部となるタングステンなどの金属からなるプレート電極（第３の上部電極）などを含んでいても良い。
　上記半導体装置１００では、第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃを分離するときに拡散層分離溝２９を形成し、その中を拡散層分離絶縁膜３０で埋め込み、第１活性領域１Ａａと第２活性領域１Ａｂを素子分離する構造になっている。具体的には、第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃをエッチバックによって、分離する。その後、露出した半導体基板１をドライエッチング法を用いて、エッチングし、拡散層分離溝２９を形成する。さらに、溝内部に拡散層分離絶縁膜３０を埋め込み、素子分離を行う。従来技術では、この素子分離が、埋め込みワード線１０を形成するときに同時に形成する埋め込みダミーワード線１０ｅによって行われる構造になっている。この構造では、埋め込みダミーワード線を先に構成し、この上に、容量コンタクト２３を開口し、第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃの分離を行っていた。そのため、埋め込みダミーワード線の寸法ばらつきや重ね合わせのずれによって、第２容量コンタクト領域２７ｂと第２容量コンタクトプラグ２５ｂ、および第３容量コンタクト領域２７ｃと第３容量コンタクトプラグ２５ｃの接触面積の低下が発生していた。本発明では、第２容量コンタクト領域２７ｂと第２容量コンタクトプラグ２５ｂ、および第３容量コンタクト領域２７ｃと第３容量コンタクトプラグ２５ｃの接続を行った後に、拡散層分離溝２９をセルフアラインで形成するため、埋め込みダミーワード線の寸法ばらつきや、重ね合わせのずれによる接触面積の低下が発生しない。
　以下、図２～図１６を用いて、図１に示した半導体装置１００の製造方法について説明する。
　まず、図２に示すように、半導体基板１の上に、周知のＳＴＩ法により、第１の方向（Ｘ’方向）に延在する酸化シリコン膜を含む絶縁膜で埋設された素子分離領域２を形成する。これにより、素子分離領域２で囲まれ、半導体基板１からなる活性領域１Ａが形成される。なお、ここでは素子分離領域２は、ライナー窒化膜２ａと酸化シリコン膜２ｂの積層構造を示しているがこれに限定されるものでは無い。
　次に、半導体基板１上全面に酸化シリコン膜からなるパッド酸化膜３を形成し、このパッド酸化膜３を通して、図示しないＮウェル領域およびＰウェル領域を公知の方法で形成する。
　次に、半導体基板１上に酸化シリコン膜等を堆積し、レジスト（図示せず）にてＹ方向に延在し、所定の幅の複数の溝５を形成するためのハードマスク４をパターニングする。形成する溝５の間隔は第１のピッチＰ１とＰ１より長い第２のピッチＰ２とが交互に繰り返されるようにする。通常、第２のピッチＰ２は第１のピッチＰ１の約２倍とするが、これに限定されるものではない。
　続いて、図３に示すように、半導体基板１をドライエッチングによってエッチングし、溝５を形成する。溝５（５ａと５ｂ又は５ｃと５ｄ）は、従来と同様にワード線用溝であり、二対の溝間（５ｂと５ｃの間）には従来のダミーワード線用溝を形成していたが、本発明では形成していない。このとき、素子分離領域２の酸化シリコン膜を半導体基板１のシリコンよりも深くエッチングすることで、サドルフィン構造とすることができる（従来のダミーワード線１０ｅ参照）。サドルフィンとすることは必須ではなく、活性領域１Ａと素子分離領域２における溝深さをほぼ同等にしてもよい。これにより、活性領域１Ａは、一対の溝５ａと５ｂ（又は５ｃと５ｄ）に挟まれた第１部分と、溝５ｂと溝５ｃに挟まれた第２部分に分けられる。第１部分はビット線が接続される領域となり、第２部分は拡散層分離溝２９が形成された後、容量コンタクトプラグが接続される領域となる。
　その後、半導体基板１の活性領域１Ａ上に熱酸化および窒化プロセス等を用いてゲート絶縁膜６を形成する。熱酸化により素子分離領域２のライナー窒化膜も一部酸化され、続く窒化プロセスにより酸化シリコン膜が酸窒化シリコン膜に変換される。これによりゲート絶縁膜６は素子分離領域２の絶縁膜、ハードマスク４上にも連続して形成される。
　さらに、図４に示すように、窒化チタン等のバリア膜７、タングステン等のメタル膜８等を、たとえばＣＶＤ法にて堆積させ、エッチバックすることにより、溝５ａ、５ｂ、５ｃ、５ｄ内にワード線１０ａ、１０ｂ、１０ｃ、１０ｄを形成する。
　次に、図５に示すように、残存したメタル膜８上および溝５ａ～５ｄの内壁を覆うように、図示はしていないが窒化シリコン膜等でライナー膜をたとえばＣＶＤ法にて形成する。ライナー膜上に酸化シリコン膜を堆積する。その後、ＣＭＰを行って、ライナー膜が露出するまで表面を平坦化する。さらに、露出するライナー膜を除去し、ハードマスク４及び酸化シリコン膜を所定の高さまでエッチバックする。これにより、キャップ絶縁膜１１で埋め込まれた埋込ワード線が形成される。キャップ絶縁膜１１は、残存するハードマスク４が薄い場合には、ハードマスク４を覆うように形成してもよく、後工程で形成するビット線と容量コンタクトプラグを接続する拡散層との間に十分な距離を確保する。
　次に、図６に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、ハードマスク４の一部を除去し、各ビット線コンタクト領域、図７Ｂでは第３ＢＬコンタクト領域１７ｃ、および第２ＢＬコンタクト領域１７ｂの上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線１０と同じ方向（Ｙ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトのパターンと活性領域の交差した部分では、半導体基板１表面（第１部分）が露出する。ビットコンタクトを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層１２を形成する。形成したＮ型不純物拡散層１２は、トランジスタのソース・ドレイン領域として機能する。その後、ポリシリコン膜１３、タングステン膜１４、窒化シリコン膜１５等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてワード線１０と交差する方向（Ｘ方向）に延在するライン形状にパターニングし、ビット線１６を形成する。ビットコンタクト内で露出しているシリコン表面部分で、ビット線下層のポリシリコン膜１３とＮ型不純物拡散層１２とが接続する。図６（ｃ）に示す部分では、第２ＢＬ１６ｂとＮ型不純物拡散層１２ｂが接続され、第３ＢＬ１６ｃとＮ型不純物拡散層１２ｃが接続される。
　次に、図７に示すように、各ビット線１６の側面を覆う窒化シリコン膜１８を形成した後に、エッチングによって酸化シリコン膜のハードマスク４、パッド酸化膜３およびキャップ絶縁膜１１の一部を除去し、キャップ絶縁膜１１の表面が、半導体基板１のシリコン表面と概略同程度の高さになるようエッチバックする。
　次に、図８に示すように、その上面を覆うライナー膜１９を窒化シリコン膜等でたとえばＣＶＤ法を用いて形成する。ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２０を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜１９の上面が露出するまでＣＭＰを行って平坦化した後に、キャップ酸化シリコン膜２１として、たとえばＣＶＤ法で形成した酸化シリコン膜を形成し、ＳＯＤ膜２０の表面を覆う。さらに、キャップ酸化シリコン膜２１の上にマスクポリシリコン膜２２を形成する。
　次に、図９に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトホール２３を形成する。具体的にはリソグラフィ技術を用いてライン状にパターニングし、キャップ酸化シリコン膜２１、マスクポリシリコン膜２２を容量コンタクトハードマスクにする。容量コンタクトハードマスクは、ワード線と同じ方向（Ｙ方向）に延在し、活性領域の第２部分上を開口するライン状の開口パターンとして形成される。
　ドライエッチング技術を用いて、ＳＯＤ膜２０、ライナー膜１９を貫通して容量コンタクトホール２３を形成する。容量コンタクトホール２３と活性領域１Ａの交差している部分で、半導体基板１（第２部分）が露出する。次に、窒化シリコン膜をたとえばＣＶＤ法を用いて形成し、エッチバックし、窒化膜サイドウォール２４を形成する。
　次に、図１０に示すように、容量コンタクトホール２３の内部に、Ｎ型不純物（リン等）をドーピングしたポリシリコンをたとえばＣＶＤ法を用いて埋め込む。続いて、ポリシリコンをエッチバックし、容量コンタクトホール２３内部が完全に埋まらない高さまでポリシリコンを残しポリシリコンプラグ２５を形成する。このとき、マスクポリシリコン膜２２も除去される。ポリシリコンプラグ２５にドーピングされたＮ型不純物によって、第２部分表面近傍にＮ型不純物拡散層２６が形成される。形成されたＮ型不純物拡散層２６は、トランジスタのソース・ドレイン領域として機能する。
　次に、図１１に示すように、容量コンタクトホール内の残ったポリシリコンプラグ２５を覆うように窒化シリコン膜２８を形成する。
　次に、図１２に示すように、窒化シリコン膜２８をエッチバックし、窒化膜サイドウォール２８Ｓを形成する。そして、この窒化膜サイドウォール２８Ｓをマスクにポリシリコンプラグ２５をドライエッチングする。これで、Ｎ型不純物拡散層２６に接続された第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃとをＸ方向に分離ができる。なお、この状態では、各ポリシリコンプラグ２５は、窒化膜サイドウォール２８Ｓ下ではビット線１６上でＹ方向に繋がっている。第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃの間には半導体基板１が露出する。
　ここで、本実施形態例では、図１２に示すように、露出した半導体基板１を更にドライエッチング法を用いてエッチングし、拡散層分離溝２９を形成する。拡散層分離溝２９は、ワード線１０の深さと同等以上になるように形成するが、素子分離領域２と同等の深さまでの範囲内で適宜調整すればよい。これにより、ポリシリコンプラグ２５は容量コンタクトプラグ２５ａ、２５ｂ、２５ｃのように、Ｎ型不純物拡散層２６は不純物拡散層２６ａ、２６ｂ、２６ｃのように自己整合的に分離される。
　次に、図１３に示すように、窒化シリコン膜等で拡散層分離溝２９を埋め込み、サイドウォール窒化シリコン膜２８Ｓ、容量コンタクトプラグ２５ａ、２５ｂ、２５ｃを覆うように拡散層分離絶縁膜３０を形成する。
　次に、図１４に示すように、拡散層分離絶縁膜３０、サイドウォール窒化シリコン膜２８ＳをＣＭＰで研磨し、ビット線１６上のキャップ絶縁膜１５の上面が露出するまで平坦化する。これによりポリシリコンプラグ２５はビット線１６によりＹ方向に分離される。その後、ポリシリコンプラグ２５をエッチバックし、容量コンタクトホール２３内の下部に残したポリシリコンで容量コンタクトプラグ２５ａ、２５ｂ、２５ｃを完成させる。
　次に、図１５に示すように、容量コンタクトホール内の容量コンタクトプラグ２５が埋め込まれていない部分にＣＶＤ法を用いて窒化チタン等のバリア膜３１、タングステン等のメタル膜３２等の配線材料層を埋め込む。続いて、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトパッド３３を形成する。容量コンタクトプラグ２５の上面にコバルトシリサイド等のシリサイド膜を形成して、容量コンタクトパッド３３との接触抵抗を低減させてもよい。
　その後、図１に示すように、容量コンタクトパッド３３上を覆うように、窒化シリコン膜を用いてストッパー膜３４を形成する。容量コンタクトパッド３３上に窒化チタン等でキャパシタ素子の下部電極３５を形成する。そして、下部電極３５の表面を覆うように容量絶縁膜３６を形成した後に、窒化チタン等でキャパシタ素子の上部電極３７を形成する。その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を形成する。
　上記半導体装置の製造方法の実施形態例では、第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｂを分離するときに拡散層分離溝２９を形成し、その中を拡散層分離絶縁膜３０で埋め込み、第１活性領域１Ａａと第２活性領域１Ａｂを素子分離する構造になっている。具体的には、第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃをエッチバックによって分離する。その後、露出した半導体基板１をドライエッチング法を用いてエッチングし、拡散層分離溝２９を形成する。さらに、溝内部に拡散層分離絶縁膜３０を埋め込み、素子分離を行う。従来技術では、この素子分離が、埋め込みワード線ＷＬ１０を形成するときに同時に形成する埋め込みダミーワード線によって行われる構造になっている。この構造では、埋め込みダミーワード線を先に構成し、この上に、容量コンタクトホール２３を開口し、第２容量コンタクトプラグ２５ｂと第３容量コンタクトプラグ２５ｃの分離を行っていた。そのため、埋め込みダミーワード線の寸法ばらつきや、コンタクトプラグ分離時のマスク（サイドウォール２８Ｓ）の重ね合わせのずれによって、第２容量コンタクト領域２７ｂと第２容量コンタクトプラグ２５ｂ、および第３容量コンタクト領域２７ｃと第３容量コンタクトプラグ２５ｃの接触面積の低下が発生する可能性があった。本発明では、隣接するワード線対間の活性領域の第２部分を開口するコンタクトホール２３を形成し、容量コンタクトプラグとなるポリシリコンプラグ２５及びＮ型拡散層２６を形成し、ポリシリコンプラグ２５の分割と同時に拡散層２６を分離する拡散層分離溝２９をセルフアラインで形成するため、従来のような埋込ダミーワード線の寸法ばらつきやマスクとの重ね合わせのずれによる拡散層２６ｂ（第２容量コンタクト領域２７ｂ）と第２容量コンタクトプラグ２５ｂ、拡散層２６ｃ（第３容量コンタクト領域２７ｃ）と第３容量コンタクトプラグ２５ｃとの接触面積の低下が発生しない。
　なお、本実施形態例において、ポリシリコンプラグ２５のエッチバック（図１４）やその後のコンタクトパッド３３の形成（図１５）は必須ではない。本発明では、一つのコンタクトホール２３内に形成されたコンタクトプラグ、すなわち、拡散層分離絶縁膜３０を介してＸ方向に対峙する２つの容量コンタクトプラグ（図では２５ｂと２５ｃ）は、容量コンタクトハードマスクの傾斜面を利用して、上面の中心間距離が下面の中心間距離よりも広く形成できるため、容量コンタクトプラグ上にキャパシタの下部電極を形成しても、キャパシタ間の間隔を十分に確保することができる。
１．半導体基板
　１Ａ．活性領域
　　１Ａａ．第１活性領域
　　１Ａｂ．第２活性領域
２．素子分離領域
　２ａ．ライナー窒化膜
　２ｂ．酸化シリコン膜
３．バッド酸化膜
４．ハードマスク
５．ワード線用の溝
６．ゲート絶縁膜
７．バリア膜
８．メタル膜
１０ａ，１０ｂ，１０ｃ，１０ｄ．ワード線
１０ｅ．ダミーワード線
１１．キャップ絶縁膜
１２．Ｎ型不純物拡散層
１３．ポリシリコン膜
１４．タングステン膜
１５．窒化シリコン膜
１６．ビット線
１７．ビット線コンタクト領域
１８．窒化シリコン膜
１９．ライナー膜
２０．ＳＯＤ膜
２１．キャップ酸化シリコン膜
２２．マスクポリシリコン膜
２３．容量コンタクトホール
２４．窒化膜サイドウォール
２５．ポリシリコンプラグ
２６、２６ａ～２６ｃ．Ｎ型不純物拡散層
２７ａ～２７ｃ．容量コンタクト領域
２８．窒化シリコン膜
２９．拡散層分離溝
３０．拡散層分離絶縁膜
３１．バリア膜
３２．メタル膜
３３．容量コンタクトパッド
３４．ストッパー膜
３５．下部電極
３６．容量絶縁膜
３７．上部電極
１００．半導体装置

Claims (15)

  1. 　半導体基板上の、第１の方向に延在する複数の素子分離領域と
    　前記素子分離領域に挟まれ、前記第１の方向に延在する活性領域と、
    　前記第１の方向と交差する第２の方向に延在して所定の間隔で配置された２本１対の複数の埋め込みワード線対と、
    　前記第１及び第２の方向と異なる第３の方向に延在し、前記埋め込みワード線対間の活性領域の第１の拡散層に接続されるビット線と、
    　前記ビット線の接続される前記第１の拡散層に対して前記埋め込みワード線対のそれぞれを介して前記第１の方向に対向する活性領域の第２の拡散層に接続されるコンタクトと、
    　前記埋め込みワード線対の間の活性領域に埋め込まれ、かつ該埋め込み領域の両側の前記コンタクト間及び前記コンタクトの接続される前記活性領域の第２の拡散層間を絶縁分離する一体の拡散層分離絶縁膜と
    を備えた半導体装置。
  2. 　前記拡散層分離絶縁膜は、前記第２の方向に沿って、各ビット線間にそれぞれ配置されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記拡散層分離絶縁膜の底部が、前記埋め込みワード線の底部から前記素子分離領域の底部までの間の深さに設定される請求項１又は２に記載の半導体装置。
  4. 　前記コンタクトプラグは、前記第３の方向に沿って、前記ビット線間に前記拡散層分離絶縁膜と前記拡散層分離絶縁膜とは異なる絶縁膜とを交互に介して複数配置される請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記拡散層分離絶縁膜が窒化シリコン膜を含むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　前記拡散層分離絶縁膜を介して前記第３の方向に対峙する２つの前記コンタクトは、上面の中心間距離が下面の中心間距離よりも広いことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記コンタクト上面に容量コンタクトパッドを有し、更に前記容量コンタクトパッドに接続される下部電極と、前記下部電極と容量絶縁膜を介して対向する上部電極とを備えたキャパシタを有する請求項６に記載の半導体装置。
  8. 　半導体基板上に、第１の方向に延在する複数の素子分離領域を形成し、前記素子分離領域間に前記第１の方向に延在する活性領域を規定する工程、
    　前記第１の方向と交差する第２の方向に延在し、第１のピッチと前記第１のピッチより長い第２のピッチで交互に、前記素子分離領域よりも浅い複数の第１の溝を形成する工程、
    　前記複数の第１の溝内にゲート絶縁膜を介して第１の導電材料を埋設する工程、
    　前記第１の導電材料を前記半導体基板表面よりも低い位置までエッチバックし、２本一対のワード線を形成する工程、
    　前記ワード線上の前記第１の溝を埋め込む絶縁膜を形成する工程、
    　前記絶縁膜上に、前記第１のピッチに形成された溝間の活性領域に接続され、前記第１及び第２の方向と異なる第３の方向に延在し、上部絶縁膜を有するビット線を形成する工程、
    　前記２本一対のワード線上で前記第２の方向に延在するマスクパターンを形成し、前記第２のピッチに形成された溝間の活性領域を露出し、前記ビット線間と前記マスクパターン間で規定されるコンタクトホールを開口する工程、
    　前記コンタクトホールを埋めて前記マスクパターンの上部より低い位置まで第２の導電材料を埋設する工程、
    　前記マスクパターンの側壁にサイドウォールを形成し、前記第２の導電材料上面を露出する開口部を形成する工程、
    　前記サイドウォールをマスクに前記第２の導電材料をエッチングして、前記第２の導電材料を前記第２の方向に二分すると共に、前記半導体基板をエッチングして拡散層分離溝を形成する工程、
    　前記拡散層分離溝を埋めて全面に拡散層分離絶縁膜を形成する工程、
    　前記拡散層分離絶縁膜を前記マスクパターン及び前記第２の導電材料を露出するようにエッチバックした後、前記第２の導電材料を前記ビット線の上部絶縁膜高さ以下までエッチバックし、前記コンタクトホール内に前記拡散層分離絶縁膜で絶縁分離された前記第２の導電材料からなるコンタクトプラグを形成する工程
    とを有する半導体装置の製造方法。
  9. 　前記拡散層分離溝は、前記第１の溝の底面から前記素子分離領域の底面までの間に底面を有するように形成される請求項８に記載の半導体装置の製造方法。
  10. 　前記拡散層分離絶縁膜が窒化シリコン膜を含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 　前記マスクパターンは、前記コンタクトホールが前記第３の方向で底部から上部に広がる傾斜形状に形成される請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
  12. 　前記第３の方向は、前記第２の方向と直交する方向である請求項８乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 　前記コンタクトプラグを形成する工程において、前記拡散層分離絶縁膜、前記マスクパターン及び前記第２の導電材料を前記ビット線の上部絶縁膜高さまでエッチバックする請求項８乃至１２のいずれか１項に記載の半導体装置の製造方法。
  14. 　前記拡散層分離絶縁膜で分離されたコンタクトプラグ上面を更にエッチバックして前記ビット線上の絶縁膜及び前記マスクパターン上面より低くする工程と、
    　全面に第３の導電材料を成膜し、該第３の導電材料を前記ビット線上で第２の方向に分割し、前記マスクパターン上又は前記拡散層分離絶縁膜上に一部延在するコンタクトパッドを形成する工程とを更に有する請求項１３に記載の半導体装置の製造方法。
  15. 　前記コンタクトパッドに接続される下部電極と、前記下部電極に対して容量絶縁膜を介して対向する上部電極とを備えるキャパシタを形成する工程を更に有する請求項１４に記載の半導体装置の製造方法。
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