JP2011040421A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】拡散層と拡散層に接続されるコンタクトとの接触抵抗を低減した半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置の製造方法は半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、第１の絶縁膜を介してピラー部の側面に対向する電極層を形成する工程と、ピラー部及び第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、ピラー部の先端部に第２の不純物拡散領域を形成する工程と、第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、ピラー部の先端面及びピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなる。
【選択図】図７
【解決手段】本発明の半導体装置の製造方法は半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、第１の絶縁膜を介してピラー部の側面に対向する電極層を形成する工程と、ピラー部及び第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、ピラー部の先端部に第２の不純物拡散領域を形成する工程と、第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、ピラー部の先端面及びピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなる。
【選択図】図７
Description
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特にピラー（柱）を備えた縦型デバイスを含み、ピラーの上部とそれに接続されるコンタクトとの接触抵抗を低減した半導体装置およびその製造方法に関するものである。
従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は一つのトランジスタと一つのキャパシタからなる必要最小限の要素でメモリセルを構成し、リソグラフィ技術の進歩に併せて高集積化を達成してきた。
しかしながら、従来から用いられてきたような半導体基板上に平面的にレイアウトされたトランジスタでは、さらなる集積度向上が困難となっている。そこで、この困難性を克服するために、縦方向に３次元化した構成を有し、縦方向に電子が移動する縦型トランジスタが提案されている。
特許文献１に提案された縦型ＭＯＳトランジスタを含む半導体装置（例えば、図１）では、シリコン基板にトレンチ素子分離領域、素子分離領域底部にはチャネルストッパー領域、シリコン基板上にピラー状の半導体層が設けられ、このピラー状半導体層の上部にはドレイン領域、シリコン基板の上面にはピラー状半導体層の底部を充満したソース領域、ピラー状半導体層の側面にはゲート酸化膜を介してバリアメタルを有するゲート電極、ピラー状半導体層の上部のドレイン領域上に接して導電膜が設けられており、バリアメタルを有するコンタクトプラグを介して上下にバリアメタルを有するＡｌＣｕ配線がそれぞれ接続されている。
また、特許文献２に提案された縦型トランジスタを含む半導体装置（例えば、図７）では、半導体基板にピラー状半導体層が形成され、ピラー状半導体層間の溝底部にはシリコン酸化膜が配置され、ピラー状半導体層の周囲を取り囲むようにゲート絶縁膜を介して選択ゲートとなる電極が配置され、選択ゲート・トランジスタを構成している。この選択ゲート・トランジスタ上方には、ピラー状半導体層の側壁にトンネル酸化膜を介して浮遊ゲートが配置され、さらにその浮遊ゲートの側壁に層間絶縁膜を介して制御ゲートが配置されてメモリ・トランジスタを構成している。このメモリ・トランジスタの上方に、ゲート絶縁膜を介して選択ゲートとなる電極を有する選択ゲート・トランジスタが配置されている。半導体基板の表面にメモリセルのソース拡散層が配置され、そしてピラー状半導体層の上面にはドレイン拡散層が配置されている。このドレイン拡散層の上部が露出され、その露出された上部を覆うアルミニウム配線が配設されている。
また、特許文献３には、半導体凸部の上面及び側面に接触する埋め込み導体配線を備えた半導体装置（例えば、図１７）が提案されている。
しかしながら、特許文献１で提案された半導体装置では、ピラー状半導体層のドレイン領域と、導電膜及びバリアメタルを介したコンタクトプラグとの接触面積は、ドレイン領域が形成されているピラー状半導体層の先端面の面積と同じである。そのため、デバイスの微細化が進んでトランジスタの幅が狭くなり、それに伴い、ピラー状半導体層の先端面の面積が小さくなると、その接触面積が減少してしまい、コンタクト抵抗が増大するという問題があった。
また、特許文献２で提案された半導体装置では、ドレイン拡散層の上部とそれを覆うアルミニウム配線は自己整合的に配設されるものではないので、ドレイン拡散層の上部とアルミニウム配線との正確な位置合わせは困難であり、合わせズレのためにドレイン拡散層の上部とアルミニウム配線との接触面積の確保が図れないおそれがあった。特許文献３で提案された半導体装置においても、半導体凸部と埋め込み導体配線とは自己整合的に配設されるものではないのでそれらの接触面積の確保が図れないおそれがあった。
また、特許文献２で提案された半導体装置では、ドレイン拡散層の上部とそれを覆うアルミニウム配線は自己整合的に配設されるものではないので、ドレイン拡散層の上部とアルミニウム配線との正確な位置合わせは困難であり、合わせズレのためにドレイン拡散層の上部とアルミニウム配線との接触面積の確保が図れないおそれがあった。特許文献３で提案された半導体装置においても、半導体凸部と埋め込み導体配線とは自己整合的に配設されるものではないのでそれらの接触面積の確保が図れないおそれがあった。
本発明の半導体装置の製造方法は、半導体基板上に第１の層間膜を形成してから前記第１の層間膜をマスクにして前記半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、前記ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、前記第１の絶縁膜を介して前記ピラー部の側面に対向する電極層を形成する工程と、前記ピラー部及び前記第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、前記第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、前記ピラー部の先端部に第２の不純物拡散領域を形成する工程と、前記第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、前記ピラー部の先端面及び前記ピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなるものである。
以上説明した本発明の半導体装置の製造方法によれば、縦型デバイスのピラー部の上部拡散層とそれに接続するコンタクトプラグとを、ピラー部の上部拡散層の上面だけではなく、その側面とも接触させるので、ピラー部の上部拡散層とコンタクトプラグとの接触面積が増大し、その接触抵抗が低下する。
また、コンタクト材料が充填されるコンタクトホールはピラーに対して自己整合的に形成できるので製造コストが安く、かつ、合わせズレの問題が生じないため、製造が容易である。
さらに、今後のさらなる微細化に対しても、縦型デバイスのピラー部の上部拡散層の上面の平面面積が縮小しても、ピラー部の上部拡散層の側面のうち露出させる部分の面積を増大させることにより、ピラー部の上部拡散層とコンタクトプラグとの接触面積を増大させ、接触抵抗の増大を回避できる。
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、以下の図は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
以下で示す図１〜図１５は縦型ＭＯＳトランジスタを含む半導体装置の製造方法を示すものであり、いずれも（ａ）に平面図を、（ｂ）は（ａ）図のＡ−Ａ’断面を、（ｃ）図は（ａ）図のＢ−Ｂ’断面を示している。
＜第１の実施形態＞
本発明の半導体装置の製造方法の第１の実施形態について説明する。
まず、シリコン基板１を１０００℃で１５秒の条件で熱酸化して、図２に示すように、シリコン基板１の表面にシリコン酸化膜（第２の層間膜）２を形成する。
本発明の半導体装置の製造方法の第１の実施形態について説明する。
まず、シリコン基板１を１０００℃で１５秒の条件で熱酸化して、図２に示すように、シリコン基板１の表面にシリコン酸化膜（第２の層間膜）２を形成する。
次に、シリコン酸化膜２上に厚さ１００ｎｍのシリコン窒化膜を堆積し、リソグラフィによりピラーのパターニングを行う。ドライエッチングでシリコン窒化膜をエッチングしてシリコン窒化膜（第１の層間膜）３を形成した後、シリコン窒化膜３をハードマスクとしてシリコン酸化膜２をドライエッチングし、さらにシリコン窒化膜３をハードマスクにしてシリコン基板１を１５０ｎｍドライエッチングする。このようにして、図２（ｂ）及び図２（ｃ）に示すように、シリコン基板１の表面に複数の柱状のピラー部１Ａを形成する。
次に、図３に示すように、１０００℃で１０秒の熱酸化を行った後、縦型ＭＯＳトランジスタの下部拡散層（第１の不純物拡散領域）６を形成するための注入を行う。注入は例えばリンを２０ＫｅＶで約１×１０１５/ｃｍ２で行う。次に、酸化膜をウェットエッチングし、ゲート酸化を１０００℃で１０秒行い、ゲート酸化膜（第１の絶縁膜）４を形成する。このゲート酸化膜４はシリコン酸化膜２の側端面を覆うように形成する。その後、ＣＶＤ法でリンをｉｎ−ｓｉｔｕドープしたポリシリコンを堆積する。堆積したポリシリコンをエッチバックしてゲート電極（電極層）５を形成する。
次に、図４に示すように、例えばプラズマＣＶＤ法を用いて、ピラー部１Ａ及びシリコン窒化膜３の周囲を埋めるシリコン酸化膜（第２の絶縁膜）７を堆積し、ＣＭＰにより平坦化する。
次に、図５に示すように、シリコン窒化膜３をウェットエッチングする。これにより、コンタクトホール８がピラー部１Ａに対して自己整合的に形成できる。その後、縦型ＭＯＳトランジスタのピラー部１Ａの先端部に上部拡散層（第２の不純物拡散領域）１５を形成するための注入を行う。注入は例えばリンを２０ＫｅＶで約１×１０１５/ｃｍ２で行う。さらにシリコン酸化膜２をドライエッチングして、上部拡散層１５の上面を露出されると共に、シリコン酸化膜２の側端面を覆っていたゲート酸化膜４の一端部を露出させる。
次に、図６に示すように、ウェットエッチングにより、シリコン酸化膜７を例えば１０ｎｍ程度エッチングして後退させると共に、ゲート酸化膜４をその上部（一端部）４ａからエッチングして後退させ、ピラー部１Ａの先端部の側面１５ｂの一部を露出させる。
次に、図７に示すように、シリコン酸化膜７に形成されたコンタクトホール８に、上部拡散層１５とコンタクトさせる材料を埋設し、ＣＭＰで平坦化してコンタクトプラグ９を形成する。コンタクトホール８はピラー部に対して自己整合的に形成されるのでコンタクトプラグ９とピラー部１Ａとは精度よく位置決めされる。さらに、ピラー部１Ａの先端面１５ａだけでなく、その先端部の側面１５ｂも露出しているので、コンタクトプラグ９はピラー部１Ａの先端面１５ａだけでなく、その側面１５ｂにも埋め込まれ、コンタクトプラグ９の側面９ａはシリコン酸化膜７の側面に接して立設する。コンタクトプラグ９の形成は公知の方法を用いることができる。
本発明の半導体装置は、ピラー部１Ａを備え、ピラー部１Ａの側面１Ａａ上に第１の絶縁膜４が備えられた縦型デバイス、を含む半導体装置において、ピラー部１Ａの先端面１５ａ及びその先端部の側面１５ｂを覆うコンタクトプラグ９と、ピラー部１Ａ及びゲート酸化膜４の周囲を埋めると共にコンタクトプラグ９の側面９ａに接して立設するシリコン酸化膜（第２の絶縁膜）７と、備えている。ここで、縦型ＭＯＳトランジスタは、基板側に備えたソース（またはドレイン）拡散層である下部拡散層６、中央部に備えたゲート電極５で囲まれたチャネル領域、先端部に備えたドレイン（またはソース）拡散層である上部拡散層１５からなる。
この半導体装置では、これに含まれる縦型ＭＯＳトランジスタのピラー部１Ａの先端部とそれに接続するコンタクトプラグ９とが、ピラー部１Ａの先端面１５ａだけではなく、その側面１５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下する。また、コンタクト材料が充填され、コンタクトプラグ９が形成されることになるコンタクトホール８はピラー部１Ａに対して自己整合的に形成できるので合わせズレの問題が生じない。
＜第２の実施形態＞
次に、本発明の半導体装置の製造方法の第２の実施形態について説明する。なお、第１の実施形態と同一の工程については同じ符号を付すると共に適宜説明を省略する。
次に、本発明の半導体装置の製造方法の第２の実施形態について説明する。なお、第１の実施形態と同一の工程については同じ符号を付すると共に適宜説明を省略する。
まず、シリコン基板１を１０００℃で１５秒の条件で熱酸化して、図８に示すように、シリコン基板１の表面にシリコン酸化膜（第２の層間膜）２を形成する。
次に、図９に示すように、シリコン酸化膜２上に厚さ１００ｎｍでピラーのパターンを有するシリコン窒化膜３を形成する。シリコン窒化膜（第１の層間膜）３をハードマスクとしてシリコン酸化膜２及びシリコン基板１をドライエッチングして、図９（ｂ）及び図９（ｃ）に示すように、シリコン基板１の表面に複数の柱状のピラー部１Ａを形成する。
次に、図１０に示すように、１０００℃で１０秒の熱酸化を行った後、例えばリンを注入して、縦型ＭＯＳトランジスタの下部拡散層６を形成する。次に、酸化膜をウェットエッチングし、ゲート酸化を行い、ゲート酸化膜（第１の絶縁膜）４を形成する。このゲート酸化膜４はシリコン酸化膜２の側端面を覆うように形成する。その後、ＣＶＤ法でリンをｉｎ−ｓｉｔｕドープしたポリシリコンを堆積し、堆積したポリシリコンをエッチバックしてゲート電極５（電極層）を形成する。
次に、図１１に示すように、シリコン酸化膜（第２の絶縁膜）７によって、ピラー部１Ａの間及びシリコン窒化膜３を充填し、ＣＭＰにより平坦化する。
次に、図１２に示すように、平坦化されたシリコン酸化膜７及びシリコン窒化膜３上にシリコン窒化膜３１を堆積する。
次に、図１３に示すように、リソグラフィ技術を用いてシリコン窒化膜３１にコンタクトプラグのパターンをパターニングし、シリコン酸化膜７に対して選択比の取れる条件でシリコン窒化膜（第３の絶縁膜）３１ａ及びシリコン窒化膜３をドライエッチングする。パターニングされるシリコン窒化膜３１ａはその幅を、コンタクトプラグ９の幅に対応させるようにパターニングする。このドライエッチングによって、コンタクトホール１８はピラー部１Ａに対して自己整合的に形成される。その後、縦型ＭＯＳトランジスタのピラー部１Ａの先端部に上部拡散層（第２の不純物拡散領域）１５を形成するための注入を行う。注入は例えばリンを２０ＫｅＶで約１×１０１５/ｃｍ２で行う。さらに次に、シリコン酸化膜２をドライエッチングし、上部拡散層１５の上面を露出させると共に、シリコン酸化膜２の側端面を覆っていたゲート酸化膜４の一端部４ａを露出させる。
次に、図１４に示すように、ウェットエッチングにより、シリコン酸化膜７を例えば１０ｎｍ程度エッチングして後退させると共に、ゲート酸化膜４をその上部（一端部）４ａからエッチングして後退させ、ピラー部１Ａの先端部の側面１５ａの一部を露出させる。
次に、図１５に示すように、シリコン酸化膜７及びシリコン窒化膜（第３の絶縁膜）３１ａに形成されたコンタクトホール１８に、上部拡散層１５とコンタクトさせる材料を埋設し、ＣＭＰで平坦化してコンタクトプラグ９を形成する。コンタクトホール１８はピラー部に対して自己整合的に形成されるのでコンタクトプラグ９とピラー部１Ａとは精度よく位置決めされる。さらに、ピラー部１Ａはその先端面だけでなく、その先端部の側面も露出しているので、コンタクトプラグ９はピラー部の先端面だけでなく、その先端部の側面にも埋め込まれ、また、その側面９ａはシリコン酸化膜７及びシリコン窒化膜３１ａの側面に接して立設する。コンタクトプラグ９の形成は公知の方法を用いることができる。
本実施形態の半導体装置の製造方法により製造された半導体装置は、前述の第１の実施形態で製造された半導体装置において、シリコン酸化膜７の上に、コンタクトプラグ９の側面９ａに接して立設するシリコン窒化膜３１ａをさらに備える。
図１６は本発明の一実施形態である半導体装置の断面図を示す。図１〜図１５で示した半導体装置の例は縦型デバイスとして縦型トランジスタを含むものであったが、図１６は縦型デバイスとして縦型ダイオードを含む半導体装置の例である。
図１６は、ピラー部の先端部に上部拡散層（第２の不純物拡散層）４５を有し、ピラー部の側面上に絶縁膜（第１の絶縁膜）４４が備えられた縦型ダイオードを含む半導体装置において、ピラー部の先端面４５ａとその先端部の側面４５ｂの少なくとも一部とを被覆するコンタクトプラグ４９と、ピラー部及び絶縁膜４４の周囲を埋めると共にコンタクトプラグ４９の側面４９ａに接して立設する第２の絶縁膜４７と、備えた半導体装置である。ここで、符号４６は縦型ダイオードの下部拡散層（第１の不純物拡散層）である。
この半導体装置では、これに含まれる縦型ダイオードのピラー部の上部拡散層４５とそれに接続するコンタクトプラグ４９とが、ピラー部の先端面４５ａだけではなく、ピラー部の先端部の側面４５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下している。符号４１は基板、符号４２はバッファ層である。
図１７は本発明の他の実施形態である半導体装置の断面図を示す。
この半導体装置は、ピラー部５５の先端部に上部拡散層（第２の不純物拡散層）を有し、ピラー部の側面上に絶縁膜（第１の絶縁膜）５４が備えられた縦型デバイスを含む半導体装置において、ピラー部の先端面５５ａとその側面５５ｂの少なくとも一部とを被覆するコンタクトプラグ５９と、ピラー部及び絶縁膜５４の周囲を埋めると共に前記コンタクトプラグ５９の側面５９ａに接して立設する第２の絶縁膜５７と、備えている。
この半導体装置に含まれる縦型デバイスのピラー部の上部拡散層とそれに接続するコンタクトプラグ５９とが、ピラー部の先端面５５ａだけではなく、その側面５５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下している。
この半導体装置は、ピラー部５５の先端部に上部拡散層（第２の不純物拡散層）を有し、ピラー部の側面上に絶縁膜（第１の絶縁膜）５４が備えられた縦型デバイスを含む半導体装置において、ピラー部の先端面５５ａとその側面５５ｂの少なくとも一部とを被覆するコンタクトプラグ５９と、ピラー部及び絶縁膜５４の周囲を埋めると共に前記コンタクトプラグ５９の側面５９ａに接して立設する第２の絶縁膜５７と、備えている。
この半導体装置に含まれる縦型デバイスのピラー部の上部拡散層とそれに接続するコンタクトプラグ５９とが、ピラー部の先端面５５ａだけではなく、その側面５５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下している。
図１８は本発明の他の実施形態である半導体装置の断面図を示す。図１〜図１５で示した半導体装置の例は複数の縦型ＭＯＳトランジスタを含むものであったが、図１８は単一の縦型ＭＯＳトランジスタを含む半導体装置の例である。
この半導体装置では、ピラー部の先端部に上部拡散層６５を有し、ピラー部の側面上に絶縁膜（第１の絶縁膜）６４が備えられた縦型ＭＯＳトランジスタを含む半導体装置において、ピラー部の先端面６５ａの全面とその側面６５ｂの少なくとも一部とを被覆するコンタクトプラグ６９と、ピラー部及び絶縁膜６４を埋めると共に前記コンタクトプラグ６９の側面６９ａに接して立設する第２の絶縁膜６７と、備えた半導体装置である。符号７５はゲート電極である。
この半導体装置に含まれる縦型ＭＯＳトランジスタのピラー部の上部拡散層６５とそれに接続するコンタクトプラグ６９とが、ピラー部の先端面６５ａだけではなく、その側面６５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下している。
この半導体装置では、ピラー部の先端部に上部拡散層６５を有し、ピラー部の側面上に絶縁膜（第１の絶縁膜）６４が備えられた縦型ＭＯＳトランジスタを含む半導体装置において、ピラー部の先端面６５ａの全面とその側面６５ｂの少なくとも一部とを被覆するコンタクトプラグ６９と、ピラー部及び絶縁膜６４を埋めると共に前記コンタクトプラグ６９の側面６９ａに接して立設する第２の絶縁膜６７と、備えた半導体装置である。符号７５はゲート電極である。
この半導体装置に含まれる縦型ＭＯＳトランジスタのピラー部の上部拡散層６５とそれに接続するコンタクトプラグ６９とが、ピラー部の先端面６５ａだけではなく、その側面６５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下している。
図１９は図１８で示した半導体装置において、縦型ＭＯＳトランジスタを含む部位が素子分離７０により分離されている例である。
図２０は本発明の他の実施形態である半導体装置の断面図を示す。図２０は縦型ＭＯＳトランジスタに接続されてキャパシタを含むＤＲＡＭの例である。
この半導体装置では、ピラー部の先端部に上部拡散層８５を有し、ピラー部の側面上に絶縁膜（第１の絶縁膜）８４が備えられた縦型ＭＯＳトランジスタを含む半導体装置において、ピラー部の先端面８５ａとその側面８５ｂの少なくとも一部とを被覆するコンタクトプラグ８９と、ピラー部及び絶縁膜８４を埋めると共にコンタクトプラグ８９の側面８９ａに接して立設する第２の絶縁膜８７と、第２の絶縁膜８７の上に、コンタクトプラグ８９の側面８９ａに接して立設するシリコン窒化膜（第３の絶縁膜）９１ａを備え、さらに、コンタクトプラグ８９の上方にコンタクトプラグ８９に接続するキャパシタ９０を備えた半導体装置（ＤＲＡＭ）である。符号９５はゲート電極である。
この半導体装置に含まれる縦型デバイスのピラー部の上部拡散層８５とそれに接続するコンタクトプラグ８９とが、ピラー部の先端面８５ａだけではなく、ピラー部の側面８５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下している。
この半導体装置に含まれる縦型デバイスのピラー部の上部拡散層８５とそれに接続するコンタクトプラグ８９とが、ピラー部の先端面８５ａだけではなく、ピラー部の側面８５ｂとも接触しているので、従来技術のようにコンタクトプラグがピラー部の先端面だけに接触した構成と比較して、その接触面積が増大し、その接触抵抗が低下している。
図２１は図１９で示した半導体装置において、コンタクトプラグ６９の上部に配線層９２が配設された例である。符号９３は層間絶縁膜である。
本発明の半導体装置及び半導体装置の製造方法は、コンタクトプラグに接続されるピラー部を備えた縦型デバイスを含む半導体装置及びその製造方法に適用することが可能である。
１ 基板
１Ａ ピラー部
１Ａａ ピラー部の側面
２ 酸化膜（第２の層間膜）
３ 窒化膜（第１の層間膜）
４、４４、６４、８４ 絶縁膜（第１の絶縁膜）
４ａ 絶縁膜（第１の絶縁膜）の一端部
５、７５ ゲート電極（電極層）
６、４６、６６、 下部拡散層（第１の不純物拡散層）
７、４７、５７、６７、８７ 第２の絶縁膜
８、１８ コンタクトホール
９、４９、５９、６９、８９ コンタクトプラグ
９ａ、４９ａ、５９ａ、６９ａ、８９ａ コンタクトプラグの側面
１５、４５、５５、６５、８５ 上部拡散層（第２の不純物拡散層）
１５ａ、４５ａ、５５ａ、６５ａ、８５ａ ピラー部の先端面
１５ｂ、４５ｂ、５５ｂ、６５ｂ、８５ｂ ピラー部の先端部の側面
３１ 窒化膜
３１ａ 窒化膜（第３の絶縁膜）
７０ 素子分離膜
９０ キャパシタ
９２ 配線
１Ａ ピラー部
１Ａａ ピラー部の側面
２ 酸化膜（第２の層間膜）
３ 窒化膜（第１の層間膜）
４、４４、６４、８４ 絶縁膜（第１の絶縁膜）
４ａ 絶縁膜（第１の絶縁膜）の一端部
５、７５ ゲート電極（電極層）
６、４６、６６、 下部拡散層（第１の不純物拡散層）
７、４７、５７、６７、８７ 第２の絶縁膜
８、１８ コンタクトホール
９、４９、５９、６９、８９ コンタクトプラグ
９ａ、４９ａ、５９ａ、６９ａ、８９ａ コンタクトプラグの側面
１５、４５、５５、６５、８５ 上部拡散層（第２の不純物拡散層）
１５ａ、４５ａ、５５ａ、６５ａ、８５ａ ピラー部の先端面
１５ｂ、４５ｂ、５５ｂ、６５ｂ、８５ｂ ピラー部の先端部の側面
３１ 窒化膜
３１ａ 窒化膜（第３の絶縁膜）
７０ 素子分離膜
９０ キャパシタ
９２ 配線
Claims (9)
- 半導体基板上に第１の層間膜を形成してから前記第１の層間膜をマスクにして前記半導体基板にピラー部を設ける工程と、
前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、
前記ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、前記第１の絶縁膜を介して前記ピラー部の側面に対向する電極層を形成する工程と、
前記ピラー部及び前記第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、
前記第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、
前記ピラー部の先端部に第２の不純物拡散領域を形成する工程と、
前記第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、
前記ピラー部の先端面及び前記ピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の層間膜を形成してから前記第１の層間膜をマスクにして前記半導体基板にピラー部を設ける工程と、
前記ピラー部の側面を被覆する第１の絶縁膜を形成する工程と、
前記ピラー部及び前記第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、
前記第１の層間膜を除去した後、前記第１の絶縁膜のうち前記ピラー部の先端部に位置する部分をエッチングにより除去して前記ピラー部の先端部の側面を露出させる工程と、
前記ピラー部の先端面及び前記ピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。 - 前記半導体基板と前記第１の層間膜との間に第２の層間膜を形成し、前記第１の層間膜と前記第２の層間膜とをマスクにして前記ピラー部を形成し、
前記第１の絶縁膜を形成する際に、前記第２の層間膜の側端面を覆うように形成し、
前記第１の層間膜とともに前記第２の層間膜を除去することによって、前記第２の層間膜の側端面を覆っていた前記第１の絶縁膜の一端部を露出させ、
前記第１の絶縁膜の前記一端部を起点として、前記第１の絶縁膜をエッチングすることを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程とその次の工程との間に、前記第２の絶縁膜上に第３の絶縁膜を形成し、前記第２の絶縁膜よりもエッチング速度が高い条件で前記第３の絶縁膜をエッチングして前記コンタクトプラグのパターンと同じパターンを残す工程を備え、
前記第１の層間膜の除去は前記第３の絶縁膜の前記エッチングに引き続き行われる請求項１から３のいずれか一項に記載の半導体装置の製造方法。 - ピラー部を備え、前記ピラー部の側面上に第１の絶縁膜が備えられた縦型デバイス、を含む半導体装置において、
前記ピラー部の先端面及びその先端部の側面を覆うコンタクトプラグと、
前記ピラー部及び前記第１の絶縁膜の周囲を埋めると共に前記コンタクトプラグの側面に接して立設する第２の絶縁膜と、備えた半導体装置。 - 前記コンタクトプラグの前記先端部の側面を覆う部分の下面が前記第１の絶縁膜の先端部の上面に接触している請求項５に記載の半導体装置。
- 前記縦型デバイスは縦型トランジスタであり、前記第１の絶縁膜上に電極層を備えた請求項５又は６のいずれかに記載の半導体装置。
- 前記コンタクトプラグの上方に前記コンタクトプラグに接続するキャパシタを備えた請求項７に記載の半導体装置。
- 前記縦型デバイスは縦型ダイオードである請求項５又は６のいずれかに記載の半導体装置。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136358B2 (en) | 2013-03-20 | 2015-09-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing same |
| US9318605B2 (en) | 2013-06-13 | 2016-04-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device with an SGT and method for manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040421A (ja) * | 2009-08-06 | 2011-02-24 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2012234964A (ja) | 2011-04-28 | 2012-11-29 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2012248686A (ja) * | 2011-05-27 | 2012-12-13 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2014022388A (ja) | 2012-07-12 | 2014-02-03 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| WO2014115744A1 (ja) * | 2013-01-23 | 2014-07-31 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置およびその製造方法 |
| CN109755245B (zh) | 2017-11-08 | 2020-12-01 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492474A (ja) * | 1990-08-07 | 1992-03-25 | Semiconductor Energy Lab Co Ltd | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
| JPH0621467A (ja) * | 1992-07-03 | 1994-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07273214A (ja) * | 1994-03-17 | 1995-10-20 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH098290A (ja) * | 1995-06-20 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH1065160A (ja) * | 1996-08-22 | 1998-03-06 | Sony Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2001521297A (ja) * | 1997-10-23 | 2001-11-06 | インフィネオン テクノロジース アクチエンゲゼルシャフト | バーティカルｍｏｓトランジスタおよびその製造方法 |
| JP2007073663A (ja) * | 2005-09-06 | 2007-03-22 | National Institute Of Advanced Industrial & Technology | 半導体構造 |
| JP2007123415A (ja) * | 2005-10-26 | 2007-05-17 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2009081163A (ja) * | 2007-09-25 | 2009-04-16 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2009260184A (ja) * | 2008-04-21 | 2009-11-05 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4391741B2 (ja) | 2002-12-05 | 2009-12-24 | 富士雄 舛岡 | 半導体記憶装置及びその製造方法 |
| JP2004319808A (ja) | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| US7612416B2 (en) | 2003-10-09 | 2009-11-03 | Nec Corporation | Semiconductor device having a conductive portion below an interlayer insulating film and method for producing the same |
| KR100675285B1 (ko) * | 2005-10-10 | 2007-01-29 | 삼성전자주식회사 | 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 |
| US8049203B2 (en) * | 2006-12-22 | 2011-11-01 | Qunano Ab | Nanoelectronic structure and method of producing such |
| WO2009128337A1 (ja) * | 2008-04-16 | 2009-10-22 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR101517390B1 (ko) * | 2008-11-03 | 2015-05-04 | 삼성전자주식회사 | 수직형 반도체 소자 및 이의 제조 방법. |
| JP2010135592A (ja) * | 2008-12-05 | 2010-06-17 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| JP2010171090A (ja) * | 2009-01-20 | 2010-08-05 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP5388600B2 (ja) * | 2009-01-22 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR101534679B1 (ko) * | 2009-02-20 | 2015-07-07 | 삼성전자주식회사 | 금속-반도체 화합물 영역을 갖는 반도체소자 제조방법 |
| JP4897009B2 (ja) * | 2009-03-24 | 2012-03-14 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP2010245196A (ja) * | 2009-04-02 | 2010-10-28 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2011018825A (ja) * | 2009-07-10 | 2011-01-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2011040421A (ja) * | 2009-08-06 | 2011-02-24 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2011077185A (ja) * | 2009-09-29 | 2011-04-14 | Elpida Memory Inc | 半導体装置の製造方法、半導体装置及びデータ処理システム |
-
2009
- 2009-08-06 JP JP2009183286A patent/JP2011040421A/ja active Pending
-
2010
- 2010-08-04 US US12/850,092 patent/US8278172B2/en not_active Expired - Fee Related
-
2012
- 2012-08-23 US US13/592,865 patent/US8492814B2/en not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492474A (ja) * | 1990-08-07 | 1992-03-25 | Semiconductor Energy Lab Co Ltd | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
| JPH0621467A (ja) * | 1992-07-03 | 1994-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07273214A (ja) * | 1994-03-17 | 1995-10-20 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH098290A (ja) * | 1995-06-20 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH1065160A (ja) * | 1996-08-22 | 1998-03-06 | Sony Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2001521297A (ja) * | 1997-10-23 | 2001-11-06 | インフィネオン テクノロジース アクチエンゲゼルシャフト | バーティカルｍｏｓトランジスタおよびその製造方法 |
| JP2007073663A (ja) * | 2005-09-06 | 2007-03-22 | National Institute Of Advanced Industrial & Technology | 半導体構造 |
| JP2007123415A (ja) * | 2005-10-26 | 2007-05-17 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2009081163A (ja) * | 2007-09-25 | 2009-04-16 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2009260184A (ja) * | 2008-04-21 | 2009-11-05 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136358B2 (en) | 2013-03-20 | 2015-09-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing same |
| US9318605B2 (en) | 2013-06-13 | 2016-04-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device with an SGT and method for manufacturing the same |
| US9461165B2 (en) | 2013-06-13 | 2016-10-04 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device with an SGT and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120313156A1 (en) | 2012-12-13 |
| US8278172B2 (en) | 2012-10-02 |
| US20110033994A1 (en) | 2011-02-10 |
| US8492814B2 (en) | 2013-07-23 |
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