KR101517390B1 - 수직형 반도체 소자 및 이의 제조 방법. - Google Patents

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Abstract

수직형 반도체 소자 및 이의 제조 방법에서, 상기 수직형 반도체 소자는, 액티브 영역 및 소자 분리 영역으로 구분되고, 상기 액티브 영역에 제1 불순물 영역을 포함하는 기판이 구비된다. 상기 액티브 영역의 기판 표면으로부터 수직 돌출되면서 서로 나란하게 배열되고, 상부 표면 아래에 제2 불순물 영역을 포함하는 복수의 채널 패턴들로 이루어진 1 군 채널 패턴이 구비된다. 상기 1 군 채널 패턴 상부면과 이격되면서, 상기 1 군 채널 패턴 일부 측벽 및 기판 표면에 구비되는 게이트 절연막 패턴이 구비된다. 또한, 상기 게이트 절연막 패턴과 접하고, 상기 1 군 채널 패턴 측벽을 감싸는 게이트 전극이 구비된다.

Description

수직형 반도체 소자 및 이의 제조 방법.{Vertical type semiconductor device and method for manufacturing the same}
본 발명은 수직 필러 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 멀티 채널을 갖는 수직 필러 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라, 액티브 영역의 크기가 감소하게 되었고, 상기 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. 상기 MOS 트랜지스터의 채널 길이가 감소되면, 채널 영역에서의 전계나 전위에 미치는 소스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 상기와 같이 단채널 효과가 발생하게 되면, 누설 전류가 증가되고, 항복 전압이 낮아지게 되며, 드레인 전압에 따른 전류가 증가하게 된다. 때문에, 상기 MOS트랜지스터가 게이트에 의해 제어되기가 어려워지게 된다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 예를들어, 기판에 대 해 수직한 방향으로 채널이 형성되는 수직 필러 트랜지스터가 개발되고 있다. 즉, 상기 수직 필러 트랜지스터는 기판 상에 필러 형상의 반도체 패턴(이하, 반도체 필러)을 채널 영역으로 사용한다. 상기 수직 필러 트랜지스터는 기판의 수평 면적이 넓히지 않더라도 상기 반도체 필러의 높이를 증가시킴으로써 원하는 채널 길이를 갖도록 조절할 수 있다.
상기 수직 필러 트랜지스터의 경우, 고집적화 및 누설 전류 발생 등의 이유로 반도체 필러 폭을 감소시키는 것이 요구된다. 그런데, 트랜지스터의 채널 영역이 되는 상기 반도체 필러의 바디 면적도 함께 감소하게 된다. 그러므로, 상기 반도체 필러의 폭이 감소되면 상기 수직 필러 트랜지스터의 온 전류가 감소되는 문제가 있다.
본 발명의 제1 목적은 멀티 채널을 갖는 수직 필러 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 제2 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 액티브 영역 및 소자 분리 영역으로 구분되고, 상기 액티브 영역에 제1 불순물 영역을 포함하는 기판이 구비된다. 상기 액티브 영역의 기판 표면으로부터 수직 돌출되면서 서로 나란하게 배열되고, 상부 표면 아래에 제2 불순물 영역을 포함하 는 채널 패턴들로 이루어진 1 군 채널 패턴이 구비된다. 상기 1 군 채널 패턴 상부면과 이격되면서, 상기 1 군 채널 패턴 일부 측벽 및 기판 표면에 구비되는 게이트 절연막 패턴이 구비된다. 또한, 상기 게이트 절연막 패턴과 접하고, 상기 1 군 채널 패턴 측벽을 감싸는 게이트 전극이 구비된다.
본 발명의 일 실시예에서, 상기 채널 패턴들은 필러 형상의 단결정 실리콘 패턴들이다.
본 발명의 일 실시예에서, 상기 게이트 전극 상에는 하드 마스크 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 전극을 덮는 층간 절연막 구조물이 더 구비된다. 상기 게이트 전극 상에 구비되고, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물이 더 구비된다. 또한, 상기 비트 라인 구조물 상에 구비되고, 상기 1 군 채널 패턴에 포함된 제2 불순물 영역과 전기적으로 연결되는 커패시터가 더 구비된다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 액티브 영역 및 소자 분리 영역으로 구분되고 제1 불순물 영역을 포함하는 기판 상에, 서로 나란하게 배열되고 복수의 채널 패턴들로 이루어지는 1 군 채널 패턴을 형성한다. 상기 1 군 채널 패턴 상부면과 이격되면서, 상기 1 군 채널 패턴의 일부 측벽 및 기판 표면에 게이트 절연막 패턴을 형성한다. 다음에, 상기 게이트 절연막 패턴과 접하고, 상기 1 군 채널 패턴의 측벽을 감싸는 게이트 전극을 형성한다.
본 발명의 일 실시예에서, 상기 1 군 채널 패턴을 형성하기 위해서, 상기 기판의 액티브 영역을 노출하는 제1 희생막 패턴을 형성한다. 상기 제1 희생막 패턴의 측벽에 비정질 실리콘 스페이서막을 형성한다. 상기 비정질 실리콘 스페이서 사이의 갭 내부에 제2 희생막 패턴을 형성한다. 다음에, 상기 비정질 실리콘 스페이서를 단결정 실리콘으로 상전이시킨다.
상기 제1 희생막 패턴은 제1 물질로 이루어지는 하부 패턴 및 상기 제1 물질과 다른 식각 선택비를 가지면서 절연성을 갖는 제2 물질로 이루어지는 상부 패턴이 적층된 형상을 가질 수 있다.
상기 1 군 채널 패턴을 형성한 다음, 상기 제1 및 제2 희생막 패턴 상에 하드 마스크막을 형성한다. 상기 하드 마스크막 및 제1 희생막 패턴의 상부 패턴을 패터닝하여 하드 마스크 패턴을 형성한다. 다음에, 상기 하드 마스크 패턴을 남기면서 상기 제1 희생막 패턴의 하부 패턴 및 제2 희생막 패턴을 제거한다.
상기 게이트 전극을 형성하기 위하여, 상기 하드 마스크 패턴 아래의 갭 부위를 채우는 도전막을 형성한다. 다음에, 상기 하드 마스크 패턴 아래의 도전막이 남아있도록, 상기 도전막을 패터닝한다.
설명한 것과 같이 본 발명의 수직형 반도체 소자는 멀티 채널을 갖는수직 필러 트랜지스터를 포함한다. 때문에, 수직 필러 트랜지스터가 매우 좁은 수평 면적의 기판 상에 구현되더라도 충분히 큰 온 전류를 가질 수 있다. 그러므로, 본 발명의 수직형 반도체 소자는 동작 속도가 빠르며, 동작 불량 발생이 감소된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정하는 것으로 해석되어서는 안된다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 수직 필러 트랜지스터를 나타내는 단면도이다. 도 2는 도 1에 도시된 수직 필러 트랜지스터를 나타내는 사시도이다. 도 3은 도 1에 도시된 수직 필러 트랜지스터를 나타내는 평면도이다.
본 실시예에서는 상기 수직 필러 트랜지스터가 어레이 구조를 갖는 것으로 설명한다. 그러나, 상기 수직 필러 트랜지스터가 어레이 구조를 갖는 것으로 한정되지는 않는다.
도 1 내지 도 3을 참조하면, 액티브 영역(100a) 및 소자 분리 영역이 구분되 는 기판(100)이 구비된다. 상기 기판(100)은 단결정 반도체 물질로 이루어진다. 예를들어, 상기 기판(100)은 단결정 실리콘으로 이루어진다.
상기 소자 분리 영역의 기판에는 트렌치가 생성되어 있고, 상기 트렌치 내부에는 소자 분리막 패턴(102)이 채워져 있다. 상기 액티브 영역(100a) 및 소자 분리 영역은 제1 방향으로 연장되는 형상을 갖는다. 또한, 상기 액티브 영역(100a) 및 소자 분리 영역은 서로 번갈아가며 반복 배치되어 있다. 이하에서, 상기 소자 분리 영역에 분리된 고립된 형태의 액티브 영역(100a)을 단위 액티브 영역이라 한다.
상기 액티브 영역(100a)의 폭은 사진 공정의 한계 선폭과 동일하거나 상기 한계 선폭보다 더 넓을 수 있다. 상기 액티브 영역(100a)의 폭이 사진 공정의 한계 선폭까지 축소되는 경우 소자가 더욱 집적화된다.
상기 액티브 영역(100a)의 기판(100) 표면 아래에는 소오스/드레인 중 어느 하나로 제공되기 위한 제1 불순물 영역(104)이 구비된다.
상기 소자 분리막 패턴(102)의 상부면에는 식각 저지막 패턴(106a)이 구비된다. 상기 식각 저지막 패턴(106a)은 실리콘 질화물로 이루어질 수 있다.
상기 액티브 영역의 기판(100) 상에는 수직 돌출되는 채널 패턴(116a)들이 구비된다. 상기 채널 패턴(116a)들은 각 단위 액티브 영역(100a) 상에서 상기 제1 방향과 수직한 제2 방향으로 나란하게 복수개가 배열된다. 본 실시예에서는, 상기 각 단위 액티브 영역(100a) 상에 상기 제2 방향으로 2개의 채널 패턴(116a)이 배치된다. 상기 2개의 채널 패턴(116a)은 하나의 수직 트랜지스터의 채널 영역들로 제공된다. 이하에서, 상기 하나의 수직 트랜지스터의 채널 영역으로 제공되는 채널 패턴(116a)들을 제1 군(1 group)의 채널 패턴이라 한다.
또한, 도 2에서 도시된 것과, 상기 제1 방향으로 상기 제1 군 채널 패턴(116a)이 일정 간격으로 이격되면서 반복적으로 배치된다. 그러므로, 상기 수직 필러 트랜지스터들은 어레이 구조를 가질 수 있다.
상기 채널 패턴(116a)들은 단결정 반도체 물질로 이루어질 수 있다. 보다 구체적으로, 상기 채널 패턴(116a)들은 단결정 실리콘으로 이루어질 수 있다. 상기 채널 패턴(116a)들은 레이저 에피 성장 공정 또는 선택적 에피 성장 공정을 통해 형성된 단결정 실리콘으로 이루어질 수 있다. 보다 바람직하게, 상기 채널 패턴(116a)은 결정 결함이 작은 레이저 에피 성장 공정을 통해 형성된 단결정 실리콘으로 이루어질 수 있다. 상기 각 채널 패턴(116a)은 직육면체 형상을 가질 수 있다.
상기 채널 패턴(116a)들의 상부 측벽을 감싸는 하드 마스크 패턴(122)이 구비된다. 상기 하드 마스크 패턴(122)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 하드 마스크 패턴(122)은 상기 제2 방향으로 서로 다른 단위 액티브 영역(100a)들 상에 형성되어 있는 각각의 제1 군 채널 패턴(116a)들의 상부 측벽을 감싸는 형상을 갖는다. 또한, 상기 하드 마스크 패턴(122)들은 상기 제1 방향으로 서로 평행하게 배치된다. 그러므로, 상기 기판(100) 상에 형성된 복수의 제1 군 채널 패턴(116a)들의 상부 측벽은 상기 하드 마스크 패턴(122)들에 의해 감싸지게 된다.
상기 하드 마스크 패턴(122)의 상부면은 상기 채널 패턴(116a)의 상부면과 동일한 평면에 위치할 수 있다. 또는, 도시된 것과 같이, 상기 채널 패턴(116a)의 상부면보다 더 높게 위치할 수 있다.
상기 하드 마스크 패턴(122)은 실리콘 질화물로 이루어질 수 있다.
상기 하드 마스크 패턴(122) 아래에 위치하는 상기 제1 군 채널 패턴(116a) 측벽 표면에는 게이트 절연막(124)이 구비된다. 즉, 상기 게이트 절연막(124)은 상기 하드 마스크 패턴(122)에 의해 상기 채널 패턴(116a)의 상부면과 이격된다. 또한, 상기 액티브 영역(100a)의 기판 표면 상에도 게이트 절연막(124)이 구비된다.
상기 게이트 절연막(124)은 상기 제1 군 채널 패턴(116a)들의 측벽 표면을 열산화시켜 형성된 실리콘 산화물로 이루어질 수 있다. 상기 채널 패턴(116a)의 측벽에 형성되는 게이트 절연막(124)은 수직 필러 트랜지스터의 게이트 절연막으로써 기능한다. 한편, 상기 액티브 영역(100a)의 기판 표면 상에 형성되는 게이트 절연막(124)은 상기 기판(100)과 게이트 전극(126)을 절연시키는 기능을 한다.
상기 게이트 절연막(124)과 접하고, 상기 제1 군 채널 패턴(116a)들 측벽을 감싸는 게이트 전극(126)이 구비된다. 상기 게이트 전극(126)은 상기 제1 군 채널 패턴(116a)들 사이의 갭을 채우는 형상을 갖는다.
또한, 상기 게이트 전극(126)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 그러므로, 상기 게이트 전극(126)은 서로 다른 각 단위 액티브 영역(100a) 상에 위치하는 제1 군 채널 패턴(116a)들을 감싸는 형상을 갖는다. 상기 게이트 전극(126)의 외측벽과 상기 하드 마스크 패턴(122)의 외측벽이 단차를 갖지 않으면서 기판(100) 표면에 대해 수직한 형상을 갖는 것이 바람직하다.
상기 게이트 전극(126)은 폴리실리콘 물질로 이루어질 수 있다. 이와는 달리, 상기 게이트 전극(126)은 금속 물질로 이루어질 수도 있다.
한편, 도시되지는 않았지만, 상기 제1 불순물 영역(104)은 불순물 확산에 의해 기판(100) 표면 아래로부터 상기 채널 패턴(116a)의 하부까지 연장될 수 있다.
상기 제1 군 채널 패턴(116a)의 상부에는 제2 불순물 영역(118)이 구비된다. 상기 제2 불순물 영역(118)은 소오스/드레인 중 어느 하나로 제공된다. 상기 제2 불순물 영역(118)은 상기 제1 군 채널 패턴 상부면으로부터 적어도 상기 하드 마스크 패턴(122)의 저면부까지 연장된다.
이와같이, 본 실시예에 따른 수직 필러 트랜지스터는 제1 군 채널 패턴(116a), 상기 제1 군 채널 패턴(116a)을 둘러싸는 게이트 전극(126) 및 상기 제1 군 채널 패턴(116a) 아래의 기판 및 제1 군 채널 패턴 상부에 불순물 영역들을 포함한다. 그러므로, 본 실시예에 따른 수직 필러 트랜지스터를 동작시킬 때 상기 제1 군 채널 패턴 표면에 각각 채널들이 형성된다. 그러므로, 본 실시예에 따른 수직 필러 트랜지스터는 온 전류가 증가되어 빠른 동작 속도를 갖는다.
또한, 상기 단위 액티브 영역의 폭을 디자인 룰 이상으로 증가시키지 않고도 상기 단위 액티브 영역 내에 상기 제2 방향으로 2개 또는 그 이상의 채널 패턴들이 배치된다. 그러므로, 수직 필러 트랜지스터를 고도로 집적화시킬 수 있다.
도 4 내지 도 14는 본 발명의 실시예 1에 따른 수직 필러 트랜지스터의 제조 방법을 나타내는 단면도 또는 사시도이다.
도 4를 참조하면, 단결정 반도체로 이루어지는 기판(100)을 마련한다. 본 실시예에서, 상기 기판(100)은 단결정 실리콘으로 이루어진다.
상기 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행함으로써 소자 분리 영역에 소자 분리막 패턴(102)을 형성한다. 구체적으로, 상기 기판(100)의 일부 영역을 식각하여 제1 방향으로 연장되는 트렌치들을 나란하게 형성하고, 상기 트렌치들 내부에 절연막을 채워넣음으로써 소자 분리막 패턴(102)을 형성한다.
상기 소자 분리막 패턴(102)을 형성함으로써, 상기 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다. 상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 가지고, 서로 번갈아가며 배치된다. 상기 액티브 영역 및 소자 분리 영역의 폭은 사진 공정의 최소 선폭이거나 또는 상기 최소 선폭보다 넓을 수 있다.
상기 소자 분리막 패턴(102)이 형성된 기판(100) 상에 불순물을 이온 주입함으로써 제1 불순물 영역(104)을 형성한다. 본 실시예에서는 N형의 불순물을 이온 주입시켜 상기 제1 불순물 영역(104)을 형성한다.
다른 실시예로, 상기 소자 분리막 패턴(102)을 형성하기 이 전에 상기 제1 불순물 영역(104)을 형성하기 이온 주입공정을 수행할 수도 있다. 이 경우에는, 상기 소자 분리막 패턴(102)을 형성하는 공정에서 소자 분리 영역에 형성된 불순물이 제거되어, 상기 액티브 영역에만 제1 불순물 영역(104)이 형성된다.
도 5를 참조하면, 상기 기판(100) 상에 식각 저지막(106), 제1 희생막(108a) 및 제1 예비 하드 마스크막(108b)을 순차적으로 형성한다.
상기 제1 희생막(108a)은 상기 제1 예비 하드 마스크막(108b) 및 식각 저지막(106)에 대하여 식각 선택비를 갖는 물질로 형성되어야 한다. 즉, 상기 제1 희생막(108a)을 제거하는 공정에서 상기 제1 예비 하드 마스크막(108b) 및 상기 식각 저지막(106)은 제거되지 않고 남아있어야 한다. 본 실시예에서는, 상기 제1 예비 하드 마스크막(108b) 및 식각 저지막(106)은 실리콘 질화물을 증착시켜 형성하고, 상기 제1 희생막(108a)은 실리콘 산화물을 증착시켜 형성한다. 상기 제1 희생막(108a)은 고밀도 플라즈마 화학기상증착 공정에 의해 형성될 수 있다.
상기 식각 저지막(106), 제1 희생막(108a) 및 제1 예비 하드 마스크막(108b)의 두께의 합은 후속 공정에서 형성되는 채널 패턴의 높이를 결정한다. 그러므로, 상기 식각 저지막(106), 제1 희생막(108a) 및 상기 제1 예비 하드 마스크막(108b)이 적층된 두께의 합은 목적하는 채널 패턴의 높이와 동일하거나 또는 상기 목적하는 채널 패턴의 높이보다 더 두껍게 형성하여야 한다.
상기 제1 예비 하드 마스크막(108b)의 두께는 수직 필러 트랜지스터의 제2 불순물 영역의 폭을 결정한다. 그리고, 상기 제1 예비 하드 마스크막(108b)의 두께는 게이트 전극의 높이를 결정한다.
그러므로, 상기 제1 희생막(108a) 및 제1 예비 하드 마스크막(108b)의 두께를 조절함으로써, 채널 패턴(116a)의 높이, 제2 불순물 영역의 폭 및 게이트 전극의 높이를 용이하게 조절할 수 있다.
도 6을 참조하면, 상기 제1 예비 하드 마스크막 상에 포토레지스트막을 코팅하고 이를 패터닝함으로써 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 액티브 영역의 기판과 대응하는 부위를 선택적으로 노출시키는 라인 형상을 갖는다.
상기 제1 포토레지스트 패턴을 마스크로 사용하여 상기 제1 예비 하드 마스크막, 제1 희생막 및 식각 저지막을 순차적으로 식각한다. 이로써, 상기 소자 분리 영역의 기판(100) 상에 식각 저지막 패턴(106a) 및 하부 패턴(110a)과 상부 패턴(110b)을 포함하는 제1 희생막 패턴(110)이 형성된다. 본 실시예에서, 상기 제1 희생막 패턴(110)은 실리콘 산화막 패턴 및 실리콘 질화막 패턴이 적층된 형상을 갖는다. 상기 제1 희생막 패턴(110)에 의해 상기 액티브 영역의 기판(100) 표면이 노출된다.
상기 제1 희생막 패턴(110) 및 기판(100) 표면을 따라 비정질 실리콘막(도시안됨)을 형성한다. 상기 비정질 실리콘막은 화학기상증착 공정을 통해 형성할 수 있다. 이와는 다른 실시예로, 상기 비정질 실리콘막 대신 폴리실리콘막을 형성할 수도 있다.
상기 비정질 실리콘막을 이방성으로 식각함으로써, 상기 제1 희생막 패턴(110) 측벽에 스페이서 형상을 갖는 비정질 실리콘 패턴(112)을 형성한다.
도 7을 참조하면, 상기 비정질 실리콘 패턴(112)들 사이의 갭을 매립하는 제2 희생막(114)을 형성한다. 상기 제2 희생막(114)은 상기 제1 희생막 패턴의 하부 패턴과 동일한 물질로 이루어진다. 본 실시예에서, 상기 제2 희생막은 실리콘 산화물로 이루어진다.
다음에, 상기 제1 희생막 패턴(110)의 상부면이 노출되도록 상기 제2 희생 막(114)을 연마한다. 상기 연마 공정을 수행하면, 상기 비정질 실리콘 패턴(112)들 사이에만 제2 희생막(114)이 남아있게 된다.
도 8을 참조하면, 상기 비정질 실리콘 패턴(112)을 열처리하여 단결정 실리콘으로 이루어지는 예비 채널 패턴(116)을 형성한다.
상기 예비 채널 패턴(116)을 형성하기 위한 공정은 레이저 에피택시 성장 공정(LEG) 또는 고체 상전이 에피택시(SPE) 공정을 통해 수행될 수 있다. 즉, 상기 열처리는 레이저를 이용하여 수행될 수도 있고, 퍼니스 등을 이용하여 수행될 수도 있다. 상기 레이저 에피택시 성장 공정 시에 열처리에 사용되는 레이저는 상기 비정질 실리콘 패턴(112)을 완전히 용융시킬 수 있는 에너지 밀도를 갖는 것이 바람직하다.
보다 구체적으로, 상기 레이저 빔을 조사하여 상기 비정질 실리콘 패턴(112)을 녹임(melting)으로써 비정질 실리콘이 고상에서 액상으로 변화하는 것이다. 특히, 상기 비정질 실리콘 패턴(112)의 상부 표면으로부터 상기 기판(100)의 상부 표면까지 액상으로 변화하는 상변화가 일어난다. 이 때, 상기 레이저 빔은 실리콘의 녹는점인 약 1,410℃의 온도로 조사될 수 있다. 따라서, 액상으로 변화된 상기 비정질 실리콘 패턴(112)에 상기 기판(100)의 결정 구조인 단결정이 시드로 작용하고, 그 결과 상기 비정질 실리콘 패턴(112)의 결정 구조가 단결정으로 변환된다. 또한, 상기 레이저 빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저 빔이 조 사될 수 있도록 하기 위함이다.
그리고, 상기 레이저 빔을 조사할 때 상기 기판(100)을 가열하는 것이 바람직하다. 이와같이, 상기 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 상기 비정질 실리콘 패턴(112)을 상변화시킬 때 상기 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 상기 레이저 빔을 조사할 때 상기 기판(100)을 약 400℃로 가열한다.
이와 같이, 상기 비정질 실리콘 패턴(112)에 레이저 빔을 조사하여 결정 구조를 단결정 실리콘으로 변환시킴으로써 예비 채널 패턴(116)이 형성된다.
도 9를 참조하면, 상기 예비 채널 패턴(116)의 상부면으로 불순물을 주입함으로써 제2 불순물 영역(118)을 형성한다. 상기 제2 불순물 영역(118)은 트랜지스터의 소오스/드레인 중 어느 하나이다. 이 때, 상기 제2 불순물 영역(118)은 상기 제1 희생막 패턴의 상부 패턴(110b)의 하부면과 인접한 위치까지 연장되는 것이 바람직하다.
다음에, 상기 제2 희생막(114)의 상부를 식각함으로써 상기 제2 희생막(114)에 비해 낮은 두께를 갖는 제2 희생막 패턴(114a)을 형성한다. 상기 제2 희생막이 식각된 부위에는 개구부가 생성된다.
상기 설명한 것과는 다른 실시예로, 상기 제2 희생막을 식각하여 상기 개구부를 형성한 이 후에, 상기 제2 불순물 영역(118)을 형성할 수도 있다.
도 10을 참조하면, 상기 개구부를 채우면서 상기 제1 희생막 패턴(110) 및 제2 희생막 패턴(114a) 상에 제2 하드 마스크막을 형성한다. 상기 제2 하드 마스크 막은 상기 제1 희생막 패턴의 상부 패턴(110b)과 동일한 물질로 형성될 수 있다. 본 실시예에서, 상기 제2 하드 마스크막은 실리콘 질화물로 이루어질 수 있다.
다음에, 상기 제2 하드 마스크막 및 상기 제1 희생막 패턴의 상부 패턴(110b)을 사진 식각 공정을 통해 패터닝함으로써, 하드 마스크 패턴(122)을 형성한다. 상기 하드 마스크 패턴(122)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
도 11은 상기 하드 마스크 패턴을 식각 마스크로 사용하여 식각하였을 때의 사시도이다.
도 11을 참조하면, 상기 하드 마스크 패턴(122)을 식각 마스크로 사용하여 상기 제1 희생막 패턴의 하부 패턴(110a) 및 제2 희생막 패턴(114a)을 식각한다.
이 후에, 상기 하드 마스크 패턴(122)을 식각 마스크로 사용하여 상기 예비 채널 패턴(116)을 식각함으로써 개별적으로 고립된 형상을 갖는 패턴들을 형성할 수 있다.
다음에, 상기 고립된 패턴들의 노출된 측벽 부위를 일부 식각하는 트리밍 공정을 수행한다. 상기 트리밍 공정을 통해, 상기 고립된 패턴들의 폭이 감소됨으로써 채널 패턴(116a)이 완성된다. 상기 트리밍 공정은 등방성 식각 공정을 통해 수행될 수 있다.
본 실시예에서는, 상기 라인 형상의 단위 액티브 영역(100a) 상에서는 제2 방향으로 서로 나란하게 2개의 채널 패턴(116a)이 형성된다. 또한, 상기 단위 액티브 영역(100a)에 위치하는 2개의 채널 패턴(116a)은 하나의 트랜지스터를 이루는 요소로 제공된다. 상기 단위 액티브 영역(100a)에 위치하는 2개의 채널 패턴(116a)은 1군의 채널 패턴이 된다.
도 12 및 도 13을 참조하면, 상기 하드 마스크 패턴(122) 아래에 위치하는 제1 희생막 패턴의 하부 패턴(110a)과 상기 제2 희생막 패턴(114a)을 등방성 식각 공정을 통해 완전하게 제거한다. 상기 등방성 식각 공정에서, 상기 하드 마스크 패턴(122) 및 식각 저지막 패턴(106a)은 식각되지 않는다. 이와같이, 상기 식각 저지막 패턴(106a)이 구비됨으로써, 상기 등방성 식각 공정을 수행할 때 상기 소자 분리막 패턴(102)이 제거되지 않고 보호된다.
상기 제거 공정을 수행하면, 상기 하드 마스크 패턴(122) 아래 및 상기 하드 마스크 패턴(122)들 사이에는 갭(123)이 생기게 된다. 즉, 상기 하드 마스크 패턴(122)은 하부막에 의해 지지되지 않고, 단지 상기 채널 패턴(116a)들의 측벽을 감싸는 것만으로 지지된다. 또한, 상기 하드 마스크 패턴(122)은 상기 제2 방향에 배열된 채널 패턴(116a)들을 감싸는 라인 형상을 갖게 된다.
따라서, 상기 하드 마스크 패턴(122) 아래에 위치하는 상기 채널 패턴(116a)들의 측벽들이 외부에 노출된다. 또한, 상기 액티브 영역의 기판(100) 표면도 외부에 노출된다.
도 14를 참조하면, 상기 채널 패턴(116a)들의 노출된 측벽 및 액티브 영역의 기판을 열산화시켜 게이트 절연막(124)을 형성한다. 즉, 상기 게이트 절연막(124)은 열산화 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 예비 채널 패턴(116)들의 측벽에 형성되는 게이트 절연막(124)은 수직 필러 트랜지스터의 게 이트 절연막으로써 기능한다. 또한, 상기 액티브 영역의 기판(100) 표면에 형성되는 게이트 절연막(124)은 게이트 전극(126)과 기판(100)을 절연시키는 기능을 한다.
상기 기판 상에 상기 하드 마스크 패턴(122) 아래 및 상기 하드 마스크 패턴(122)들 사이를 채우는 도전막을 형성한다. 상기 도전막은 폴리실리콘 또는 금속 물질로 형성될 수 있다.
다시, 도 1 내지 도 3을 참조하면, 상기 하드 마스크 패턴(122)을 식각 마스크로 사용하여 상기 하드 마스크 패턴(122)들 사이에 위치하는 도전막을 제거한다. 이로써, 상기 하드 마스크 패턴(122) 아래에 게이트 전극(126)이 완성된다.
상기 게이트 전극(126)은 상기 제1 군 채널 패턴(116a)들을 감싸면서 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 즉, 상기 게이트 전극(126)은 서로 다른 각 단위 액티브 영역(100a) 상에 위치하는 제1 군 채널 패턴(116a)들을 감싸는 형상을 갖는다. 또한, 상기 게이트 전극(126)의 외측벽과 상기 하드 마스크 패턴(122)의 외측벽이 단차를 갖지 않으면서 기판에 수직한 형상을 갖게 된다.
상기 공정을 수행함으로써, 수직 방향으로 복수의 채널 영역을 포함하는 수직형 트랜지스터가 완성된다.
도 15 및 도 16은 본 발명의 실시예 1에 따른 수직 필러 트랜지스터의 다른 제조 방법을 나타내는 단면도들이다.
이하에서 설명하는 제조 방법은 상기 예비 채널 패턴을 형성하는 공정을 제 외하고는 상기에서 설명한 제조 방법과 동일하다. 그러므로, 동일한 구성요소에 대해서는 동일한 도면 부호를 부여하고 중복되는 설명은 생략한다.
먼저, 도 4 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행함으로써 도 7에 도시된 구조를 형성한다.
도 15를 참조하면, 상기 비정질 실리콘 패턴(112)을 선택적으로 제거함으로써, 상기 액티브 영역의 기판(100) 표면을 일부 노출하는 개구부(113)를 형성한다. 상기 개구부(113)는 상기 액티브 영역(100a)의 기판 가장자리 부위를 노출하는 트렌치 형상을 갖는다.
도 16을 참조하면, 상기 개구부(133) 저면에 노출된 기판(100) 표면을 시드로 하는 선택적 에피택셜 성장 공정을 수행하여 예비 채널 패턴(116)을 형성한다.
상기 예비 채널 패턴(116)을 형성한 후, 상기 예비 채널 패턴(116)을 평탄화하는 공정이 수행될 수 있다. 구체적으로, 상기 제1 희생막 패턴(110) 및 예비 채널 패턴(116) 상에 캡핑막(도시안됨)을 형성하는 공정을 수행한 다음, 상기 제1 희생막 패턴(110)의 상부면이 노출되도록 상기 예비 채널 패턴(116)을 평탄화할 수 있다.
다음에, 도 8 내지 도 14 및 도 1을 참조로 설명한 공정과 동일한 공정을 수행함으로써, 수직 방향으로 복수의 채널 영역을 포함하는 수직형 트랜지스터를 완성한다.
도 17 내지 도 20은 본 발명의 실시예 1에 따른 수직 필러 트랜지스터의 다 른 제조 방법을 나타내는 단면도들이다.
도 17을 참조하면, 상기 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행함으로써 소자 분리 영역에 소자 분리막 패턴(102)을 형성한다.
상기 소자 분리막 패턴(102)이 형성된 기판 표면 아래로 불순물을 주입하여 제1 불순물 영역(154)을 형성한다. 이 때, 상기 제1 불순물 영역(154)은 상기 기판(100) 표면으로부터 일정 깊이만큼 이격되어 형성되도록 한다.
상기 기판(100) 상에 제1 하드 마스크막을 형성하고, 이를 패터닝함으로써 제1 하드 마스크 패턴(150)을 형성한다. 상기 제1 하드 마스크 패턴(150)은 상기 액티브 영역을 선택적으로 노출시키는 형상을 갖는다.
상기 제1 하드 마스크 패턴(150)의 양 측벽에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막을 이방성 식각함으로써 스페이서 패턴(152)을 형성한다. 상기 스페이서 패턴(152)은 상기 액티브 영역의 가장자리 부위를 선택적으로 덮는 형상을 갖는다.
도 18을 참조하면, 상기 스페이서 패턴(152) 및 제1 하드 마스크 패턴(150)을 식각 마스크로 상기 기판(100)을 식각한다. 상기 식각 공정을 수행하면, 상기 액티브 영역의 가장자리 부위가 돌출된다. 상기 기판의 돌출된 부위는 상기 제1 방향으로 연장되는 형상을 가지며, 예비 채널 패턴(156)이 된다.
도 19를 참조하면, 상기 예비 채널 패턴(156) 사이에 생성되어 있는 갭을 채우는 희생막(도시안됨)을 형성한다. 이 후, 상기 희생막을 평탄화시킨다.
다음에, 상기 제1 하드 마스크 패턴(150) 및 스페이서 패턴(152)을 제거한 다. 또한, 상기 소자 분리막 패턴(102)의 상부 및 상기 희생막의 일부 식각하여 상기 예비 채널 패턴(156)의 상부면 및 상부 측벽을 노출시킨다. 상기 희생막의 일부를 식각함으로써, 상기 예비 채널 패턴(156) 사이를 채우는 희생막 패턴(160)이 형성된다.
이 후, 상기 예비 채널 패턴(156) 상부에 불순물을 주입시켜 제2 불순물 영역(158)을 형성한다.
도 20을 참조하면, 상기 예비 채널 패턴(156)을 덮으면서 상기 소자 분리막 패턴(102) 및 희생막 패턴(160) 상에 제2 하드 마스크막(도시안됨)을 형성한다. 상기 제2 하드 마스크막을 패터닝함으로써 상기 제2 방향으로 연장되는 라인 형상의 하드 마스크 패턴(162)을 형성한다.
다음에, 도 12 내지 도 14 및 도 1을 참조로 설명한 것과 동일한 공정을 수행함으로써 수직 방향으로 복수의 채널 영역을 포함하는 수직형 트랜지스터를 완성한다.
도 21은 도 1에 도시된 수직 필러 트랜지스터를 포함하는 디램 소자를 나타내는 단면도이다.
이하에서 설명하는 디램 소자의 셀에는 도 1에 도시된 수직 필러 트랜지스터가 포함된다. 그러므로, 동일한 구성요소에 대해서는 동일한 도면부호를 부여하고, 중복되는 설명은 생략하거나 간략하게 한다.
도 21을 참조하면, 기판 상에 도 1에 도시된 어레이 구조의 수직 필러 트랜 지스터들이 구비된다.
상기 기판(100) 및 식각 저지막 패턴(106a) 상에는 상기 수직 필러 트랜지스터들을 덮는 제1 층간 절연막(200)이 구비된다. 상기 제1 층간 절연막(200)을 관통하여 상기 제1 불순물 영역(104)과 접하는 제1 콘택 플러그(도시안됨)가 구비된다. 상기 제1 콘택 플러그는 랜딩 패드 콘택 및 다이랙트 콘택이 수직 방향으로 연결된 형상을 가질 수도 있다.
상기 제1 층간 절연막(200) 상에는 제1 콘택 플러그와 접하면서 상기 제1 방향으로 연장되는 라인 형상을 갖는 비트 라인(202)이 구비된다. 상기 비트 라인(202)의 상부면에는 하드 마스크 패턴(204)이 구비되고, 상기 비트 라인(202)의 측벽에는 스페이서(206)가 구비될 수 있다.
상기 비트 라인(146)들 사이의 갭을 채우면서 상기 비트 라인(146)을 덮는 제2 층간 절연막(208)이 구비된다.
상기 제2 및 제1 층간 절연막(200, 208)을 관통하여 상기 채널 패턴(116a)들의 상부면과 접속하는 제2 콘택 플러그(210)가 구비된다. 하나의 제2 콘택 플러그(210)는 제1 군 채널 패턴(116a)의 상부면과 접촉된다. 상기 제2 콘택 플러그(210)는 상기 비트 라인들(146) 사이 부위에 위치하게 된다. 이 때, 상기 제2 콘택 플러그(210)는 비트 라인(146)과 절연되면서 상기 제2 불순물 영역(118)과 전기적으로 연결된다.
상기 제2 콘택 플러그(210)는 금속 물질로 이루어질 수 있다. 이와는 달리, 상기 제2 콘택 플러그(210)는 폴리실리콘으로 이루어질 수도 있다.
상기 제2 콘택 플러그(210) 상에는 커패시터(212)가 구비된다. 본 실시예에서와 같이, 상기 커패시터는 실린더형의 하부 전극(212a), 유전막(212b) 및 상부 전극(212c)을 포함할 수 있다. 이와는 달리, 상기 커패시터는 평탄한 상부면을 갖는 하부 전극, 유전막 및 상부 전극이 순차적으로 적층된 형상을 가질 수 있다.
도 22 및 도 23은 도 21에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 21에 도시된 디램 소자는 상기 실시예 1의 수직 필러 트랜지스터를 제조한 다음, 계속하여 후속 공정들을 수행함으로써 제조될 수 있다. 그러므로, 이하에서는 상기 실시예 1의 수직 필러 트랜지스터를 형성한 이 후의 공정들만을 간단하게 설명한다.
먼저, 도 4 내지 도 14 및 도 1을 참조로 설명한 공정들을 수행하여 도 1에 도시된 수직 필러 트랜지스터를 형성한다.
도 22를 참조하면, 상기 기판(100) 및 식각 저지막 패턴(106a) 상에 수직 필러 트랜지스터를 덮도록 제1 층간 절연막(200)을 형성한다. 상기 제1 층간 절연막(200)은 실리콘 산화물을 화학기상 증착법에 의해 증착시켜 형성할 수 있다.
상기 제1 층간 절연막(200)의 일부분을 식각하여 상기 액티브 영역의 기판 표면을 노출하는 제1 콘택홀을 형성한다. 상기 제1 콘택홀 내부가 채워지도록 도전막을 증착시킨 후 상기 제1 층간 절연막(142)이 노출되도록 연마한다. 상기 공정을 통해, 상기 제1 불순물 영역(104)과 접속하는 제1 콘택 플러그(도시안됨)가 완성된 다.
상기 제1 콘택 플러그 및 상기 제1 층간 절연막(142) 상에 비트 라인용 도전막(도시안됨)을 형성한다. 상기 비트 라인용 도전막은 폴리실리콘, 금속, 금속 실리사이드를 증착시켜 형성할 수 있다. 이들은 단독으로 증착되거나 또는 2 이상을 적층시켜 형성할 수 있다.
상기 비트 라인용 도전막 상에 하드 마스크 패턴(204)을 형성한다. 상기 하드 마스크 패턴(204)은 실리콘 질화막을 증착하고 패터닝함으로써 형성할 수 있다. 상기 하드 마스크 패턴(204)은 상기 제1 콘택 플러그와 대향하면서 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 하드 마스크 패턴(204)을 식각 마스크로 사용하여 상기 비트 라인용 도전막을 이방성 식각함으로써 비트 라인(202)을 형성한다. 상기 비트 라인(202)은 상기 제1 방향으로 나란하게 배치되는 채널 패턴(116a)들 사이 에 위치하게 된다.
상기 비트 라인(202), 하드 마스크 패턴(204) 및 제1 층간 절연막(200) 표면에 스페이서용 절연막(도시안됨)을 형성한다. 이 후, 상기 스페이서용 절연막을 이방성으로 식각함으로써, 상기 비트 라인(202) 및 하드 마스크 패턴(204) 양측에 스페이서(206)를 형성한다. 상기 스페이서(206)는 실리콘 질화물로 이루어질 수 있다.
도 23을 참조하면, 상기 비트 라인(202)들 사이의 갭을 매립하면서 상기 비트 라인(202)들을 덮는 제2 층간 절연막(208)을 형성한다. 상기 제2 층간 절연막(208)은 실리콘 산화물을 증착시켜 형성할 수 있다.
다음에, 상기 비트 라인(202)들 사이의 일부 영역의 제2 층간 절연막(208) 및 제1 층간 절연막(200)을 이방성으로 식각함으로써, 채널 패턴(116a)의 상부면을 노출하는 제2 콘택홀을 형성한다. 상기 이방성 식각 공정은 상기 스페이서(206)와 상기 제2 층간 절연막(208)의 식각 선택비를 이용하는 셀프 얼라인 콘택 공정을 통해 수행될 수도 있다.
이 후, 상기 제2 콘택홀 내부에 도전 물질을 채워넣고 상기 제2 층간 절연막(208)의 상부면이 노출되도록 연마함으로써 제2 콘택 플러그(210)를 형성한다. 상기 도전 물질은 금속 물질을 포함할 수 있다. 상기 도전 물질을 금속 물질로 사용함으로써 저항을 감소시킬 수 있다. 이와는 달리, 상기 콘택홀에 채워지는 도전 물질은 폴리실리콘을 포함할 수 있다.
다음에, 도 21에 도시된 것과 같이, 상기 제2 콘택 플러그(210)와 접촉하는 커패시터(212)를 형성한다. 본 실시예에서는, 상기 커패시터를 형성하기 위하여 먼저 실린더형의 하부 전극(212a)을 형성한 후, 상기 하부 전극 상에 유전막(212b) 및 상부 전극(212c)을 형성한다.
다른 실시예로, 도시되지는 않았지만, 상기 커패시터(212)는 하부 전극막, 유전막 및 상부 전극막을 적층한 후 순차적으로 패터닝함으로써 형성할 수도 있다. 이 경우에는 적층형 커패시터가 형성된다.
실시예 2
도 24는 본 발명의 실시예 2에 따른 수직 필러 트랜지스터를 나타내는 단면 도이다.
도 24에 도시된 것과 같이, 실시예 2에 따른 수직 필러 트랜지스터는 소자 분리 영역에 의해 고립되는 단위 액티브 영역 상에서 게이트 전극이 연장되는 방향으로 나란하게 4개의 채널 패턴이 배치되는 것을 제외하고는 도 1에 도시된 실시예 1에 따른 수직 필러 트랜지스터와 동일하다.
실시예 2에 따른 수직 필러 트랜지스터는 동작 시에 4개의 채널 패턴(116a)의 표면에 각각 채널이 형성된다. 그러므로, 실시예 1에 따른 수직 필러 트랜지스터에 비해 온 전류가 더욱 증가하게 되며 누설 전류에 의한 불량이 감소된다.
도 25는 본 발명의 실시예 2에 따른 수직 필러 트랜지스터의 제조 방법을 나타내는 단면도이다.
실시예 2에 따른 수직 필러 트랜지스터는 채널 패턴을 형성하는 공정을 제외하고는 실시예 1의 수직 필러 트랜지스터 제조 방법과 동일하다.
먼저, 도 4 내지 도 6을 참조로 설명한 것과 동일한 공정을 수행하여 도 6에 도시된 구조를 형성한다.
도 25를 참조하면, 상기 비정질 실리콘 패턴(112a), 기판(100) 및 제1 희생막 패턴(110b)의 상부면을 따라 제2 희생막을 형성한다. 이 후, 상기 제2 희생막을 이방성으로 식각함으로써 스페이서 형상을 갖는 제2 희생막 패턴(115a)을 형성한다.
상기 제2 희생막 패턴(115a), 기판(100), 비정질 실리콘 패턴(112a) 상부면 및 제1 희생막 패턴(110b)의 상부면을 따라 제2 비정질 실리콘막을 형성한다. 본 실시예에서, 상기 제2 비정질 실리콘막 사이에는 갭이 생성된다.
그러나, 본 실시예와 다른 실시예로, 상기 제2 희생막 패턴(115a) 사이의 갭 내부를 채우도록 제2 비정질 실리콘막을 형성할 수 있다. 이 경우에는, 단위 액티브 영역 내에 3개의 채널 패턴이 형성된다.
상기 제2 비정질 실리콘막을 이방성 식각함으로써, 스페이서 형상을 갖는 제2 비정질 실리콘 패턴(115b)을 형성한다.
다음에, 상기 제2 비정질 실리콘 패턴(115b) 사이의 갭을 채우도록 제3 희생막을 형성한다. 상기 제1 희생막 패턴(110b)의 상부면이 노출되도록 상기 제3 희생막을 연마함으로써, 제3 희생막 패턴(115b)을 형성한다.
이 후, 도시하지는 않았지만, 상기 도 9 내지 도 14 및 도 1을 참조로 설명한 것과 동일한 공정을 수행한다. 상기 공정들을 수행하면, 도 24에 도시된 수직 필러 트랜지스터가 완성된다.
또한, 실시예 2의 수직 필러 트랜지스터를 형성한 후, 후속 공정을 더 수행함으로써, 실시예 2의 수직 필러 트랜지스터를 포함하는 디램 소자를 제조할 수 있다.
좁은 수평 면적의 기판을 차지하면서도 높은 온 전류를 갖고 동작 특성이 우수한 트랜지스터를 요구하는 다양한 반도체 소자에 이용할 수 있다. 특히, 어레이 구조의 셀이 요구되는 메모리 소자에 본 발명의 수직 필러 트랜지스터를 이용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 수직 필러 트랜지스터를 나타내는 단면도이다.
도 2는 도 1에 도시된 수직 필러 트랜지스터를 나타내는 사시도이다.
도 3은 도 1에 도시된 수직 필러 트랜지스터를 나타내는 평면도이다.
도 4 내지 도 14는 본 발명의 실시예 1에 따른 수직 필러 트랜지스터의 제조 방법을 나타내는 단면도 또는 사시도이다.
도 15 및 도 16은 본 발명의 실시예 1에 따른 수직 필러 트랜지스터의 다른 제조 방법을 나타내는 단면도들이다.
도 17 내지 도 20은 본 발명의 실시예 1에 따른 수직 필러 트랜지스터의 다른 제조 방법을 나타내는 단면도들이다.
도 21은 도 1에 도시된 수직 필러 트랜지스터를 포함하는 디램 소자를 나타내는 단면도이다.
도 22 및 도 23은 도 21에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 24는 본 발명의 실시예 2에 따른 수직 필러 트랜지스터를 나타내는 단면도이다.
도 25는 본 발명의 실시예 2에 따른 수직 필러 트랜지스터의 제조 방법을 나타내는 단면도이다.

Claims (10)

  1. 액티브 영역 및 소자 분리 영역으로 구분되고, 상기 액티브 영역에 제1 불순물 영역을 포함하는 기판;
    상기 액티브 영역의 기판 표면으로부터 수직 돌출되면서 서로 나란하게 배열되고, 상부 표면 아래에 제2 불순물 영역을 포함하는 복수의 채널 패턴들로 이루어지고, 상기 복수의 채널 패턴은 하나의 수직 채널 트랜지스터의 채널 영역으로 제공되는 1 군 채널 패턴;
    상기 1 군 채널 패턴 상부면과 이격되면서, 상기 1 군 채널 패턴 일부 측벽 및 기판 표면에 구비되는 게이트 절연막 패턴;
    상기 게이트 절연막 패턴과 접하고, 상기 1 군 채널 패턴의 측벽을 감싸는 게이트 전극;
    상기 1군 채널 패턴의 상부 측벽을 둘러싸면서 상기 게이트 전극 상에 구비되는 하드 마스크 패턴; 및
    상기 소자 분리막 패턴 상에 구비되는 식각 저지막 패턴을 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 채널 패턴들은 필러 형상의 단결정 실리콘 패턴들인 것을 특징으로 하는 수직형 반도체 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 게이트 전극을 덮는 층간 절연막 구조물;
    상기 게이트 전극 상에 구비되고, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물; 및
    상기 비트 라인 구조물 상에 구비되고, 상기 1 군 채널 패턴의 제2 불순물 영역과 전기적으로 연결되는 커패시터를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  5. 액티브 영역 및 소자 분리 영역으로 구분되고 제1 불순물 영역을 포함하는 기판 상에, 상기 기판의 액티브 영역을 노출하는 제1 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴의 측벽에 비정질 실리콘 스페이서를 형성하는 단계;
    상기 비정질 실리콘 스페이서 사이의 갭 내부에 제2 희생막 패턴을 형성하는 단계;
    상기 비정질 실리콘 스페이서를 단결정 실리콘으로 상전이시켜, 서로 나란하게 배열되는 복수의 채널 패턴들로 이루어진 1 군 채널 패턴을 형성하는 단계;
    상기 1 군 채널 패턴 상부면과 이격되면서, 상기 1 군 채널 패턴의 일부 측벽 및 기판 표면에 게이트 절연막 패턴을 형성하는 단계; 및
    상기 게이트 절연막 패턴과 접하고, 상기 1 군 채널 패턴의 측벽을 감싸는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  6. 삭제
  7. 제5항에 있어서, 상기 상전이는 레이저 에피택시 성장 공정(LEG) 또는 고체 상전이 에피택시(SPE) 공정을 통해 수행되는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  8. 제5항에 있어서, 상기 제1 희생막 패턴은 제1 물질로 이루어지는 하부 패턴 및 상기 제1 물질과 다른 식각 선택비를 가지면서 절연성을 갖는 제2 물질로 이루어지는 상부 패턴이 적층된 형상을 갖는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 및 제2 희생막 패턴 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 및 제1 희생막 패턴의 상부 패턴을 패터닝하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 남기면서 상기 제1 희생막 패턴의 하부 패턴 및 제2 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 하드 마스크 패턴 아래의 갭 부위를 채우는 도전막을 형성하는 단계; 및
    상기 하드 마스크 패턴 아래의 도전막이 남아있도록, 상기 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
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