KR101486797B1 - 수직형 반도체 소자, 이를 제조하는 방법 및 이의 동작방법. - Google Patents

수직형 반도체 소자, 이를 제조하는 방법 및 이의 동작방법. Download PDF

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Abstract

수직형 반도체 소자, 그 제조 방법 및 동작 방법에서, 상기 수직형 반도체 소자는 기판 상에 구비되는 필러 형상의 단결정 반도체 패턴과, 상기 단결정 반도체 패턴의 측벽을 감싸고, 상기 단결정 반도체 패턴의 상부면보다 낮은 상부면을 갖는 게이트, 상기 게이트 상부면에 적층되고, 상기 단결정 반도체 패턴의 상부면과 동일한 평면에 위치하는 상부면을 갖는 마스크 패턴, 상기 단결정 반도체 패턴 아래의 기판에 위치하는 제1 불순물 영역 및 상기 단결정 반도체 패턴의 상부면 아래에 위치하는 제2 불순물 영역을 포함한다. 상기 수직형 반도체 소자의 트랜지스터는 단결정 반도체 패턴에 형성되어 있으므로 전기적인 특성이 우수하다. 또한, 상기 제2 불순물 영역의 단결정 반도체 패턴 상부에 마스크 패턴이 구비되지 않아서 공정 불량이 감소된다.

Description

수직형 반도체 소자, 이를 제조하는 방법 및 이의 동작 방법. {Vertical type semiconductor device, method for manufacturing the same and method for operating the same}
본 발명은 수직형 반도체 소자, 이를 제조하는 방법 및 이의 동작 방법에 관한 것이다. 보다 상세하게는, 셀 어레이 구조에 적합한 수직 필러 트랜지스터를 포함하는 반도체 소자, 이를 제조하는 방법 및 이의 동작 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라, 액티브 영역의 면적이 감소하게 되었고, 상기 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. 상기 MOS 트랜지스터의 채널 길이가 감소되면, 채널 영역에서의 전계나 전위에 미치는 소스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 상기와 같이 단채널 효과가 발생하게 되면, 누설 전류가 증가되고, 항복 전압이 낮아지게 되며, 드레인 전압에 따른 전류가 증가하게 된다. 때문에, 상기 MOS트랜지스터가 게이트에 의해 제어되기가 어려워진다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 예를들어, 기판에 대 해 수직한 방향으로 채널이 형성되는 수직형 필러 트랜지스터가 개발되고 있다. 즉, 상기 수직형 필러 트랜지스터는 기판 상에 필러 형상의 반도체 패턴을 채널 영역으로 사용한다. 상기 수직형 필러 트랜지스터는 기판의 수평 면적이 넓히지 않더라도 필러 형상의 반도체 패턴 높이를 증가시킴으로써 원하는 채널 길이를 갖도록 조절할 수 있다.
상기 수직형 필러 트랜지스터는 벌크 기판 상에 형성되는 것이 아니라 반도체 패턴 상에 형성되기 때문에 상기 반도체 패턴의 특성이 트랜지스터의 성능에 매우 중요한 역할을 하게 된다. 즉, 상기 반도체 패턴에 결정 결함이 생성되는 경우 각 반도체 패턴 별로 형성되는 상기 수직형 필러 트랜지스터에서 누설 전류 특성 및 문턱 전압이 균일하지 않게 된다. 그런데, 상기 벌크 기판과 같이 결정 결함이 거의 없는 반도체 패턴을 형성하는 것이 어렵기 때문에, 상기 수직형 필러 트랜지스터의 전기적 특성을 확보하는 것이 용이하지 않다.
또한, 상기 필러 형상의 반도체 패턴에 게이트 및 소오스/드레인을 형성하는 공정은 기판 상에 게이트 및 소오스/드레인을 형성하는 공정에 비해 매우 복잡하다. 더구나, 상기 수직형 필러 트랜지스터를 어레이 구조로 형성하는 경우에는 더욱 복잡한 공정이 수반되어야 하므로 공정 불량이 다발할 수 있다. 때문에, 상기 수직형 필러 트랜지스터를 포함하는 어레이 구조의 메모리 소자를 형성하는 것이 용이하지 않다.
아울러, 상기 수직형 필러 트랜지스터를 포함하는 고집적화된 반도체 메모리 소자를 제조하기 위하여, 각 단위 셀이 차지하는 기판의 면적을 좁히면서 공정 마 진을 충분하게 넓힐 수 있는 방법이 요구되고 있다.
본 발명의 제1 목적은 고성능을 갖는 수직형 필러 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 제2 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기한 반도체 소자의 동작 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 견지에 따른 반도체 소자는, 기판 상에 구비되는 필러 형상의 단결정 반도체 패턴, 상기 단결정 반도체 패턴의 측벽을 감싸고, 상기 단결정 반도체 패턴의 상부면보다 낮은 상부면을 갖는 게이트, 상기 게이트 상부면에 적층되고, 상기 단결정 반도체 패턴의 상부면과 동일한 평면에 위치하는 상부면을 갖는 마스크 패턴, 상기 단결정 반도체 패턴 아래의 기판에 위치하는 제1 불순물 영역 및 상기 단결정 반도체 패턴의 상부면 아래에 위치하는 제2 불순물 영역을 포함한다.
본 발명의 일 실시예에 따르면, 상기 게이트 및 마스크 패턴의 측벽에 스페이서가 구비된다.
상기한 제1 목적을 달성하기 위한 본 발명의 다른 견지에 따른 반도체 소자는, 액티브 영역 및 소자 분리 영역이 구분되는 기판, 상기 기판의 액티브 영역 상에 배치되는 필러 형상의 단결정 반도체 패턴, 상기 단결정 반도체 패턴의 측벽을 감싸고, 상기 단결정 반도체 패턴의 상부면보다 낮은 상부면을 갖는 라인 형상의 게이트, 상기 게이트 상부면에 적층되고, 상기 단결정 반도체 패턴의 상부면과 동일한 평면에 위치하는 상부면을 갖는 마스크 패턴, 상기 단결정 반도체 패턴 아래의 액티브 영역에 위치하는 제1 불순물 영역, 상기 단결정 반도체 패턴의 상부면 아래에 위치하는 제2 불순물 영역, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 배선 및 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그를 포함한다.
본 발명의 일 실시예에 따르면, 상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 게이트는 상기 제1 방향과 수직한 제2 방향으로 연장된다.
본 발명의 다른 실시예에 따르면, 상기 게이트 및 마스크 패턴의 측벽에 스페이서가 구비된다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 및 마스크 패턴 사이의 갭을 매립하면서 상기 단결정 반도체 패턴을 덮는 제1 층간 절연막, 상기 단결정 반도체 패턴과 인접하도록 위치하고, 액티브 영역 및 소자 분리 영역의 기판 표면과 동시에 접하는 패드 콘택 및 상기 패드 콘택 및 제1 층간 절연막을 덮는 제2 층간 절연막을 더 포함할 수 있다.
상기 비트 라인 배선은 상기 제2 층간 절연막을 관통하여 상기 패드 콘택과 접속하는 다이렉트 콘택 및 상기 다이렉트 콘택과 전기적으로 접속하는 비트 라인을 포함한다.
상기 다이렉트 콘택은 상기 패드 콘택의 상부면 일부와 접속하고, 상기 소자 분리 영역과 대향하도록 배치될 수 있다.
상기 콘택 플러그는 상기 비트 라인 상부면보다 더 높은 상부면을 가지면서 상기 단결정 반도체 패턴의 상부면과 접한다.
상기 콘택 플러그 상부면에 상기 단결정 반도체 패턴 아래로 전기적 신호를 인가하기 위한 배선 라인이 구비될 수 있다.
이와는 달리, 상기 콘택 플러그 상부면에 데이터 저장 구조물이 구비될 수 있다. 상기 데이터 저장 구조물은 커패시터, 자기 터널 접합 구조물, 상변화 구조물 중에서 어느 하나로 이루어질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트는 상기 단결정 반도체 패턴 측벽에 구비되는 게이트 절연막 및 상기 게이트 절연막 표면에 구비되는 게이트 전극을 포함한다. 상기 게이트 절연막은 열 산화 공정에 의해 생성된 열 산화막이다.
본 발명의 또 다른 실시예에 따르면, 상기 기판 및 상기 게이트 사이에는 절연막이 구비될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트와 접하는 단결정 반도체 패턴 아래에는 게이트, 제1 및 제2 불순물 영역에 가해지는 전기적 조건에 따라 생성되는 전하 정공 쌍에 의해 문턱 전압을 변화시키는 채널 도핑 영역이 구비될 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 견지에 따른 반도체 소자의 제조 방법으로, 기판에 제1 불순물 영역을 형성한다. 상기 기판 상에 단결정 반도 체 패턴을 형성한다. 상기 단결정 반도체 패턴 상부 측벽과 접하고, 상기 단결정 반도체 패턴과 동일한 상부면을 갖는 마스크 패턴을 형성한다. 상기 단결정 반도체 패턴의 측벽을 감싸고, 상부면이 상기 마스크 패턴 저면과 접하도록 위치하는 라인 형상의 게이트를 형성한다. 다음에, 상기 단결정 반도체 패턴의 상부면 아래에 제2 불순물 영역을 형성한다.
본 발명의 일 실시예에 따르면, 상기 게이트 및 마스크 패턴의 양측벽에 스페이서를 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 견지에 따른 반도체 소자의 제조 방법으로, 기판에 소자 분리 공정을 수행하여 액티브 영역 및 소자 분리 영역을 구분하기 위한 소자 분리막을 형성한다. 상기 액티브 영역의 기판 표면에 제1 불순물 영역을 형성한다. 상기 기판의 액티브 영역 상에 필러 형상의 단결정 반도체 패턴을 형성한다. 상기 단결정 반도체 패턴 상부 측벽과 접하고, 상기 단결정 반도체 패턴과 동일한 상부면을 갖는 마스크 패턴을 형성한다. 상기 단결정 반도체 패턴의 측벽을 감싸고, 상부면이 상기 마스크 패턴 저면과 접하도록 위치하는 라인 형상의 게이트를 형성한다. 상기 단결정 반도체 패턴의 상부면 아래에 제2 불순물 영역을 형성한다. 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 배선을 형성한다. 다음에, 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그를 형성한다.
본 발명의 일 실시예에 따르면, 상기 액티브 영역 및 소자 분리막이 구분된 기판 상에 상기 액티브 영역의 일부를 노출하는 홀이 포함된 제1 몰드 패턴을 형성 한다.
상기 단결정 반도체 패턴을 형성하기 위하여, 상기 홀 내부에 비정질 실리콘을 포함하는 예비 실리콘막을 형성한다. 이 후, 상기 예비 실리콘막을 열처리하여 단결정 반도체 패턴을 형성한다.
상기 제1 몰드 패턴과 기판 사이에 절연막 패턴을 추가적으로 형성한다.
상기 제1 몰드 패턴은 희생막 및 상기 희생막과 식각 선택비를 갖는 물질로 이루어진 예비 마스크막을 적층하여 형성될 수 있다.
상기 마스크 패턴을 형성하는 방법으로, 먼저 상기 제1 몰드 패턴을 패터닝하여, 상기 단결정 반도체 패턴 상부 측벽과 접하면서 제2 방향으로 연장되는 라인 형상을 갖고, 희생막 패턴 및 마스크 패턴이 적층된 제2 몰드 패턴을 형성한다. 이 후, 상기 제2 몰드 패턴 내의 희생막 패턴을 제거한다.
본 발명의 일 실시예에 따르면, 상기 게이트를 형성하는 방법으로, 상기 마스크 패턴 아래에 노출된 단결정 반도체 패턴 측벽에 게이트 절연막을 형성한다. 상기 마스크 패턴 사이 및 상기 마스크 패턴 저면 아래의 갭을 매립하는 도전막을 형성한다. 다음에, 상기 도전막을 패터닝하여 상기 마스크 패턴 아래에 게이트 전극을 형성한다.
본 발명의 일 실시예에 따르면, 상기 게이트 및 마스크 패턴의 양측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 및 마스크 패턴 사이의 갭을 매립하면서 상기 단결정 반도체 패턴을 덮는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 내에 구비되고, 상기 단결정 반도체 패턴과 인접하도록 위치하고, 액티브 영역 및 소자 분리 영역의 기판 표면과 동시에 접하는 패드 콘택을 형성한다. 다음에, 상기 패드 콘택 및 제1 층간 절연막 상에 제2 층간 절연막을 형성한다.
상기 비트 라인 구조물을 형성하기 위한 공정으로, 먼저 상기 제2 층간 절연막을 관통하여 패드 콘택과 전기적으로 연결되는 다이렉트 콘택을 형성한다. 다음에, 상기 다이렉트 콘택과 연결되는 비트 라인을 형성한다.
상기 콘택 플러그를 형성하기 위한 공정으로, 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성한다. 상기 제3 층간 절연막 및 제2 층간 절연막을 관통하여 상기 단결정 반도체 패턴의 상부면을 노출하는 콘택홀을 형성한다. 다음에, 상기 콘택홀 내에 도전 물질을 채워넣어 콘택 플러그를 형성한다.
본 발명의 일 실시예에 따르면, 상기 콘택 플러그 상부면에 전하 저장 소자를 형성할 수 있다. 이와는 다른 실시예에 따르면, 상기 콘택 플러그 상부면에 배선을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트와 접하는 단결정 반도체 패턴 아래에는 게이트, 제1 및 제2 불순물 영역에 가해지는 전기적 조건에 따라 생성되는 전하 정공 쌍에 의해 문턱 전압을 변화시키는 채널 도핑 영역을 형성하는 단계를 더 포함할 수 있다.
상기한 제3 목적을 달성하기 위한 본 발명의 또 다른 견지에 따른 반도체 소자의 동작 방법으로, 기판 상에 배치되는 필러 형상의 단결정 반도체 패턴, 상기 단결정 반도체 패턴의 측벽을 감싸면서 연장되고, 상기 단결정 반도체 패턴의 상부 면보다 낮은 상부면을 갖는 게이트, 상기 단결정 반도체 패턴 아래의 기판에 위치하는 제1 불순물 영역 및 상기 단결정 반도체 패턴의 상부면 아래에 위치하는 제2 불순물 영역을 포함하는 수직형 반도체 소자에서, 상기 게이트, 제1 불순물 영역 및 제2 불순물 영역에 각각 제1 전압, 제2 전압 및 상기 제2 전압보다 낮은 제3 전압을 인가하여, 상기 게이트와 대향하는 반도체 패턴에 정공을 축적시켜 프로그래밍 데이터를 입력한다. 상기 게이트, 제1 불순물 영역 및 제2 불순물 영역에 각각 제4 전압, 상기 제4 전압과 반대 극성을 갖는 제5 전압 및 제6 전압을 인가하여, 상기 게이트와 대향하는 반도체 패턴에 정공을 소거시켜 소거 데이터를 입력한다. 상기 게이트, 제1 불순물 영역에 각각 제7 내지 제8 전압을 인가하여, 저장된 데이터를 읽는다.
설명한 것과 같이 본 발명의 수직형 반도체 소자는 동작 특성이 우수하다. 특히, 필러형 단결정 반도체 패턴의 결정 결함이 거의 없어서 단결정 반도체 패턴의 채널 영역에 데이터를 저장할 수 있다. 때문에, 별도의 전하 저장 구조물을 포함하지 않고도 데이터 입출력이 가능하여 소자의 집적도를 높힐 수 있다. 더구나, 단결정 반도체 패턴의 상부면에는 마스크 패턴이 구비되지 않으므로 제2 불순물 영역을 형성하기에 용이하며 공정 불량이 감소된다. 따라서, 본 발명의 수직형 트랜지스터를 포함하는 어레이 구조의 반도체 메모리 소자를 용이하게 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정하는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 수직형 필러 트랜지스터를 포함하는 디램 소자를 나타내는 단면도이다. 도 2는 도 1에 도시된 디램 소자의 사시도이다.
도 1을 참조하면, 액티브 영역 및 소자 분리 영역이 구분되는 기판(100)이 구비된다. 상기 기판(100)은 단결정 반도체 물질로 이루어진다. 예를들어, 상기 기판(100)은 단결정 실리콘으로 이루어진다. 상기 소자 분리 영역의 기판에는 트렌치가 생성되어 있고, 상기 트렌치 내부에는 소자 분리막 패턴(102)이 채워져 있다.
상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 형상을 가지며, 서로 번갈아가며 반복 배치된다.
상기 액티브 영역의 기판(100) 상에는 필러 형상의 단결정 반도체 패턴(118)이 구비된다. 상기 단결정 반도체 패턴(118)은 단결정 실리콘으로 이루어질 수 있다. 또한, 상기 단결정 반도체 패턴(118)은 레이저 에피 성장 공정(LEG) 또는 선택적 에피 성장 공정(SEG)을 통해 형성될 수 있다. 보다 바람직하게, 상기 단결정 반도체 패턴(118)은 결정 결함이 작은 레이저 에피 성장 공정을 통해 형성될 수 있다.
상기 단결정 반도체 패턴(118)의 측벽을 감싸면서 연장되는 라인 형상의 게이트가 구비된다. 상기 게이트는 상기 단결정 반도체 패턴(118) 측벽 표면에 형성된 게이트 절연막(120) 및 상기 게이트 절연막(120) 표면을 덮는 게이트 전극(122a)을 포함한다. 상기 게이트는 상기 단결정 반도체 패턴(118)의 상부면보다 낮은 상부면을 갖는다.
여기서, 상기 게이트 절연막(120)은 상기 단결정 반도체 패턴(118)의 측벽 표면을 열산화시켜 형성되는 실리콘 산화물로 이루어질 수 있다. 상기 게이트 전극(122a)과 단결정 반도체 패턴(118)이 서로 겹쳐지는 부위에서, 상기 게이트 전극(122a)은 상기 단결정 반도체 패턴(118)의 측벽을 둘러싸는 게이트 올 어라운드(gate all-around) 구조를 갖는다.
상기 게이트 전극(122a)은 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 즉, 상기 게이트 전극(122a)은 상기 액티브 영역을 가로지르는 방향으로 연장된다. 상기 게이트 전극(122a)과 서로 마주하는 부위의 단결정 반도체 패턴(118)에는 채널 불순물이 도핑되어 있을 수 있다.
상기 게이트 전극(122a) 상부면에 적층되고, 상기 단결정 반도체 패턴(118)과 동일한 평면상에 상부면이 위치하는 제1 하드 마스크 패턴(110a)이 구비된다. 상기 제1 하드 마스크 패턴(110a)은 상기 게이트 전극(122a)의 상부면을 덮는 형상을 갖는다. 상기 제1 하드 마스크 패턴(110a)은 실리콘 질화물로 이루어질 수 있다.
상기 기판(100) 및 상기 게이트 전극(122a) 저면 사이에는 절연막 패턴(106a)이 구비된다. 상기 절연막 패턴(106a)은 상기 게이트 전극(122a)과 상기 기판(100)이 서로 전기적으로 절연되도록 하기 위하여 구비된다. 상기 절연막 패턴(106a)은 실리콘 질화물로 이루어질 수 있다.
상기 게이트 전극(122a)들의 양측벽에는 스페이서(126)가 구비된다. 또한, 상기 스페이서(126) 사이의 갭 부위에는 제1 층간 절연막(128)이 구비된다.
상기 단결정 반도체 패턴(118) 아래의 액티브 영역에는 제1 불순물 영역(104)이 구비된다. 또한, 상기 단결정 반도체 패턴(118)의 상부면 아래에는 제2 불순물 영역(124)이 구비된다. 상기 제1 및 제2 불순물 영역(104, 124)은 트랜지스터의 소오스 및 드레인 영역으로 사용된다.
상기 수직형 트랜지스터는 상기 단결정 반도체 패턴(118)이 채널 영역이 된다. 또한, 상기 채널 영역은 게이트 전극(122a)에 의해 둘러싸여 있으므로 플로팅 바디(floating body)의 형태가 된다. 상기 플로팅 바디 형태의 채널 영역 부위는 데이터 저장 영역으로 제공될 수 있다. 즉, 상기 채널 영역에 정공들을 축적시키거나 정공들을 소거시킴으로써 상기 수직형 트랜지스터의 문턱 전압을 변화시켜 데이 터를 저장할 수 있다.
상기 제1 불순물 영역(104)으로 전기적 신호를 인가하기 위한 패드 콘택이 구비된다. 상기 패드 콘택은 상기 제1 층간 절연막을 관통하며, 상기 제1 불순물 영역(104) 및 이와 인접하는 소자 분리막 패턴(102)의 표면을 동시에 접하는 형상을 갖는다. 상기 패드 콘택(132)은 상기 스페이서에 의해 셀프 얼라인되어 형성된 것이다.
상기 패드 콘택(132) 및 제1 하드 마스크 패턴(110a)을 덮는 제2 층간 절연막(134)이 구비된다. 상기 제2 층간 절연막(134)에는 상기 패드 콘택(132)의 일부분과 접하는 다이렉트 콘택(138)이 구비된다. 즉, 상기 다이렉트 콘택(138)은 상기 패드 콘택(132)의 상부면 전체를 덮지 않고 상기 패드 콘택(132)의 상부면 일부와 접하도록 상기 패드 콘택(132) 상부면으로부터 상기 제2 방향으로 좌 또는 우로 이동 배치된다.
상기 다이렉트 콘택(138)을 통해 상기 패드 콘택(132)과 전기적으로 연결되고, 상기 제1 방향으로 연장되는 비트 라인(140)이 구비된다. 상기 비트 라인(140)은 상기 패드 콘택(132)의 상부면 전체를 덮지 않고 상기 패드 콘택(132)의 상부면 일부와 접하도록 배치될 수도 있다.
상기 비트 라인(140)의 상부면에는 제2 하드 마스크 패턴(142)이 구비되고, 상기 비트 라인(140)의 측벽에는 제2 스페이서(144)가 구비될 수 있다.
상기 비트 라인(140)들 사이의 갭을 채우면서 상기 비트 라인(140)을 덮는 제3 층간 절연막(146)이 구비된다.
상기 제3 및 제2 층간 절연막(146, 134)을 관통하여 상기 단결정 반도체 패턴(118)의 상부면과 접속하는 콘택 플러그(148)가 구비된다. 상기 콘택 플러그(148)는 상기 비트 라인(140)들 사이 부위에 위치하게 된다. 이 때, 상기 콘택 플러그(148)는 비트 라인(140)과 절연되면서 상기 단결정 반도체 패턴(118) 상부면과 접하게 된다. 즉, 상기 콘택 플러그(148)는 상기 제2 불순물 영역(124)과 전기적으로 연결된다.
상기 콘택 플러그(148)는 금속 물질로 이루어질 수 있다. 이와는 달리, 상기 콘택 플러그(148)는 폴리실리콘으로 이루어질 수도 있다.
상기 콘택 플러그(148) 상에는 상기 제2 불순물 영역(124)으로 전기적 신호를 입출력하기 위한 배선(150)이 구비된다. 상기 배선(150)은 저저항을 갖는 금속 물질로 이루어질 수 있다. 상기 배선(150)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
본 실시예에 따른 디램 소자는 결함이 거의 없는 단결정 반도체에 형성된 수직형 필러 트랜지스터를 포함한다. 때문에, 상기 수직형 필러 트랜지스터를 사용함으로써, 상기 디램 소자는 높은 집적도를 가지면서 우수한 전기적 특성을 갖게된다.
상기 디램 소자에서 사진 공정에 의해 형성되는 각 패턴들의 라인 및 스페이스(line and space)가 임계 선폭(F)을 갖는다면, 단위 셀은 4F2 의 면적 내에 형성될 수 있다.
또한, 상기 수직형 필러 트랜지스터의 채널 영역에 데이터가 저장되도록 함으로써, 상기 디램 소자의 각 셀내에 별도의 커패시터가 구비되지 않는다. 즉, 상기 채널 영역을 전하 저장 영역으로 사용하며, 충격 이온화 또는 에벌런치에 의해 상기 채널 영역에 홀을 주입시킬 수 있다.
따라서, 상기 커패시터를 형성하기 위한 공정이 생략되어 생산성을 높힐 수 있다.
이하에서는 도 1 및 도 2에 도시된 디램 소자의 동작 방법을 간단하게 설명한다.
먼저 디램 소자에 데이터를 기록하는 방법에 대해 설명한다. 우선, 프로그래밍 데이터를 입력하기 위하여, 상기 게이트, 제1 불순물 영역 및 제2 불순물 영역에 각각 제1 전압, 제2 전압 및 상기 제2 전압보다 낮은 제3 전압을 인가하여, 상기 게이트와 대향하는 반도체 패턴에 정공을 축적시킨다. 상기와 같이 반도체 패턴에 정공이 축적되면 문턱 전압이 낮아지게 된다.
또한, 소거 데이터를 입력하기 위하여, 상기 게이트, 제1 불순물 영역 및 제2 불순물 영역에 각각 제4 전압, 상기 제4 전압과 반대 극성을 갖는 제5 전압 및 제6 전압을 인가하여, 상기 게이트와 대향하는 반도체 패턴에 정공을 소거시킨다. 상기와 같이 반도체 패턴에 정공이 소거되면 문턱 전압이 상승하게 된다.
상기 게이트, 제1 불순물 영역에 각각 제7 내지 제8 전압을 인가하여, 저장된 데이터를 읽어낸다.
도 3 내지 도 20은 본 발명의 실시예 1에 따른 수직형 필러 트랜지스터를 포함하는 디램 소자의 제조 방법을 나타내는 단면도이다. 도 3 내지 도 7, 도 16, 도 18 및 20의 각 단면도는 액티브 영역의 연장 방향인 제1 방향으로 절단한 것이고, 도 8 내지 도 15, 도 17 및 19의 각 단면도는 상기 제1 방향과 수직한 제2 방향으로 절단한 단면도이다.
도 21 내지 도 23은 본 발명의 실시예 1에 따른 디램 소자의 제조 방법을 설명하기 위한 평면도이다.
또한, 도 24 내지 도 27은 본 발명의 실시예 1에 따른 디램 소자의 제조 방법을 설명하기 위한 사시도이다.
도 3 및 도 21을 참조하면, 단결정 반도체로 이루어지는 기판(100)을 마련한다. 상기 기판(100)은 단결정 실리콘으로 이루어질 수 있다.
상기 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행함으로써 소자 분리 영역에 소자 분리막 패턴(102)을 형성한다. 구체적으로, 상기 기판(100)의 일부 영역을 식각하여 제1 방향으로 연장되는 트렌치들을 반복하여 형성하고, 상기 트렌치들 내부에 절연막을 채워넣음으로써 소자 분리막 패턴(102)을 형성한다.
상기 소자 분리막 패턴(102)을 형성함으로써, 상기 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다. 이 때, 도 21에 도시된 것과 같이, 상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 가지고, 서로 번갈아가며 배치된다.
상기 소자 분리막 패턴(102)이 형성된 기판(100) 상에 불순물을 이온 주입함 으로써 제1 불순물 영역(104)을 형성한다. 본 실시예에서는 N형의 불순물을 이온 주입시켜 상기 제1 불순물 영역(104)을 형성한다.
다른 실시예로, 상기 제1 불순물 영역(104)을 형성하기 이온 주입공정은 상기 소자 분리막 패턴(102)을 형성하기 이 전에 기판(100) 전면에 대해 수행할 수도 있다. 이 경우에는, 상기 소자 분리막 패턴(102)을 형성하는 공정에서 소자 분리 영역의 불순물이 제거되어 상기 액티브 영역에 제1 불순물 영역이 형성된다.
도 4를 참조하면, 상기 기판(100) 상에 절연막(106), 제1 희생막(108), 제1 하드 마스크막(110) 및 제2 희생막(112)을 순차적으로 형성한다. 상기 제1 희생막(108)은 상기 제1 하드 마스크막(110) 및 절연막(106)에 대하여 식각 선택비를 갖는 물질로 형성되어야 한다. 구체적으로, 상기 제1 희생막(108)을 제거하는 공정에서 상기 제1 하드 마스크막(110) 및 절연막(106)은 제거되지 않고 남아있어야 한다. 그러므로, 상기 제1 하드 마스크막(110) 및 절연막(106)은 동일한 물질로 이루어질 수 있다.
구체적으로, 상기 절연막(106) 및 제1 하드 마스크막(110)은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 제1 및 제2 희생막(108, 112)은 실리콘 산화물을 증착시켜 형성할 수 있다. 보다 구체적으로, 상기 제1 및 제2 희생막(108, 112)은 고밀도 플라즈마 화학기상증착 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 제1 희생막(108)은 후속의 식각 공정을 통해 상기 게이트 전극 형성 영역을 정의한다. 그러므로, 상기 제1 희생막(108)은 형성하고자하는 게이트 전극의 두께와 동일한 두께로 형성되는 것이 바람직하다.
상기 제1 하드 마스크막(110)은 형성하고자 하는 단결정 반도체 패턴의 높이를 결정한다. 또한, 상기 제1 하드 마스크막(110)은 수직형 필러 트랜지스터의 제2 불순물 영역의 폭을 결정한다. 그러므로, 상기 제1 하드 마스크막(110)의 높이를 조절함으로써, 단결정 반도체 패턴의 높이 및 상부의 불순물 영역의 폭을 조절할 수 있다.
도 5를 참조하면, 상기 제2 희생막(112) 상에 포토레지스트막을 코팅하고 이를 패터닝함으로써 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 필러 형상의 단결정 반도체 패턴이 형성될 부위를 선택적으로 노출시키는 형상을 갖는다. 구체적으로, 상기 제1 포토레지스트 패턴의 노출 부위는 상기 액티브 영역의 기판(100)과 대향하면서 일정 간격을 두고 반복적으로 배치된다.
상기 제1 포토레지스트 패턴을 마스크로 사용하여 상기 제2 희생막(112), 제1 하드 마스크막(110), 제1 희생막(108) 및 절연막(106)을 순차적으로 식각함으로써 제1 개구부(114)를 형성한다. 상기 제1 개구부(114)는 콘택홀 형상을 갖는다.
상기 제1 개구부(114) 내부에 비정질 실리콘막(도시안됨)을 증착한다. 상기 비정질 실리콘막을 증착하는 공정은 저압 화학기상증착 공정을 통해 수행될 수 있다. 상기 비정질 실리콘막의 증착 공정에서 P형 불순물을 인시튜로 도핑시킬 수 있다. 상기 공정을 통해, 수직형 트랜지스터의 채널 영역에 불순물이 도핑된다.
상기 제2 희생막(112)의 상부면이 노출되도록 상기 비정질 실리콘막을 연마함으로써 예비 반도체 패턴(116)을 형성한다.
도 6을 참조하면, 상기 예비 반도체 패턴(116)을 열처리하여 단결정 실리콘으로 이루어지는 단결정 반도체 패턴(118)을 형성한다.
상기 단결정 반도체 패턴(118)을 형성하기 위한 공정은 레이저 에피택시 성장 공정(LEG) 또는 고체 상전이 에피택시(SPE) 공정을 통해 수행될 수 있다. 즉, 상기 열처리는 레이저를 이용하여 수행될 수도 있고, 퍼니스 등을 이용하여 수행될 수도 있다.
상기 레이저 에피택시 성장 공정 시에 열처리에 사용되는 레이저는 상기 예비 반도체 패턴을 완전히 용융시킬 수 있는 에너지 밀도를 갖는 것이 바람직하다.
보다 구체적으로, 상기 레이저 빔을 조사하여 상기 예비 반도체 패턴(116)을 녹임(melting)으로써 비정질 실리콘이 고상에서 액상으로 변화하는 것이다. 특히, 상기 예비 반도체 패턴(116)의 상부 표면으로부터 상기 제1 개구부(114) 저면에 위치하는 상기 기판(100)의 상부 표면까지 액상으로 변화하는 상변화가 일어난다. 이 때, 상기 레이저 빔은 실리콘의 녹는점인 약 1,410℃의 온도로 조사될 수 있다.
따라서, 액상으로 변화된 예비 반도체 패턴(116)에 상기 기판(100)의 결정 구조인 단결정이 시드(seed)로 작용하고, 그 결과 상기 예비 반도체 패턴(116)의 결정 구조가 단결정으로 변환된다. 또한, 상기 레이저 빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저 빔이 조사될 수 있도록 하기 위함이다.
그리고, 상기 레이저 빔을 조사할 때 상기 기판(100)을 가열하는 것이 바람 직하다. 이와 같이, 상기 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 상기 예비 반도체 패턴(116)을 상변화시킬 때 상기 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 상기 레이저 빔을 조사할 때 상기 기판(100)을 약 400℃로 가열한다.
이와 같이, 상기 예비 반도체 패턴(116)에 레이저 빔을 조사하여 결정 구조를 단결정 실리콘으로 변환시킴으로써 단결정 반도체 패턴(118)이 형성된다. 상기 단결정 반도체 패턴(118)은 상기 예비 반도체 패턴(116)에 비해 다소 수축(shrink)되어 높이가 다소 낮아지게 된다.
도 7을 참조하면, 상기 제1 하드 마스크막(110)이 노출되도록 상기 단결정 반도체 패턴(118) 및 제2 희생막(112)을 연마한다. 상기 연마 공정에 의해 상기 제2 희생막(112)은 완전하게 제거된다. 또한, 상기 단결정 반도체 패턴(118)의 상부면은 상기 제1 하드 마스크막(110)의 상부면과 동일한 평면 상에 위치하게 된다.
도시되지는 않았지만, 일 실시예로, 상기 단결정 반도체 패턴(118)을 형성한 후 노출된 단결정 반도체 패턴(118) 상부면에 불순물을 이온 주입하여 제2 불순물 영역을 형성할 수 있다. 이와는 달리, 상기 제2 불순물 영역 형성 공정은 이 후의 공정에서 수행될 수도 있다.
또한, 상기 제2 불순물 영역을 형성한 후에, 상기 단결정 반도체 패턴(118) 및 제1 하드 마스크막(110) 상에 보호막을 형성하는 공정이 더 수행될 수 있다.
도 22는 도 3 내지 도 7을 참조로 설명한 공정들을 수행한 구조물의 평면도이다.
도 22에 도시된 것과 같이, 상기 단결정 반도체 패턴(118)은 고립된 형상으로 규칙적으로 배치된다. 또한, 상기 제1 하드 마스크막(110) 및 상기 단결정 반도체 패턴(118)의 상부면은 서로 평탄하다.
도 8 내지 도 15는 도 1 내지 도 7의 단면도의 절단 방향과 수직한 방향인 제2 방향으로 절단하였을 때의 단면도이다.
도 24는 도 8에 나타낸 구조물의 사시도이다.
도 8 및 도 24를 참조하면, 상기 제1 하드 마스크막(110) 및 단결정 반도체 패턴(118) 상에 포토레지스트막을 형성하고 이를 패터닝하여 라인 형상의 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제2 포토레지스트 패턴은 상기 단결정 반도체 패턴(118)을 덮는 형상을 갖는다.
상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막(110)을 이방성으로 식각한다. 계속하여, 도시된 것과 같이, 상기 식각된 제1 하드 마스크막(110) 아래의 제1 희생막(108)의 일부를 이방성으로 식각한다. 다른 실시예로, 상기 제1 희생막(108)을 이방성으로 식각하는 공정은 수행되지 않을 수도 있다.
상기 이방성 식각 공정을 수행하면, 상기 제2 방향으로 연장되는 라인 형상을 가지면서 상기 제2 방향으로 나란하게 배치되어 있는 단결정 반도체 패턴(118)의 측벽을 감싸는 제1 하드 마스크 패턴(110a)이 형성된다. 또한, 상기 제1 하드 마스크 패턴(110a) 아래에는 제1 희생막 패턴(108a)이 형성된다.
도 25는 도 9에 나타낸 구조물의 사시도이다.
도 9 및 도 25를 참조하면, 상기 제1 희생막 패턴(108a)을 등방성 식각 공정을 통해 모두 제거한다.
상기 제거 공정을 수행하면, 상기 단결정 반도체 패턴(118)의 상부 측벽을 감싸는 라인 형상의 제1 하드 마스크 패턴(110a)이 남아있게 된다. 그리고, 상기 제1 하드 마스크 패턴(110a) 아래 및 상기 제1 하드 마스크 패턴(110a) 사이에는 갭(119)이 생기게 된다. 즉, 상기 제1 하드 마스크 패턴(110a)은 하부막에 의해 지지되지 않으면서 상기 단결정 반도체 패턴(118)들을 감싸는 라인 형상을 갖게 된다. 따라서, 상기 제1 하드 마스크 패턴(110a) 아래에서 상기 단결정 반도체 패턴(118)의 측벽이 부분적으로 노출된다. 상기 단결정 반도체 패턴(118)의 노출된 측벽 부위에는 후속 공정을 통해 게이트가 형성된다.
도 10을 참조하면, 상기 단결정 반도체 패턴(118)의 노출된 측벽을 열산화시켜 게이트 절연막(120)을 형성한다. 즉, 상기 게이트 절연막(120)은 열산화 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 게이트 절연막(120)은 상기 단결정 반도체 패턴(118)의 측벽을 둘러싸는 링 형상을 갖는다.
상기 제1 하드 마스크 패턴(110a) 아래 및 상기 제1 하드 마스크 패턴(110a)들 사이의 갭 부위를 매립하도록 폴리실리막(도시안됨)을 증착한다. 상기 폴리실리콘막을 증착하는 공정을 수행할 때 N형 불순물을 인시튜로 도핑할 수 있다.
상기 폴리실리콘막을 증착한 후, 상기 제1 하드 마스크 패턴(110a)의 상부면이 노출되도록 상기 폴리실리콘막을 연마한다. 상기 연마 공정을 수행하면, 상기 제1 하드 마스크 패턴(110a)과 동일한 상부면을 갖는 폴리실리콘 패턴(122)이 형성된다. 또한, 상기 단결정 반도체 패턴(118)의 상부면이 노출된다.
상기 폴리실리콘막을 연마하는 공정에서는 상기 제1 하드 마스크 패턴(110a)을 연마 저지막 패턴으로 사용한다. 이와같이, 상기 제1 하드 마스크 패턴(110a)이 노출되었을 때 연마가 중지되므로, 상기 연마 공정 시에 상기 폴리실리콘막이 넓은 영역에 디싱(dishing) 현상이 발생되는 것을 방지할 수 있다.
이 후, 노출된 상기 단결정 반도체 패턴(118) 상부면으로 불순물을 이온 주입함으로써 제2 불순물 영역(124)을 형성한다. 상기 단결정 반도체 패턴(118)의 양측에는 폴리실리콘 패턴(122)이 구비되어 있으므로, 상기 단결정 반도체 패턴(118)의 상부면만이 외부에 노출되어 있다. 때문에, 상기 제2 불순물 영역(124)을 형성하는 공정에서 상기 제2 불순물 도핑 깊이를 조절하기가 쉽다.
이와는 달리, 상기에서도 설명한 것과 같이, 이 전 공정에서 상기 제2 불순물 영역(124)을 형성할 수도 있다.
도 26은 도 11에 나타낸 구조물의 사시도이다.
도 11 및 도 26을 참조하면, 상기 제1 하드 마스크 패턴(110a)을 식각 마스크로 사용하여 상기 폴리실리콘 패턴(122)을 식각함으로써 게이트 전극(122a)을 형성한다.
상기 식각 공정을 수행하기 이 전에, 상기 제1 하드 마스크 패턴(110a) 및 단결정 반도체 패턴(118)을 덮는 포토레지스트 패턴(도시안됨)을 형성하는 공정이 더 수행될 수도 있다. 상기 포토레지스트 패턴에 의해 상기 식각 공정을 수행할 때 상기 단결정 반도체 패턴(118)의 상부면이 보호될 수 있다.
상기 게이트 전극(122a)은 상기 단결정 반도체 패턴(118)의 측벽을 감싸면서 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기에서 설명한 공정들을 수행하면, 수직형 트랜지스터가 완성된다. 상기 수직형 트랜지스터에서 상기 단결정 반도체 패턴(118)은 채널 영역이 된다. 또한, 상기 채널 영역은 게이트 전극(122a)에 의해 완전히 둘러싸여 있으므로 플로팅 바디의 형태가 되며, 상기 채널 영역에서 데이터가 저장된다.
도 12를 참조하면, 상기 게이트 전극(122a), 제1 하드 마스크 패턴(110a)의 표면 및 상기 제1 하드 마스크 패턴(110a) 사이의 갭에 노출된 기판 표면 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 스페이서용 절연막을 이방성으로 식각함으로써 상기 게이트 전극(122a) 및 제1 하드 마스크 패턴(110a)의 양측벽에 스페이서(126)를 형성한다.
다음에, 상기 스페이서(126) 사이의 갭 부위를 매립하면서 상기 제1 하드 마스크 패턴(110a)을 덮는 제1 층간 절연막(128)을 형성한다. 상기 제1 층간 절연막(128)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 제1 층간 절연막(128)을 형성한 후, 상기 제1 층간 절연막(128)의 상부면을 평탄화시키기 위한 연마 공정을 더 수행할 수 있다.
도 23은 도 13에 나타낸 구조물의 평면도이다.
도 13 및 도 23을 참조하면, 상기 제1 층간 절연막(128)의 일부 영역을 이방 성으로 식각함으로써 상기 액티브 영역의 기판(100) 부위를 노출하는 콘택홀(130)을 형성한다. 상기 콘택홀(130)은 상기 단결정 반도체 패턴(130)과 인접하는 액티브 영역 및 소자 분리 영역을 동시에 노출하도록 형성된다. 상기 콘택홀(130)은 상기 스페이서(126)와 제1 층간 절연막(128)의 식각 선택비를 이용하는 셀프 얼라인 식각 공정을 통해 형성될 수 있다.
다음에, 상기 콘택홀(130) 내부를 채우도록 도전막(도시안됨)을 형성한다. 상기 도전막은 예를들어 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 또는, 상기 도전막은 금속을 포함하는 물질로 형성될 수 있다. 이 후, 상기 제1 층간 절연막(128)의 표면이 노출되도록 상기 도전막을 연마함으로써, 패드 콘택(132)을 형성한다.
상기 도 23에 도시된 것과 같이, 상기 패드 콘택(132)은 상기 단결정 반도체 패턴(118)과 대향하는 부위에서 상기 제2 방향으로 좌 또는 우로 이동하여 배치된다. 그러므로, 상기 패드 콘택(132)을 상기 액티브 영역에 정 얼라인되지 않고 상기 액티브 영역 및 소자 분리 영역과 동시에 접하게 된다.
도 14를 참조하면, 상기 패드 콘택(132) 및 상기 제1 하드 마스크 패턴(110a) 상에 제2 층간 절연막(134)을 형성한다. 상기 제2 층간 절연막(134)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 제2 층간 절연막(134)의 일부분을 식각하여 상기 패드 콘택(132)의 일부분을 노출하는 제2 콘택홀(136)을 형성한다. 구체적으로, 상기 제2 콘택홀(136)은 서로 대각선 방향에 위치하는 단결정 반도체 패턴(118) 사이에 배치된다. 또한, 상기 제2 콘택홀(136)은 상기 소자 분리 영역과 대향하도록 위치한다.
상기 제2 콘택홀(136) 내부에 도전막을 증착시킨 후 상기 제2 층간 절연막(134)이 노출되도록 연마함으로써 다이렉트 콘택(138)을 형성한다.
즉, 상기 패드 콘택(130)은 상기 단결정 반도체 패턴(118)과 대향하는 부위에서 제2 방향으로 좌 또는 우로 이동하여 배치되고, 상기 다이렉트 콘택은 상기 패드 콘택(130)과 대향하는 부위에서 상기 제2 방향으로 상기 단결정 반도체 패턴(118)과 더 멀어지도록 이동하여 배치된다. 때문에, 상기 다이렉트 콘택(138)의 상부면은 상기 단결정 반도체 패턴(118)들 사이에 반복적으로 배치될 수 있다.
도 15, 17 및 19는 각각 제1 방향으로 절단하였을 때의 단면도이고, 도16, 18 및 20은 각각 제2 방향으로 절단하였을 때의 단면도이다. 도 27은 도 15에 나타낸 구조물의 사시도이다.
도 15, 16 및 도 27을 참조하면, 상기 다이렉트 콘택(138) 상에 비트 라인용 도전막(도시안됨)을 형성한다. 상기 비트 라인용 도전막은 폴리실리콘, 금속, 금속 실리사이드를 증착시켜 형성할 수 있다. 이들은 단독으로 증착되거나 또는 2 이상을 적층시켜 형성할 수 있다.
상기 비트 라인용 도전막 상에 제2 하드 마스크 패턴(142)을 형성한다. 상기 제2 하드 마스크 패턴(142)은 실리콘 질화막을 증착하고 패터닝함으로써 형성할 수 있다. 상기 제2 하드 마스크 패턴(142)은 상기 다이렉트 콘택과 대향하면서 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 제2 하드 마스크 패턴(142)을 식각 마스크로 사용하여 상기 비트 라인 용 도전막을 이방성 식각함으로써 비트 라인(140)을 형성한다. 상기 비트 라인(140)은 상기 제1 방향으로 나란하게 배치되는 단결정 반도체 패턴(118)들 사이 위에 위치하게 된다.
상기 비트 라인(140), 제2 하드 마스크 패턴(142) 및 제2 층간 절연막(134) 표면에 스페이서용 절연막(도시안됨)을 형성한다. 이 후, 상기 스페이서용 절연막을 이방성으로 식각함으로써, 상기 비트 라인(140) 및 제2 하드 마스크 패턴(142) 양측에 제2 스페이서(144)를 형성한다. 상기 제2 스페이서(144)는 실리콘 질화물로 이루어질 수 있다.
도 17 및 18을 참조하면, 상기 비트 라인(140)들 사이의 갭을 매립하면서 상기 비트 라인(140)들을 덮는 제3 층간 절연막(146)을 형성한다. 상기 제3 층간 절연막(146)은 실리콘 산화물을 증착시켜 형성할 수 있다.
다음에, 상기 비트 라인(140)들 사이의 일부 영역의 제3, 제2 및 제1 층간 절연막(146, 134, 128)을 이방성으로 식각함으로써, 각각 단결정 반도체 패턴(118)의 상부면을 노출하는 콘택홀을 형성한다. 상기 이방성 식각 공정은 상기 제2 스페이서(144)와 상기 제3 층간 절연막(146)의 식각 선택비를 이용하는 셀프 얼라인 콘택 공정을 통해 수행될 수도 있다.
이 후, 상기 콘택홀 내부에 도전 물질을 채워넣고 상기 제3 층간 절연막(146)이 노출되도록 연마함으로써 콘택 플러그(148)를 형성한다. 상기 도전 물질은 금속 물질을 포함할 수 있다. 상기 도전 물질을 금속 물질로 사용함으로써 저항을 감소시킬 수 있다. 이와는 달리, 상기 콘택홀에 채워지는 도전 물질은 폴리실리 콘을 포함할 수 있다.
도 19 및 20을 참조하면, 상기 콘택 플러그(148) 상에 배선(150)을 형성한다. 상기 배선(150)은 금속 물질로 이루어질 수 있다. 즉, 상기 콘택 플러그(148) 상에 금속막을 형성하고, 상기 금속막을 패터닝함으로써 상기 배선(150)을 형성할 수 있다. 상기 배선(150)은 상기 콘택 플러그(148)로 전기적 신호를 인가하도록 제2 방향으로 연장되는 라인 형상을 갖는다.
설명한 것과 같이, 상기 설명한 공정을 통해 형성되는 디램 소자는 커패시터가 구비되지 않는다. 즉, 플로팅 바디 효과를 이용하여 필러형의 단결정 반도체 패턴 내에 홀을 집어넣거나 또는 소거시켜 데이터를 저장한다. 때문에, 상기 커패시터를 형성하기 위한 복잡한 공정들을 수행하지 않아도 되어 소자의 제조 공정이 매우 간단하다.
또한, 게이트 전극으로 사용되는 폴리실리콘막을 연마하는 공정에서 상기 제1 하드 마스크 패턴을 연마 저지막으로 사용함으로써 상기 폴리실리콘막의 디싱 현상을 감소시킬 수 있다.
또한, 상기 디램 소자에 포함되는 콘택홀들을 형성할 때 셀프 얼라인 콘택 공정을 사용하므로 정확한 영역에 콘택들을 형성할 수 있다.
실시예 2
도 28은 본 발명의 실시예 2에 따른 수직형 필러 트랜지스터를 포함하는 디램 소자를 나타낸다.
본 실시예에 따른 디램 소자는 실시예 1의 디램 소자와 수직형 필러 트랜지스터와 비트 라인 및 콘택 플러그의 구성이 동일하다. 다만, 실시예 1의 디램 소자와는 달리, 상기 콘택 플러그의 상부면에는 커패시터(208)가 구비된다.
상기 커패시터(208)는 하부전극(202), 유전막(204), 상부전극(206)을 포함한다. 상기 하부 전극(202) 및 상부 전극(206)은 금속을 포함할 수 있다. 또는, 상기 하부 전극(202) 및 상부 전극(206)은 폴리실리콘을 포함할 수 있다.
도시된 것과 같이, 상기 하부 전극(202)이 실린더 형상을 가질 수 있다. 이 경우, 상기 유전막(204)이 하부 전극(202)과 접촉하는 면적이 넓어지게 되어 높은 정전용량을 갖게된다.
도시되지는 않았지만, 상기 하부 전극(202)은 상부면이 평탄한 고립된 패턴 형상을 가질 수도 있다. 그러나, 이 경우에는 상기 유전막(204)이 하부 전극(202)의 상부면에만 접촉하게 되어 정전 용량이 높지 않다.
이하에서는, 도 28에 도시된 디램 소자의 제조 방법을 설명한다.
본 실시예의 디램 소자는 상기 실시예 1의 디램 소자를 형성하기 위한 각 단계들을 수행한 이 후에 콘택 플러그와 접촉하는 커패시터를 형성함으로써 제조될 수 있다.
구체적으로, 도3 내지 도 17을 참조로 설명한 것과 동일한 공정들을 수행함으로써 도 16 및 17에 도시된 것과 같은 구조를 형성한다. 이 후, 실린더형의 커패시터를 형성하기 위한 공정들을 수행한다. 이하에서, 상기 실린더형 커패시터를 형 성하기 위한 공정을 간단히 설명한다.
상기 제3 층간 절연막(146) 및 콘택 플러그(148)를 덮는 식각 저지막을 형성한다. 상기 식각 저지막은 실리콘 질화물을 화학기상 증착법을 통해 증착시켜 형성할 수 있다.
상기 식각 저지막 상에 몰드막을 형성한다. 상기 몰드막은 상기 식각 저지막과 식각 선택비를 갖는 물질로 형성될 수 있다. 구체적으로, 상기 몰드막은 실리콘 산화물을 증착시켜 형성할 수 있다.
사진 식각 공정을 통해, 상기 몰드막의 일부분을 식각하고, 계속하여 상기 식각 저지막을 식각함으로써 상기 콘택 플러그의 상부면을 노출하는 개구부들을 형성한다. 상기 개구부들은 콘택홀 형상을 갖는다.
상기 개구부의 프로파일을 따라 하부 전극막을 형성한다. 상기 하부 전극막은 폴리실리콘으로 형성될 수 있다. 그러나, 이와는 달리, 상기 하부 전극막은 금속을 포함하는 물질로 형성될 수 있다. 예를들어, 상기 하부 전극막은 티타늄 질화물, 티타늄, 탄탈륨 질화물, 탄탈륨과 같은 물질을 사용하여 형성할 수 있다.
상기 하부 전극막이 형성되어 있는 개구부 내부에는 희생막을 형성한다. 상기 희생막은 몰드막과 동일한 물질로 이루어질 수도 있고, 포토레지스트와 같은 유기물로 이루어질 수도 있다.
상기 몰드막의 상부면이 노출되도록 상기 희생막 및 하부 전극막을 연마한다. 상기와 같이, 몰드막 상에 위치하는 하부 전극막이 연마에 의해 제거됨으로써 실린더 형상을 갖는 하부 전극(202)이 형성된다.
이 후, 상기 몰드막 및 희생막을 제거하여 하부 전극(202)의 표면을 노출시킨다. 상기 몰드막 및 희생막은 식각액을 이용하는 습식 식각을 통해 제거될 수 있다. 상기 희생막이 상기 몰드막과 동일하게 실리콘 산화물로 이루어진 경우, 상기 몰드막과 희생막은 LAL 용액, SC1(standard clean 1) 용액 또는 약 100:1 내지 400:1로 희석된 불산 수용액을 이용하여 제거될 수 있다. 상기 LAL 용액은 불화암모늄과 불산 및 물의 혼합액이며, SC1 용액은 수산화암모늄, 과산화수소 및 물의 혼합액으로 이들은 반도체 제조 공정에서 널리 사용되는 세정액이다.
상기 하부 전극(202) 상에 유전막(204) 및 상부 전극(206)을 형성한다.
다른 실시예로, 도시되지는 않았지만, 상기 커패시터는 하부전극, 유전막 및 상부 전극이 각각 평탄한 상부면을 가지면서 적층된 형상을 가질 수 있다. 이와같은 스택형의 커패시터는 하부 전극막, 유전막 및 상부 전극막을 적층한 후 순차적으로 패터닝함으로써 간단하게 제조될 수 있다.
실시예 3
도 29는 본 발명의 실시예 3에 따른 수직형 필러 트랜지스터를 포함하는 메모리 소자를 나타낸다.
이하에서 설명하는 메모리 소자는 실시예 1의 디램 소자와 수직형 필러 트랜지스터와 비트 라인 및 콘택 플러그의 구성이 동일하다. 다만, 실시예 1의 디램 소자와는 달리, 상기 콘택 플러그의 상부면에는 상변화 구조물이 구비된다.
상기 상변화 구조물(254)은 상변화막 패턴(250), 상부 전극(252)이 적층된 구조를 갖는다. 상기 상부 전극(252)은 금속을 포함할 수 있다. 예를들어, 상기 상부 전극(252)은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물을 포함할 수 있다. 이들은 단독 또는 2 이상이 혼합되어 사용될 수 있다.
또한, 상기 상변화막 패턴(250)은 칼코겐 화합물을 포함한다. 즉, 상변화막 패턴은 게르마늄, 안티몬 및 텔루르를 포함한다. 여기서, 상기 콘택 플러그는 하부 전극으로써 제공된다.
상기 상부 전극(252) 상에는 마스크 패턴(도시안됨)이 구비된다.
상기 하부 전극으로 제공되는 콘택 플러그(148)와 상부 전극(252) 사이에서 발생하는 전압차에 의에서 상변화막 패턴(250)에 소정양의 전류가 공급될 경우, 상변화막 패턴의 상(phase)이 저항이 상대적으로 낮은 단결정 상태에서 저항이 상대적으로 높은 비정질 상태로 변화된다. 또한 상변화막 패턴(250)에 공급되는 전류가 줄거나 제거될 경우, 상변화막 패턴(250)의 상은 비정질 상태에서 단결정 상태로 변화한다. 이와같이, 상변화막 패턴(250)의 상이 변하기 때문에, 하부 전극, 상변화막 패턴(250) 및 상부 전극(252)을 포함하는 상변화 구조물은 스위칭 기능을 가질 수 있다.
도 29에 도시된 상기 메모리 소자는 실시예 1의 디램 소자를 형성하기 위한 각 단계들을 수행한 이 후에 콘택 플러그와 접촉하는 상변화 구조물을 형성함으로써 제조될 수 있다.
구체적으로, 도 3 내지 도 17을 참조로 설명한 것과 동일한 공정들을 수행함으로써 도 16 및 17에 도시된 것과 같은 구조를 형성한다. 다음에, 상변화 구조물을 형성하기 위한 공정들을 수행한다. 이하에서, 상기 상변화 구조물을 형성하기 위한 공정을 간단히 설명하고자 한다.
상기 콘택 플러그(148) 및 제3 층간 절연막(146)을 덮는 상변화막을 형성한다. 상기 상변화막은 칼코겐화물(calcogenide)을 포함한다. 칼코겐 화물은 게르마늄(Ge : germanium), 안티몬(Sb : antimony) 및 텔루르(Te : tellurium)를 포함할 수 있다.
상기 상변화막 상에 상부 전극막을 형성한다. 상기 상부 전극막은 금속을 포함할 수 있다. 예를들어, 상기 상부 전극막은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 또는 이들의 혼합물을 사용하여 형성될 수 있다.
상기 상부 전극막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴은 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있다.
상기 마스크 패턴을 사용하여 상기 상부 전극막 및 상변화막을 식각함으로써 상기 콘택 플러그(148)와 각각 접촉하는 고립된 형상의 상변화막 패턴(250) 및 상부 전극(252)을 형성한다.
상기 설명한 것과 다른 실시예의 메모리 소자로, 도시하지는 않았지만, 실시예 1의 상기 콘택 플러그의 상부면에 자기 구조물이 구비될 수도 있다. 상기 자기 구조물은 마그네트로레지스티브 터널 정션(MJT)구조를 포함한다. 즉, 상기 자기 구조물은 제1 강자성층, 터널링 베리어층 및 제2 강자성층으로 이루어지는 터널 접합을 포함한다. 따라서, 상기 자기 구조물에 데이터를 저장할 수 있다.
도 30은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기에서 설명한 것과 같은 기계적 스위치를 포함하는 셀을 갖는 디램 소자일 수 있다. 즉, 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 디램 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 디램 소자에 데이터를 콘트롤할 수 있다.
도 31은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 호스트 시스템(7000)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 32는 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디어 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(630)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
도 33은 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스 널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 도 33에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
상기 설명한 것과 같이, 본 발명의 수직형 트랜지스터는 다양한 메모리 소자의 선택 트랜지스터로써 사용될 수 있다. 또한, 본 발명의 수직형 트랜지스터는 채널 영역에 전하를 주입하거나 빼냄으로써 데이터를 저장할 수 있어 메모리 셀로 기능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 필러 트랜지스터를 포함하는 디램 소자를 나타내는 단면도이다.
도 2는 도 1에 도시된 디램 소자의 사시도이다.
도 3 내지 도 20은 본 발명의 실시예 1에 따른 수직형 필러 트랜지스터를 포함하는 디램 소자의 제조 방법을 나타내는 단면도이다.
도 21 내지 도 23은 본 발명의 실시예 1에 따른 디램 소자의 제조 방법을 설명하기 위한 평면도이다.
도 24 내지 도 27은 본 발명의 실시예 1에 따른 디램 소자의 제조 방법을 설명하기 위한 사시도이다.
도 28은 본 발명의 실시예 2에 따른 수직형 필러 트랜지스터를 포함하는 디램 소자를 나타낸다.
도 29는 본 발명의 실시예 3에 따른 수직형 필러 트랜지스터를 포함하는 메모리 소자를 나타낸다.
도 30 내지 도 33은 본 발명의 다른 실시예들을 도시한 것이다.

Claims (34)

  1. 삭제
  2. 삭제
  3. 액티브 영역 및 소자 분리 영역이 구분되는 기판;
    상기 기판의 액티브 영역 상에 배치되는 필러 형상의 단결정 반도체 패턴;
    상기 단결정 반도체 패턴의 측벽을 감싸고, 상기 단결정 반도체 패턴의 상부면보다 낮은 상부면을 갖는 라인 형상의 게이트;
    상기 게이트 상부면에 적층되고, 상기 단결정 반도체 패턴의 상부면과 동일한 평면에 위치하는 상부면을 갖는 마스크 패턴;
    상기 게이트 및 마스크 패턴 측벽에 구비되는 스페이서;
    상기 단결정 반도체 패턴 아래의 액티브 영역에 위치하는 제1 불순물 영역;
    상기 단결정 반도체 패턴의 상부면 아래에 위치하는 제2 불순물 영역;
    상기 제1 불순물 영역과 전기적으로 연결되고, 상기 게이트의 상부면보다 높은 상부면을 갖고 제1 층간 절연막 내에 구비되는 패드 콘택 및 상기 패드 콘택과 접촉하는 비트 라인을 포함하고, 상기 패드 콘택은 상기 스페이서에 자기 정렬된 형상을 갖는 비트 라인 배선;
    상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그를 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  4. 제3항에 있어서, 상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 수직형 반도체 소자.
  5. 제4항에 있어서, 상기 게이트는 상기 제1 방향과 수직한 제2 방향으로 연장되는 것을 특징으로 하는 수직형 반도체 소자.
  6. 삭제
  7. 제3항에 있어서,
    상기 제1 층간 절연막은 게이트 및 마스크 패턴 사이의 갭을 매립하면서 상기 단결정 반도체 패턴을 덮고,
    상기 패드 콘택은 상기 단결정 반도체 패턴과 인접하도록 위치하고, 액티브 영역 및 소자 분리 영역의 기판 표면과 동시에 접하고,
    상기 패드 콘택 및 제1 층간 절연막을 덮는 제2 층간 절연막을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  8. 제7항에 있어서, 상기 비트 라인 배선은,
    상기 제2 층간 절연막을 관통하여 상기 패드 콘택 및 비트 라인 사이에 구비되는 다이렉트 콘택을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제3항에 있어서, 상기 콘택 플러그 상부면에 데이터 저장 구조물이 구비되는 것을 특징으로 하는 수직형 반도체 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 기판에 제1 불순물 영역을 형성하는 단계;
    상기 기판 상에 단결정 반도체 패턴을 형성하는 단계;
    상기 단결정 반도체 패턴 상부 측벽과 접하고, 상기 단결정 반도체 패턴과 동일한 상부면을 갖는 마스크 패턴을 형성하는 단계;
    상기 단결정 반도체 패턴의 측벽을 감싸고, 상부면이 상기 마스크 패턴 저면과 접하도록 위치하는 라인 형상의 게이트를 형성하는 단계;
    상기 게이트 및 마스크 패턴 측벽에 스페이서를 형성하는 단계;
    상기 단결정 반도체 패턴의 상부면 아래에 제2 불순물 영역을 형성하는 단계;
    상기 제1 불순물 영역과 전기적으로 연결되고, 상기 게이트의 상부면보다 높은 상부면을 갖고 제1 층간 절연막 내에 구비되는 패드 콘택 및 상기 패드 콘택과 접촉하는 비트 라인을 포함하고, 상기 패드 콘택은 상기 스페이서에 자기 정렬되는 비트 라인 배선을 형성하는 단계; 및
    상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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