CN114725106A - 半导体结构及半导体结构的制备方法、存储器 - Google Patents

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Abstract

本公开实施例涉及一种半导体结构及半导体结构的制备方法、存储器，半导体结构包括：基底；在基底上阵列排布的多个半导体柱组，每个半导体柱组包括相互分立的多个半导体柱，且每个半导体柱具有沟道区以及位于沟道区相对两侧的源漏区；多条位线，每条位线在第一方向上延伸，且与沿第一方向排列的一行半导体柱组的各个半导体柱组中的多个半导体柱的底部源漏区电连接；以及多条字线，每条字线在第二方向延伸，且将沿第二方向排列的一列半导体柱组的各个半导体柱组中的每一沟道区对应的半导体柱侧面包围在内该半导体结构的每个半导体柱组可对应于一个晶体管，由于每个半导体柱组包括相互分立的多个半导体柱，有利于提高该晶体管中沟道的导通能力。

Description

半导体结构及半导体结构的制备方法、存储器
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制备方法、存储器。
背景技术
存储器是一种常见的半导体结构，随着半导体结构尺寸的连续缩小，使得芯片上可以并入更多数量的存储器，从而有助于产品容量的增加。在半导体结构内部有许多微小的导电结构单元，比如，栅极以及源漏极等，其中，栅极用于形成源极以及漏极之间的导电沟道，以控制源极以及漏极的导通。随着半导体结构尺寸的缩小，优化半导体结构中导电结构单元的性能变得越来越重要。
然而，目前的半导体结构中，存在沟道的导通能力不佳的问题。
发明内容
本公开实施例提供一种半导体结构及半导体结构的制备方法、存储器，至少有利于改善半导体结构中每一晶体管的沟道的导通能力。
本公开实施例提供一种半导体结构，包括：基底；在基底上阵列排布的多个半导体柱组，每个半导体柱组包括相互分立的多个半导体柱，且每个半导体柱具有沟道区以及位于沟道区相对两侧的源漏区；多条位线，每条位线在第一方向上延伸，且与沿第一方向排列的一行半导体柱组的各个半导体柱组中的多个半导体柱的底部源漏区电连接；以及多条字线，每条字线在第二方向延伸，且将沿第二方向排列的一列半导体柱组的各个半导体柱组中的每一沟道区对应的半导体柱侧面包围在内。
在一些实施例中，相邻的半导体柱组之间的间距大于每个半导体柱组中的相邻的半导体柱之间的间距。
在一些实施例中，在各个半导体柱组中，多个半导体柱的排布方式相同。
在一些实施例中，半导体柱的截面形状为矩形。
在一些实施例中，每个半导体柱组包括的半导体柱的数量为2～4。
在一些实施例中，在垂直于基底的方向上，半导体柱的高度为100nm～500nm。
在一些实施例中，还包括：栅介质层，栅介质层环绕沟道区对应的半导体柱侧面上，且位于沟道区和包围沟道区的字线之间。
在一些实施例中，还包括：多个电容结构，位于半导体柱组的多个半导体柱上，且与多个半导体柱组一一对应，每个电容结构与对应的半导体柱组中的多个半导体柱的顶部源漏区电连接。
在一些实施例中，半导体柱的材料为硅，位线的材料为金属硅化物。
相应地，本公开实施例还提供一种半导体结构的制备方法，包括：提供基底；在基底上形成阵列排布的多个半导体柱组，每个半导体柱组包括相互分立的多个半导体柱，且每个半导体柱具有沟道区以及位于沟道区相对两侧的源漏区；形成多条位线，每条位线在第一方向上延伸，且与沿第一方向排列的一行半导体柱组的各个半导体柱组中的多个半导体柱的底部源漏区电连接；形成多条字线，每条字线在第二方向延伸，且将沿第二方向排列的一列半导体柱组的各个半导体柱组中的每一沟道区对应的半导体柱侧面包围在内。
在一些实施例中，形成阵列排布的多个半导体柱组，包括：在基底上形成阵列排布的多个初始半导体柱；对多个初始半导体柱进行刻蚀，形成与多个初始半导体柱中的每个初始半导体柱对应的相互分立的多个半导体柱，以得到多个半导体柱组。
在一些实施例中，半导体柱的材料为硅；形成多条位线的方法包括：采用硅金属化工艺形成多条位线。
在一些实施例中，硅金属化工艺中采用的金属包括钛、钴或者镍中的任一种。
在一些实施例中，形成所述多条字线，包括：在每一沟道区的半导体柱侧壁形成栅介质层，栅介质层环绕半导体柱的侧壁，且每个半导体柱组中相邻的半导体柱对应的栅介质层相互分立；在栅介质层表面形成字线，字线填充满半导体柱组中相邻半导体柱之间的间隙。
相应地，本公开实施例还提供一种存储器，包括上述任一项所述的半导体结构。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构的技术方案中，在一个晶体管中，设置多个半导体柱，且每一半导体柱具有沟道区，相当于多个半导体柱的沟道区共同构成了一个晶体管的总的沟道区，相较于仅设置一个半导体柱，且仅有一个沟道区而言，设置多个半导体柱，且每一半导体柱均具有沟道区，使得一个晶体管中总的沟道区的比表面积增大，从而可以增大驱动电流，增强栅极的控制能力，进而提高沟道的导通能力。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构的结构示意图；
图2为本公开一实施例提供的一种半导体结构的局部结构示意图；
图3为本公开一实施例提供的一种半导体结构的局部结构剖面示意图；
图4为本公开一实施例提供的另一种半导体结构的局部结构剖面示意图；
图5为本公开一实施例提供的又一种半导体结构的局部结构剖面示意图；
图6为本公开一实施例提供的一种半导体结构的制备方法中形成初始半导体柱的步骤对应的结构示意图；
图7为本公开一实施例提供的一种半导体结构的制备方法中形成半导体柱组的步骤对应的结构示意图；
图8为本公开一实施例提供的一种半导体结构的制备方法中形成第一隔离结构的步骤对应的结构示意图；
图9为本公开一实施例提供的一种半导体结构的制备方法中形成位线的步骤对应的结构示意图；
图10至图14为本公开一实施例提供的一种半导体结构的制备方法中形成字线的步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前的半导体结构中，存在半导体结构的沟道区导通能力较弱的问题。
分析发现，导致半导体结构的沟道区的导通能力较弱的原因之一在于，目前，随着半导体技术的发展，半导体器件的尺寸不断缩小，使得芯片上可以并入更多的半导体器件，从而有助于产品容量的增加。然而，随着半导体尺寸的减小，半导体结构的特征尺寸不断减小，使得半导体结构的沟道区的面积也变小，从而使得驱动电流较小，导致半导体结构沟道区的导通能力较弱。
本公开实施例提供一种半导体结构，通过在一个晶体管中设置多个半导体柱，且每一半导体柱均具有沟道区，使得一个晶体管中具有多个沟道区，相较于一个晶体管仅设置一个半导体柱，且仅具有一个沟道区而言，增加了晶体管中沟道区的面积，从而增大了沟道区的驱动电流，增强沟道的导通能力。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的一种半导体结构的结构示意图，图2为本公开一实施例提供的一种半导体结构的局部结构示意图。
参考图1以及图2，半导体结构包括：基底100；在基底100上阵列排布的多个半导体柱组10，每个半导体柱组10包括相互分立的多个半导体柱101，且每个半导体柱101具有沟道区1以及位于沟道区1相对两侧的源漏区；多条位线110，每条位线110在第一方向X上延伸，且与沿第一方向X排列的一行半导体柱组10的各个半导体柱组10中的多个半导体柱101的底部源漏区2电连接；以及多条字线120，每条字线120在第二方向Y延伸，且将沿第二方向Y排列的一列半导体柱组10的各个半导体柱组10中的每一沟道区1对应的半导体柱101侧面包围在内。
基底100的材料为半导体材料。在一些实施例中，基底100的材料为硅。在另一些实施例中，基底100也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
半导体柱101的材料可以与基底100的材料相同。在一些实施例中，半导体柱101的材料可以为硅。
位于沟道区1两侧的源漏区构成半导体结构的源极以及漏极。在一些实施例中，源漏区中的掺杂离子类型可以与沟道区1中的掺杂离子类型不同。具体地，在一些实施例中，源漏区中的掺杂离子可以为P型离子，例如可以是硼离子、铟离子或者镓离子中的至少一种，沟道区1中的掺杂离子可以为N型离子，例如可以是砷离子、磷离子或者锑离子中的至少一种。在另一些实施例中，源漏区中的掺杂离子可以为N型离子，沟道区1中的掺杂离子可以为P型离子。在另一些实施例中，源漏区中的掺杂离子类型也可以与沟道区1中的掺杂离子类型相同，即半导体柱可以用于形成例如无结(junctionless)场效应晶体管。
多个半导体柱组10的排布方式为阵列排布，例如，半导体柱组10中行的排列方向为第一方向X，列的排列方向为第二方向Y，第一方向X与第二方向Y不同。可以理解的是，“行”和“列”的定义是相对的，即也可以将行的排列方向定义为第二方向Y，以及将列的排列方向定义为第一方向X。在阵列排布的半导体柱组10中，任一行半导体柱组10与任一列半导体柱组10的交点位置定位到一个半导体柱组10，且该半导体柱组10中的所有半导体柱101的沟道区1被同一字线120所包覆，且该半导体柱组10中的所有半导体柱101的底部源漏区与同一位线110电连接。对于沿第一方向X排列的一行半导体柱组10而言，属于一行的所有半导体柱组10中的所有半导体柱101的底部源漏区2与同一位线110形成电连接，且每一半导体柱组10中的所有半导体柱101的沟道区1对应于同一条字线120。对于沿第二方向Y排列的一列半导体柱组10而言，属于一列的所有半导体柱组10共用一条字线120，且每一半导体柱组10中的所有半导体柱101的底部源漏区2与不同的位线110形成电连接。
在一些实施例中，相邻的半导体柱组10之间的间距大于每个半导体柱组10中的相邻的半导体柱101之间的间距。每一半导体柱组10中，所有半导体柱101的沟道区1对应于同一条字线，且所有半导体柱101的源漏区与同一位线110电连接，也就是说，一个半导体柱组10用于形成一个晶体管。如此，设置相邻半导体柱组10之间的间距大于每个半导体柱组10中相邻的半导体之间的间距，使得每一晶体管之间的间距较大，防止由于相邻的晶体管之间的间距过小导致相邻的晶体管之间产生耦合效应的现象，从而改善寄生漏电。另一方面，如此设置使得半导体柱组10中相邻的半导体柱101之间的距离较小，从而可以在一个晶体管中形成多个沟道区1的同时，保持半导体结构较小的尺寸。
在一些实施例中，在各个半导体柱组10中，多个半导体柱101的排布方式相同。设置每一半导体柱组10中半导体柱101的排布方式相同，使得在实际制备半导体柱组10的工艺过程中，可以采用相同的工艺步骤，且在同一工艺步骤中形成多个半导体柱组10，有利于提高形成半导体柱组10的工艺效率。
具体地，参考图3以及图4，在一些实施例中，每一半导体柱组10中，多个半导体柱101可以沿同一方向间隔排布。参考图5，在另一些实施例中，每一半导体柱组10中，多个半导体柱101也可以成多列排布，且每一列半导体柱101的排布方向相同。可以理解的是，本公开实施例不对半导体柱组10中半导体柱101的具体排布方式进行限定，只需满足半导体柱组10中的多个半导体柱101相互分立即可。
在一些实施例中，半导体柱101的截面形状可以为矩形。在实际制备半导体柱101时，需要考虑到实际制备工艺的难易，形成截面为矩形的半导体柱101的工艺较容易控制，使得制备工艺较为简单，因此，将半导体柱101的截面形状设置为矩形，可以简化工艺，从而加快工艺进度。可以理解的是，在另一些实施例中，半导体柱101的截面形状还可以为圆形或者椭圆形中的任一者，即半导体柱101为圆柱或椭圆柱。
在一些实施例中，每个半导体柱组10包括的半导体柱101的数量为2～4。考虑到需要保持半导体结构整体具有较小的尺寸以及制备半导体柱组10的工艺难度，即为了保持半导体结构较小的尺寸，当半导体柱组10中的半导体柱101的数量越多时，需要设置半导体柱101的尺寸越小，而半导体柱101的尺寸越小，意味着制备半导体柱组10的工艺难度越大。因此，设置半导体柱组10中的半导体柱101的数量不至于过多，一方面，使得在保持半导体结构具有较小的尺寸的同时，每一半导体柱101的宽度尺寸不至于过小，从而减小制备半导体柱101的工艺难度。另一方面，由于半导体柱组10中半导体柱101的数量不至于过多，使得相邻的半导体柱101之间具有较大的间隙，从而相邻半导体柱101的沟道区1之间的字线120可以具有较大的体积，可以提高字线120的控制沟道导通能力的性能。
此外，在这个范围内，每一半导体柱组10中半导体柱101的数量也不至于过少。可以理解的是，在一定程度上，相较于一个晶体管中仅设置一个半导体柱101，且仅具有一个沟道区1而言，当半导体柱组10中的半导体柱101数量越多时，一个晶体管中总的沟道区1的有效面积越大。例如，假设横截面积基本不变，相较于一个晶体管中仅设置一个半导体柱101、且仅具有一个沟道区1的情况，当一个半导体柱组10中设置两个半导体柱101时，由该半导体柱组10形成的晶体管中总的沟道区1的有效面积可以增大40％以上；当一个半导体柱组10中设置三个半导体柱101时，由该半导体柱组10形成的晶体管中总的沟道区1的有效面积可以增大85％以上。因此，设置半导体柱组10中的半导体柱101的数量在2～4个范围内，既可以保持半导体结构较小的尺寸，又可以增大一个晶体管中总的沟道区1的有效面积。
继续参考图1以及图2，在一些实施例中，在垂直于基底100的方向上，半导体柱101的高度为100nm～500nm。由于在一个半导体柱组10中设置了多个半导体柱101，且每一半导体柱101均具有沟道区1，相较于一个晶体管中仅设置一个半导体柱101，且一个半导体柱101仅设置一个沟道区1而言，使得一个晶体管中的沟道区1面积较大地增大，从而增大了沟道的驱动电流，较大地提升了半导体结构的整体性能。基于此，同时考虑到需要设计半导体结构的尺寸较小，因此，在保持本公开实施例提供的半导体结构的性能优于目前的在一个晶体管仅具有一个沟道区1的半导体结构的性能的条件下，可以设置半导体柱组10中每一半导体柱101的高度较小，从而减小半导体结构的整体尺寸，有利于提高半导体器件的集成度。
参考图3至图5，在一些实施例中，还包括：栅介质层121，栅介质层121环绕沟道区1(参考图2)对应的半导体柱101侧面上，且位于沟道区1和包围沟道区1的字线120之间。栅介质层121用于将字线120与沟道区1的半导体柱101隔离开来，栅介质层121位于沟道区1的表面，使得由半导体柱组10构成的晶体管成为低压器件。换句话说，由于栅介质层121的存在，使得对晶体管施加较小的电压，便能击穿晶体管，完成数据的写入，从而有利于改善半导体结构的性能。在一些实施例中，栅介质层121的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种。
继续参考图2，在一些实施例中，还包括：多个电容结构130，位于半导体柱组10的多个半导体柱101上，且与多个半导体柱组10一一对应，每个电容结构130与对应的半导体柱组10中的多个半导体柱101的顶部源漏区电连接。也就是说，一个半导体柱组10对应于一个电容结构130，用于形成一个存储单元，由于一个半导体柱组10中具有多个半导体柱101，且每一半导体柱101具有沟道区1，使得一个半导体柱组10形成的存储单元的沟道区1的面积较大，有利于提升存储单元的性能。具体地，电容结构130可以包括沿远离半导体柱101方向依次堆叠的下电极层(未图示)、电容介质层(未图示)以及上电极层(未图示)，其中，下电极层的材料和上电极层的材料可以相同，下电极层的材料和上电极层的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。在另一些实施例中，下电极层的材料和上电极层的材料也可以不同。电容介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。在一些实施例中，还可以包括电容接触结构131，电容接触结构131与半导体柱组10中的每一半导体柱101的顶部源漏区电接触。电容接触结构131的材料可以为多晶硅。
在一些实施例中，半导体柱101的材料为硅，位线110的材料为金属硅化物。在一些实施例中，基底100的材料可以与半导体柱101的材料相同，如此有利于简化工艺流程。因此，当半导体柱101的材料为硅时，基底100的材料为硅，且设置位线110的材料为金属硅化物，如此，可以在实际制备位线110的工艺时，采用硅金属化工艺将部分基底100转化为位线110。一方面有利于减小半导体结构的整体尺寸，另一方面使得制备工艺较为简单，节约制造成本。
上述公开实施例提供的半导体结构的技术方案中，在一个晶体管中，设置多个半导体柱101，且每一半导体柱101具有沟道区1，相当于多个半导体柱101的沟道区1共同构成了一个晶体管的总的沟道区1，相较于仅设置一个半导体柱101，且仅有一个沟道区1而言，设置多个半导体柱101，且每一半导体柱101均具有沟道区1，使得一个晶体管中总的沟道区1的有效面积(比表面积)增大，从而可以增大驱动电流，增强栅极的控制能力，进而提高沟道的导通能力。
相应地，本公开实施例还提供一种半导体结构的制备方法，该半导体结构的制备方法可用于制备上述实施例提供的半导体结构，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。
参考图6以及图7，提供基底100，在一些实施例中，基底100的材料为硅。在另一些实施例中，基底100也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
参考图7，在基底100上形成阵列排布的多个半导体柱组10，每个半导体柱组10包括相互分立的半导体柱101，且每个半导体柱101具有沟道区1(参考图2)以及位于沟道区1相对两侧的源漏区。设置一个半导体柱组10具有相互分立的多个半导体柱101，如此，后续可以在半导体柱组10中的每一半导体柱101中均形成沟道区1，使得一个半导体柱组10在构成一个晶体管时，晶体管中的沟道区1有效面积较大，提高沟道区1的驱动电流，从而提高栅极的控制能力。
具体地，在一些实施例中，形成阵列排布的多个半导体柱组10的方法可以包括：
参考图6，在基底100上形成阵列排布的多个初始半导体柱20；在一些实施例中，初始半导体柱20的材料可以与基底100的相同，也就是说，可以直接对基底100进行刻蚀工艺以形成初始半导体柱20，有利于简化工艺流程，并节约制备成本。形成初始半导体柱20的步骤可以为：对基底100表面进行图形化处理，用于定义初始半导体柱20的位置；对图形化的基底100进行刻蚀工艺，以形成具有预设高度的初始半导体柱20。其中，形成的初始半导体柱20阵列的排列方向与后续形成的字线120的延伸方向以及位线110的延伸方向相同。即初始半导体柱20阵列可以包括沿第一方向X排布的多行初始半导体柱20，以及沿第二方向Y排布的多列初始半导体柱20。具体地，在一些实施例中，可以采用自对准多重曝光技术(SAQP，Self-Aligned Quadruple Patternin)或者自对准多重成像技术(SADP，Self-alignedDouble Patterning)对基底100进行图形化处理。
在一些实施例中，在形成初始半导体柱20的步骤中，还可以形成多个第一隔离槽11，第一隔离槽11的延伸方向与后续形成的位线的延伸方向相同，用于隔离相邻的位线，防止相邻的位线之间产生电干扰。
参考图7，对多个初始半导体柱20进行刻蚀，形成与多个初始半导体柱20中的每个初始半导体柱20对应的相互分立的多个半导体柱101，以得到多个半导体柱组10。具体地，在一些实施例中，形成多个半导体柱101的步骤可以包括：对初始半导体柱20表面进行图形化处理，用于定义半导体柱101的位置；对图形化的初始半导体柱20进行刻蚀工艺，形成多个相互分立的半导体柱101。在一些实施例中，可以采用SAQP工艺或者SADP工艺中的任一项刻蚀工艺对初始半导体柱20进行图形化处理。在一些实施例中，形成的半导体柱组10中的多个半导体柱101的排布方式可以相同，如此，可以在同一工艺步骤中形成多个半导体柱组10中的半导体柱101。
在一些实施例中，可以在形成相互分立的半导体柱101之后，对每一半导体柱101进行掺杂工艺，以形成沟道区1(参考图2)以及位于沟道区1两侧的源漏区。位于沟道区1两侧的源漏区构成半导体结构的源极以及漏极，在一些实施例中，源漏区中的掺杂离子可以与沟道区1中的掺杂离子类型不同。具体地，在一些实施例中，源漏区中的掺杂离子可以为P型离子，例如可以是硼离子、铟离子或者镓离子中的至少一种，沟道区1中的掺杂离子可以为N型离子，例如可以是砷离子、磷离子或者锑离子中的至少一种。在另一些实施例中，源漏区中的掺杂离子可以为N型离子，沟道区1中的掺杂离子可以为P型离子。在另一些实施例中，源漏区中的掺杂离子也可以与沟道区1中的掺杂离子类型相同。具体地，在一些实施例中，可以采用离子注入或者热扩散中的任一种工艺方法对半导体柱101进行掺杂工艺。
在另一些实施例中，也可以在形成相互分立的半导体柱之前，对初始半导体柱20进行掺杂，以形成沟道区1以及为与沟道区1两侧的源漏区，如此，可以对数量较少的初始半导体柱20进行掺杂，节省工艺流程。在又一些实施中，也可以在形成初始半导体柱20之前，对基底100进行掺杂，从而，在形成相互分立的半导体柱之后，半导体柱具有沟道区1以及位于沟道区1两侧的源漏区。
参考图8至图9，形成多条位线110，每条位线110在第一方向X上延伸，且与沿第一方向X排列的一行半导体柱组10的各个半导体柱组10中的多个半导体柱101的底部源漏区2(参考图2)电连接。也就是说，每一半导体柱组10中所有的半导体柱101共用一条位线110。在一些实施例中，在形成位线110之前，还包括：
参考图8，形成第一隔离结构102，第一隔离结构102填充满第一隔离槽11(参考图7)，且第一隔离结构102还填满相邻半导体柱101之间的间隙。第一隔离结构102用于隔离相邻的位线。形成第一隔离结构102的步骤可以包括：采用沉积工艺在第一隔离槽11(参考图7)以及半导体柱101之间填充隔离材料，隔离材料填满每一半导体柱101之间的间隙以及每一半导体柱组10之间的间隙，形成初始第一隔离结构(未图示)，在一些实施例中，隔离材料可以是氧化硅或者氮化硅中的任一者，沉积工艺可以为热氧化工艺或原子层沉积工艺中的任一种；采用CMP(Chemical Mechanical Polishing，化学机械研磨)工艺对隔离材料进行机械研磨，以使隔离材料与半导体柱101的顶面齐平，有利于后续进行图形化处理；对初始第一隔离结构(未图示)的顶面进行图形化工艺，定义出第二隔离槽12的开口，第二隔离槽12一方面用于后续形成第二隔离结构，以隔离相邻的字线120，另一方面为后续形成位线提供工艺空间；对图形化的初始第一隔离结构(未图示)进行刻蚀工艺，形成第一隔离结构102。
参考图9，形成位线110，在一些实施例中，半导体柱101的材料为硅；形成多条位线110的方法包括：采用硅金属化工艺形成多条位线110。硅金属化工艺为：提供金属，与硅发生化学反应，生成金属硅化物，金属硅化物具有较低的电阻率，使得形成的位线110具有较好的电性能。此外，在一些实施例中，半导体柱101的材料可以与基底100的材料相同，即基底100的材料也可以为硅，因此，可以对部分基底100直接进行硅金属化工艺，将部分基底100转化为金属硅化物，以作为位线110，从而无需为形成位线110预留空间，使得半导体结构的尺寸较小。
具体地，在一些实施例中，硅金属化工艺可以为：采用沉积工艺在第二隔离槽12的基底100表面沉积金属层，例如，沉积工艺可以为物理气相淀积工艺(Physical VaporDeposition，PVD)；然后，进行第一次RTA(Rapid Thermal Annealing，快速热退火处理)处理，第一次RTA处理的退火温度相对较低(与第二次RTA处理的退火温度相比)，第一次RTA处理可以使金属层与硅反应生成高阻态的金属硅化物；在第一次RTA处理后，进行选择性湿法刻蚀，以去除未反应的金属层；之后，再进行第二次RTA处理，第二次RTA处理的退火温度相对较高(与第一次RTA处理的退火温度相比)，第二次RTA处理可以将高阻态的金属硅化物转化成低阻态的金属硅化物，低阻态的金属硅化物作为位线110，使得位线110具有较好的电性能。形成的位线110位于半导体柱组10中每一半导体柱101的底部源漏区2端部，且半导体柱组10中，每一半导体柱101对应的位线110相连，即半导体柱组10中每一半导体柱101共用一条位线110。
具体地，在一些实施例中，硅金属化工艺中采用的金属包括钛、钴或者镍中的任一种。形成的金属硅化物可以包括TiSi2，CoSi2和NiSi2等薄膜。需要说明的是，第一次RTA处理和第二次RTA处理的退火温度可以分别根据实际需要进行设置。
参考图10至图14，形成多条字线120，字线120将第二方向Y排列的一列半导体柱组10中的每一半导体柱101的沟道区1包覆在内，也就是说，朝第二方向Y排列的一列半导体柱组10共用一条字线120，且半导体柱组10中的所述半导体柱101共用一条字线120。在一些实施例中，在形成字线120之前还包括：
参考图10，在第二隔离槽12(参考图9)中形成第二隔离结构103，第二隔离结构103用于隔离相邻的字线，防止相邻的字线之间产生电干扰。在一些实施例中，形成第二隔离结构103的方法可以为：采用沉积工艺在第二隔离槽12中沉积形成第二隔离结构103的隔离材料，形成第二隔离结构103的隔离材料可以为氧化硅或者氮化硅中的任一者，沉积工艺可以为热氧化工艺或者原子层沉积工艺中的任一种；采用CMP工艺对形成第二隔离结构103的隔离材料进行机械研磨，以使形成的第二隔离结构103与半导体柱101的顶面齐平。
参考图11，采用回刻蚀工艺对每一半导体柱101侧壁的第一隔离结构102(参考图10)进行回刻蚀，以露出部分半导体柱101表面，用于定义出沟道区1以及顶部源漏区。
参考图12，在露出表面部分的半导体柱101侧壁上形成保护层104，保护层104用于对露出表面部分的半导体柱101进行保护，即对顶部源漏区的半导体柱101侧壁和顶面进行保护，防止在后续工艺中对沟道区1的半导体柱101侧壁造成工艺损伤。具体地，可以采用沉积工艺在露出表面部分的半导体柱101侧壁形成初始保护层(未图示)，初始保护层覆盖每一半导体柱101的顶面以及侧面，且初始保护层还覆盖相邻半导体柱101之间的第一隔离结构的顶面；对初始保护层进行刻蚀，并去除覆盖每一半导体柱101的顶面的初始保护层和覆盖相邻半导体柱101之间的第一隔离结构的顶面的初始保护层，而保留覆盖每一半导体柱101的侧壁的初始保护层，以形成保护层104，其中，沉积工艺可以为原子层沉积工艺。在一些实施例中，侧墙104的材料可以为氮氧化硅或者氮化硅中的任一者。
参考图13，对位于半导体柱101侧壁的部分第一隔离结构102进行选择性刻蚀，以露出沟道区1对应的半导体柱101侧壁。在一些实施例中，可以采用选择性刻蚀工艺对位于半导体柱101侧壁的部分第一隔离结构102进行刻蚀。具体地，在一些实施例中，侧墙104的材料可以与第一隔离结构102的材料不同，如此，可以利用对侧墙104的材料以及第二隔离结构103的材料的刻蚀选择比，选择性地对第一隔离结构102进行刻蚀。
参考图14，在每一沟道区1的半导体柱101侧壁形成栅介质层121(参考图3)，栅介质层121环绕半导体柱101的侧壁，且每个半导体柱组10中相邻的半导体柱101对应的栅介质层121相互分立；栅介质层121用于将字线120与沟道区1的半导体柱101隔离开来，栅介质层121位于沟道区1的半导体柱101侧面，使得由半导体柱101构成的晶体管成为低压器件。在一些实施例中，可以采用沉积工艺在沟道区1的半导体柱101侧面形成栅介质层121，例如可以采用热氧化工艺或者原子层沉积工艺中的任一种。栅介质层121的材料可以包括：氧化硅、氮化硅或者氮氧化硅中的至少一种。可以理解的是，在一些实施例中，当栅介质层121为氧化硅时，可以采用热氧化工艺形成栅介质层121；可以理解的是，在此情况下，由于半导体柱101的顶面是暴露的(参考图12)，半导体柱101的顶面上也会形成氧化硅层。每一半导体柱组10中，相邻的半导体柱101对应的栅介质层121相互分立，如此，后续可以在相互分立的栅介质层121之间形成字线120，使得字线120与栅介质层121的接触面积较大，有利于提高半导体柱组10构成的晶体管的电性能。
在栅介质层121表面形成字线120，字线120填充满半导体柱组10中相邻半导体柱101之间的间隙，即字线120将半导体柱组10中每一半导体柱101的沟道区1包覆在内，构成全环绕栅极(GAA，Gate-All-Around)晶体管，能够构成3D堆叠的存储器件，有利于提高半导体结构的集成密度。在一些实施例中，可以采用沉积工艺形成字线120，例如可以采用化学气相沉积、物理气相沉积、原子层沉积、或者金属有机化合物化学气相沉淀中的任一种工艺。字线120的材料可以包括：钴、镍、钼、钛、钨、钽或者铂中的至少一种。
参考图1，在一些实施例中，在形成字线120之后，还包括：在沿第二方向Y相邻的半导体柱组10之间的字线120表面形成字线盖层105，字线盖层105用于对字线120进行隔离以及保护。在一些实施例中，可以采用沉积工艺形成字线盖层105，例如可以采用热氧化工艺或者原子层沉积工艺中的任一种。字线盖层105的材料可以为氧化硅、氮化硅或者氮氧化硅中的至少一种。
参考图1，在一些实施例中，还包括：采用CMP工艺进行机械研磨，以暴露每一半导体柱101的顶部源漏区的顶面(例如，去除顶面上的氧化硅层和盖层105等)。从而，每一半导体柱101的顶部源漏区可以与后续工艺中形成的例如电容接触结构进行电接触。
在一些实施例中，还包括：形成电容结构130(参考图2)。电容结构130与半导体柱组10中每一半导体柱101的顶部源漏区形成电连接。具体地，在一些实施例中，在形成电容结构130之前，还可以形成电容接触结构131(参考图2)，电容接触结构131与半导体柱组10中的每一半导体柱101的顶部源漏区3(参考图2)电接触，用于将顶部源漏区3的电信号引出至电容结构130。电容结构130可以包括：沿远离半导体柱101方向依次堆叠的下电极层(未图示)、电容介质层(未图示)以及上电极层(未图示)。
具体地，在一些实施例中，形成电容接触结构131以及电容结构130的方法可以包括：采用沉积工艺在半导体柱组10中每一半导体柱101的顶部源漏区电容接触结构131，且一个半导体柱组10中所有半导体柱101顶部源漏区3表面的电容接触结构131形成连续的膜层结构；采用沉积工艺形成下电极，下电极的材料可以包括镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种；采用沉积工艺在下电极表面形成电容介质层，电容介质层的材料可以包括：氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料；在电容介质层表面形成上电极，上电极的材料可以与下电极的材料相同。
上述实施例提供的半导体结构的制备方法中，形成阵列排布的半导体柱组10，且每一半导体柱组10包括多个相互分立的半导体柱101，每一半导体柱101具有沟道区1。形成位线110，位线110将沿第一方向X排布的每一半导体柱组10中的每一半导体柱101的底部源漏区2电连接，以及形成字线120，字线120将沿第二方向Y排布的每一半导体柱组10中的每一半导体柱101的沟道区1包覆在内。也就是说，一个半导体柱组10中的所有半导体柱101共用一条字线120以及一条位线110，用于构成一个晶体管，一个晶体管中设置多个沟道区1。相较于一个晶体管中仅设置一个半导体柱101，且一个半导体柱101仅具有一个沟道区1而言，本公开实施例提供的技术方案中，一个晶体管中的总的沟道有效面积增大，使得沟道区1的驱动电流增大，从而可以提高沟道的导通能力，加强栅极的控制能力。
相应地，本公开实施例还提供一种存储器，包括上述实施例提供的半导体结构。在一些实施例中，存储器可以为DRAM(动态随机存储器，Dynamic Random Access Memory)、SRAM(静态随机存储器，Static Random-Access Memory)或者SDRAM(同步动态随机存储器，Synchronous Dynamic Random-Access Memory)中的任一者。参考图1以及图2，本公开实施例中，在半导体结构中设置多个半导体柱组10，且每一半导体柱组10中设置多个半导体柱101，每一半导体柱101均具有沟道区1，且一个半导体柱组10中的所有半导体柱101均共用一条字线120以及一条位线110，也就是说，一个半导体柱组10构成一个晶体管，且一个晶体管中的沟道区1有效面积较大，使得沟道区1的驱动电流增加，从而增加半导体结构中沟道的导通能力，提高存储器的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基底；
在所述基底上阵列排布的多个半导体柱组，每个所述半导体柱组包括相互分立的多个半导体柱，且每个所述半导体柱具有沟道区以及位于所述沟道区相对两侧的源漏区；
多条位线，每条所述位线在第一方向上延伸，且与沿所述第一方向排列的一行所述半导体柱组的各个半导体柱组中的多个所述半导体柱的底部源漏区电连接；以及
多条字线，每条所述字线在第二方向延伸，且将沿所述第二方向排列的一列所述半导体柱组的各个半导体柱组中的每一所述沟道区对应的所述半导体柱侧面包围在内。
2.根据权利要求1所述的半导体结构，其特征在于，相邻的所述半导体柱组之间的间距大于每个所述半导体柱组中的相邻的所述半导体柱之间的间距。
3.根据权利要求1所述的半导体结构，其特征在于，在各个所述半导体柱组中，多个所述半导体柱的排布方式相同。
4.根据权利要求2或3所述的半导体结构，其特征在于，所述半导体柱的截面形状为矩形。
5.根据权利要求2或3所述的半导体结构，其特征在于，每个所述半导体柱组包括的所述半导体柱的数量为2～4。
6.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述基底的方向上，所述半导体柱的高度为100nm～500nm。
7.根据权利要求1所述的半导体结构，其特征在于，还包括：栅介质层，所述栅介质层环绕所述沟道区对应的所述半导体柱侧面上，且位于所述沟道区和包围所述沟道区的字线之间。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：
多个电容结构，位于所述半导体柱组的多个所述半导体柱上，且与多个所述半导体柱组一一对应，每个所述电容结构与对应的所述半导体柱组中的多个所述半导体柱的顶部源漏区电连接。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体柱的材料为硅，所述位线的材料为金属硅化物。
10.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
在所述基底上形成阵列排布的多个半导体柱组，每个所述半导体柱组包括相互分立的多个半导体柱，且每个所述半导体柱具有沟道区以及位于所述沟道区相对两侧的源漏区；
形成多条位线，每条所述位线在第一方向上延伸，且与沿所述第一方向排列的一行半导体柱组的各个半导体柱组中的所述多个半导体柱的底部源漏区电连接；
形成多条字线，每条所述字线在第二方向延伸，且将沿所述第二方向排列的一列半导体柱组的各个半导体柱组中的每一所述沟道区对应的所述半导体柱侧面包围在内。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成阵列排布的多个所述半导体柱组，包括：
在所述基底上形成阵列排布的多个初始半导体柱；
对所述多个初始半导体柱进行刻蚀，形成与多个所述初始半导体柱中的每个初始半导体柱对应的相互分立的所述多个半导体柱，以得到所述多个半导体柱组。
12.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述半导体住的材料为硅；
形成所述多条位线的方法包括：采用硅金属化工艺形成所述多条位线。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述硅金属化工艺中采用的金属包括钛、钴或者镍中的任一种。
14.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述多条字线，包括：
在每一所述沟道区的所述半导体柱侧壁形成栅介质层，所述栅介质层环绕所述半导体柱的侧壁，且每个所述半导体柱组中相邻的所述半导体柱对应的所述栅介质层相互分立；
在所述栅介质层表面形成字线，所述字线填充满所述半导体柱组中相邻所述半导体柱之间的间隙。
15.一种存储器，其特征在于，包括权利要求1至9中任一项所述的半导体结构。
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