CN110931557A - 半导体器件及其制备方法 - Google Patents

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CN110931557A CN201811102621.5A CN201811102621A CN110931557A CN 110931557 A CN110931557 A CN 110931557A CN 201811102621 A CN201811102621 A CN 201811102621A CN 110931557 A CN110931557 A CN 110931557A
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Abstract

本发明提供一种半导体器件及其制备方法，其半导体衬底中形成有沿第二方向延伸的第二沟槽，且第二沟槽两侧交错排布有U型鳍片，所述U型鳍片中具有沿第一方向延伸的第一沟槽，第一源/漏区形成在所述第一沟槽两侧顶部的鳍片中，第二源/漏区形成在所述第一沟槽底部的鳍片中，栅极线填充在所述第一沟槽中并沿所述第一方向延伸，埋入式导线填充在沿第二方向延伸的第二沟槽中，由此使得所述U型鳍片中的两个第一源/漏区分别与第二源/漏区形成了双垂直L型沟道，有利于增加有效沟道长度，克服短沟道效应，进而有利于更小的特征尺寸和更高的集成度；且由于第二沟槽两侧的U型鳍片交错排布，能改善相邻的有源区之间的耦合效应，提高器件性能。

Description

半导体器件及其制备方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
具有埋入式位线的垂直栅极围绕晶体管(Vertical surrounding gatetransistor, SGT)，其使用增大的隔离规则以大幅降低浅沟槽隔离制造的困难性，其工艺包括冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及 N型掺杂多晶硅定义晶体管栅极长度的工艺步骤，工艺繁复，导致存储器阵列的阈值电压的稳定性却也随之明显降低，并且在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(Vth)的改变也无法实施。
此外，正因为半导体元件的尺寸不断微型化，造成动态随机存取存储器 (DRAM)的存储单元彼此的间距也更为紧密，这往往会导致非常强的字线-字线耦合效应(word line-word line coupling)，这会影响元件效能及可靠度，甚至造成 DRAM的数据存取错误。
因此，需要一种新的半导体器件及其制备方法方案，能够简化工艺，改善相邻有源区之间的耦合效应，提高器件的电学性能以及集成度。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，能够简化工艺，改善相邻有源区之间的耦合效应，提高器件的电学性能以及集成度。
为了实现上述目的，本发明提供一种半导体器件，包括：
半导体衬底，所述半导体衬底具有沿第二方向延伸的第二沟槽，所述第二沟槽在第一方向上排列的两侧设置有至少一个沿第二方向延伸的U型鳍片，所述第二沟槽暴露出所述U型鳍片沿第二方向延伸的侧壁，每个所述U型鳍片中具有沿第一方向延伸的第一沟槽，所述第一沟槽底部的鳍片中形成有第二源/漏区，所述第一沟槽侧壁顶部的鳍片中形成有第一源/漏区，且所述第二沟槽两侧的所述U型鳍片交错排布，所述第二沟槽一侧的U型鳍片的第一沟槽沿着所述第一方向的端部穿过所述第二沟槽而延伸至所述第二沟槽另一侧的U型鳍片的沿第一方向延伸的外侧壁处，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并暴露出所述另一侧的U型鳍片沿所述第一方向延伸的外侧壁；
栅极线，填充在所述第一沟槽中并沿着所述第一方向延伸，所述栅极线用于控制所述第二沟槽一侧的U型鳍片中的所述第一源/漏区和所述第二源/漏区之间的电流流通。
可选地，所述U型鳍片中的所述第一沟槽的深度不大于所述U型鳍片外侧壁处的所述第一沟槽的深度。
可选地，所述U型鳍片底部还形成有沿所述第二方向延伸至整个所述U型鳍片底部的隔离区，且所述隔离区在所述第一沟槽底部延伸的部分位于所述U 型鳍片用于形成第二源/漏区的区域的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述U型鳍片用于第二源/漏区的区域在高度上至少部分空间重叠。
可选地，所述的半导体器件还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极线和所述第二源漏区上方的第一沟槽的内表面之间，所述栅极隔离层填满所述栅极线上方的第一沟槽，以将所述栅极线掩埋在内。
可选地，所述的半导体器件还包括埋入式导线，所述埋入式导线掩埋在所述第二沟槽中并沿着第二方向延伸，所述埋入式导线和所述第二沟槽一侧的U 型鳍片中的第二源/漏区电连接。
可选地，所述的半导体器件还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部上，所述埋入式导线位于所述第一介质层上。
可选地，所述的半导体器件还包括第二介质层，所述第二介质层填充在所述埋入式导线上方的所述第二沟槽中并暴露出所述第一沟槽延伸至所述第二沟槽中的部分，以使得所述栅极线从所述第二沟槽的一侧延伸至所所述第二沟槽的另一侧并跨设在所述埋入式导线上。
可选地，所述第一方向和所述第二方向垂直。
本发明还提供一种半导体器件的制备方法，包括以下步骤：
提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成沿第二方向延伸的第二沟槽以及在所述第二沟槽两侧交错排布的U型鳍片，所述第二沟槽暴露出两侧的所述U型鳍片沿第二方向延伸的侧壁，所述U 型鳍片沿所述第二方向延伸并具有沿第一方向延伸的第一沟槽，且所述第二沟槽一侧的U型鳍片的第一沟槽沿着所述第一方向的端部穿过所述第二沟槽而延伸至所述第二沟槽另一侧的U型鳍片的沿第一方向延伸的外侧壁处，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并暴露出所述另一侧的U型鳍片沿所述第一方向延伸的外侧壁；
形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸，并与所述第二沟槽一侧的U型鳍片的位于所述第一沟槽底部的部分电连接；以及，
形成栅极线于所述第一沟槽中。
可选地，在形成所述埋入式导线之前或之后，形成第二源/漏区于所述第一沟槽底部的所述U型鳍片中，并同时经同一道离子注入工艺形成第一源/漏区于所述第一沟槽侧壁顶部的的所述U型鳍片中，形成的所述埋入式导线与所述第二源/漏区电连接。
可选地，所述U型鳍片中的所述第一沟槽的深度不大于所述U型鳍片外侧壁处的所述第一沟槽的深度。
可选地，在形成所述埋入式导线之前，先采用阱离子注入工艺向所述U型鳍片的底部注入掺杂离子，以形成沿所述第二方向延伸至整个所述U型鳍片底部的隔离区，且所述隔离区在所述第一沟槽底部延伸的部分位于所述U型鳍片用于形成第二源/漏区的区域的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述U型鳍片用于第二源/漏区的区域在高度上至少部分空间重叠。
可选地，在形成所述埋入式导线之前，先填充第一介质层于所述第二沟槽中，所述埋入式导线位于所述第一介质层上，且所述埋入式导线通过所述第一介质层与所述半导体衬底绝缘隔离。
可选地，形成所述栅极线的步骤包括：
填充第二介质层于所述第二沟槽中，且所述第二介质层暴露出所述第一沟槽延伸至所述第二沟槽中的部分；
形成栅介质层于所述第一沟槽和第二介质层的表面上；
填充栅极材料于具有所述栅介质层的第一沟槽中，以形成沿所述第一方向延伸的栅极线，所述栅极线的顶表面低于所述第一沟槽两侧的所述U型鳍片的顶表面；
填充栅极隔离层于所述第一沟槽中，以将所述栅极掩埋在所述第一沟槽中。
可选地，所述第一方向和所述第二方向垂直。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，其具有沿第二方向延伸的第二沟槽，所述第二沟槽两侧交错排布有U型鳍片，所述U型鳍片中具有沿第一方向延伸的第一沟槽，且所述第一沟槽延伸至所述第二沟槽另一侧的U型鳍片的外侧壁处，而第一源/ 漏区形成在所述第一沟槽两侧顶部的U型鳍片中，第二源/漏区形成在所述第一沟槽底部的U型鳍片中，栅极填充在所述第一沟槽中并沿所述第一方向延伸，埋入式导线填充在所述第二沟槽中，由此使得所述第一沟槽两侧的第一源/漏区分别与第一沟槽底部上的第二源/漏区之间形成一个L型沟道，即形成了双垂直 L型沟道，相对于平面晶体管，双垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且由于双垂直L型沟道的第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。进一步地，由于所述第二沟槽两侧的U型鳍片交错排布，使得无论是第一方向还是第二方向上相邻两个双垂直L型沟道晶体管的第二源/漏区之间的距离增加，可以改善相邻有源区之间的耦合效应，提高器件的电学性能。
2、本发明的半导体器件的制备方法，首先分别沿第一方向和第二方向刻蚀半导体衬底形成沿第二方向延伸的第二沟槽以及在所述第二沟槽两侧交错排布的U型鳍片，且所述U型鳍片具有沿第一方向延伸的第一沟槽；接着，形成埋入式导线于所述第二沟槽中，形成第一源/漏区于所述第一沟槽侧壁顶部的U型鳍片中，形成第二源/漏区于所述第一沟槽侧壁底部的U型鳍片中以及形成栅极线于所述第一沟槽中，所述埋入式导线与所述第二源/漏区电连接，由此形成了双垂直L型沟道晶体管，工艺简单，在第二方向上并排相邻的所述U型鳍片通过两者之间的第一沟槽隔离开来，在第一方向上并排相邻的所述U型鳍片通过两者之间的第二沟槽隔离开来，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难及隔离结构的工艺缺陷，有利于产品尺寸的进一步微缩以及器件性能的提高。
3、本发明的半导体器件及其制备方法适用于集成电路存储器，由于各个双垂直沟道晶体管的第二源/漏区位于均晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下能减小存储单元面积，可以实现单元面积为4F2的六方密堆积存储阵列，提高器件集成度，且工艺简化，大幅降低浅沟槽隔离制造的困难和工艺缺陷。
附图说明
图1是本发明一实施例的半导体器件的俯视结构示意图。
图2是图1的虚线圈圈出的双栅极晶体管的立体结构示意图。
图3A是沿图1中的XX’线的剖面结构示意图。
图3B是沿图1中的MM’线的剖面结构示意图。
图3C是沿图1中的YY’线的剖面结构示意图。
图3D是沿图1中的NN’线的剖面结构示意图。
图4是本发明具体实施例的半导体器件的制备方法的流程图。
图5A至图5F是图4所示的半导体器件的制备方法中的器件俯视结构示意图。
图6A至图6F分别是本发明一实施例中对应图5A至图5F中的XX’线处的剖面结构示意图。
图7A至图7E分别是本发明一实施例中对应图5A至图5F中的MM’线处的剖面结构示意图。
图8A至图8G分别是本发明一实施例中对应图5A至图5F中的YY’线处的剖面结构示意图。
图9A至图9G分别是本发明一实施例中对应图5A至图5F中的NN’线处的剖面结构示意图。
图10A至图10F分别是本发明另一实施例中对应图5A至图5F中的XX’线处的剖面结构示意图。
图11A至图11F分别是本发明另一实施例中对应图5A至图5F中的YY’线处的剖面结构示意图。
图12A至图12F分别是本发明另一实施例中对应图5A至图5F中的NN’线处的剖面结构示意图。
图13是本发明另一实施例中的半导体器件的俯视结构示意图。
其中，附图标记如下：
100-半导体衬底；
1001-U型鳍片；
101-所述第一沟槽(101a1)侧壁的鳍片(即U型鳍片的竖直部分)；
102-所述第一沟槽(101a1)底部的鳍片(即U型鳍片的两竖直部分之间的水平部分)；
101a-沿第一方向延伸的整个第一沟槽(即由连通的101a1、101a2以及与第二沟槽101b相交处组成)；
101a1-第一沟槽101a在U型鳍片中的延伸部分(即U型鳍片中的第一沟槽)；
101a2-第一沟槽101a在U型鳍片外侧壁处的延伸部分(即隔离沟槽)；
101b-第二沟槽；
101c-导线沟槽；
101d-接触沟槽；
101e-第一沟槽101a沿第一方向上连通两侧相邻的第二沟槽101b后的组合沟槽，即沿第一方向上相邻两个第二源/漏区107a之间的间隔；
103-隔离区；
103b-所述隔离区位于第一沟槽底部的部分；
103a-所述隔离区除103b以外的部分；
104-第一介质层；
105-埋入式导线；
105a-埋入式导线的梳基体；
105b-埋入式导线的梳齿；
106-导电接触结构；
107a-第二源/漏区；
107b-第一源/漏区；
108-第二介质层；
109-栅介质层；
110-栅极线；
111-栅极隔离层；
H-半导体衬底100的初始厚度；
H1-U型鳍片1001中的第一沟槽101a的深度；
H2-第二沟槽101b的深度(包含第二沟槽101b与第一沟槽101a连通处的深度)；
H3-所述第一沟槽101a底部的鳍片的高度(即U型鳍片1001中的第一沟槽 101a的深度和所述第二沟槽101b的深度之间的深度差)。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的技术方案作详细的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。需要说明的是，本文中“所述第一沟槽两侧的半导体衬底”均是指所述第一沟槽不与所述第二沟槽相交的区域(即所述第一沟槽除去与所述第二沟槽相交处以外的区域)的两侧的半导体衬底；本文中“所述第一沟槽底部的半导体衬底”均是指所述第一沟槽不与所述第二沟槽相交的区域的底部的半导体衬底。此外，应当容易理解的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。
图1是本发明一实施例的半导体器件的俯视结构示意图；图2是图1的虚线圈圈出的一个双栅极双垂直L型沟道晶体管的立体结构示意图；图3A是沿图 1中的XX’线的剖面结构示意图；图3B是沿图1中的MM’线的剖面结构示意图；图3C是沿图1中的YY’线的剖面结构示意图；图3D是沿图1中的NN’线的剖面结构示意图。其中，图1中为了清晰明了地显示双垂直沟道晶体管中的栅极线、第二源/漏区、埋入式导线以及导电接触结构等被掩埋在内的结构，省略了栅介质层、第二介质层、栅极隔离层等膜层结构，以将栅极、第二源/漏区、埋入式导线以及导电接触结构等显示在外，而图3A至图3D中的剖面结构中显示出了省略的栅介质层、第二介质层、栅极隔离层等膜层结构。
请参考图1、图2以及图3A至图3D，本发明一实施例提供一种半导体器件，包括具有U型鳍片1001的半导体衬底100、第一源/漏区107b、第二源/漏区107a、埋入式导线105、导电接触结构106和栅极线110。
其中，所述半导体衬底100的材质可以是本领域技术人员熟知任意合适材料，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述半导体衬底100具有至少一条沿第二方向延伸的第二沟槽101b，每条所述第二沟槽101b在沿第一方向上排列的两侧交错排布有至少一个U型鳍片1001，所述U型鳍片1001中具有沿第一方向延伸的第一沟槽101a。所述第二沟槽101b暴露出两侧所有的所述U型鳍片1001沿第二方向延伸的侧壁。所述第一沟槽101a1底部的U型鳍片1001(即U型鳍片1001 的水平部分102)中形成有第二源/漏区107a，所述第一沟槽101a侧壁顶部的U 型鳍片1001(即U型鳍片1001的竖直部分101的顶端部)中形成有第一源/漏区107b，且所述第二沟槽101b一侧的U型鳍片1001中的所述第一沟槽101a 沿着所述第一方向的端部穿过所述第二沟槽101b而延伸至所述第二沟槽101b 另一侧的U型鳍片1001沿第一方向延伸的外侧壁处，以使所述第一沟槽101a 和所述第二沟槽101b在所述第二沟槽101b的侧壁上连通，并暴露出所述另一侧的U型鳍片1001沿所述第一方向延伸的外侧壁。为了更好的区分第一沟槽101a在第二沟槽101b一侧的U型鳍片1001中延伸的部分以及在第二沟槽101b 另一侧的U型鳍片1001外侧壁处延伸的部分及其作用，以下内容均将一条第一沟槽101a在第二沟槽101b一侧的U型鳍片1001中延伸的部分定义为第一沟槽 101a1，均将所述第一沟槽101a在第二沟槽101b另一侧的U型鳍片1001外侧壁处延伸的部分定义为隔离沟槽101a2。也就是说，所述半导体衬底100具有至少一条沿第二方向延伸的第二沟槽101b以及沿第一方向延伸的隔离沟槽101a2，每条所述第二沟槽101b在沿第一方向上排列的两侧交错排布有至少一个U型鳍片1001，所述U型鳍片1001中具有沿第一方向延伸的第一沟槽101a1，且在第二沟槽101b同一侧相邻的两个U型鳍片1001之间具有沿第一方向延伸的隔离沟槽101a2，所述第二沟槽101b一侧的U型鳍片1001中的第一沟槽101a1与所述第二沟槽101b另一侧的U型鳍片1001外侧的隔离沟槽101a2对齐设置，分居第二沟槽101b两侧且对齐设置的第一沟槽101a1和隔离沟槽101a2分别和所述第二沟槽101b在所述第二沟槽101b的侧壁上连通，形成一条沿第一方向延伸的完整的第一沟槽(如图5A中的101a所示)，
此外，本实施例中，所述U型鳍片1001中的第一沟槽101a1的深度H1等于隔离沟槽101a2(即第二沟槽101b另一侧的U型鳍片1001外侧壁处的第一沟槽101a1的深度)，而第二沟槽101b在全局上的深度均为H2。在本发明的其他实施例中，请参考图10A，所述U型鳍片1001中的所述第一沟槽101a1的深度 H1小于隔离沟槽101a2即第二沟槽101b另一侧的U型鳍片1001外侧壁处的第一沟槽101a1的深度)，且隔离沟槽101a2的深度等于第二沟槽101b的深度H2，第二沟槽101b在全局上的深度均为H2，这种情况下，为了使得栅极线110的底表面齐平，在形成所述埋入式导线105底部的第一介质层104时，所述第一介质层104还填充在所述U型鳍片1001中的第一沟槽101a的底部，且顶表面与第二源/漏区107a的顶表面齐平。
所述U型鳍片1001用于形成双垂直L型沟道晶体管，所述U型鳍片1001 在沿第一方向上相对第一沟槽101a1具有两个顶端分立的竖直部分101，两个竖直部分101的底部通过第一沟槽101a1底部的水平部分101a连接在一起。第一源/漏区107b形成于所述竖直部分101的顶端部中，第二源/漏区107a形成于所述水平部分102中，第一源/漏区107b和第二源/漏区107a可以通过同一道离子注入工艺形成，第一源/漏区107b的顶表面就是所述竖直部分101的顶表面，第二源/漏区107a的顶表面就是所述U型鳍片1001中的第一沟槽101a1的底表面，由此，一方面，一步形成第一源/漏区和第二源/漏区离子注入工艺简单，简化了工艺流程，节约了生产成本，另一方面，离子注入工艺不受沟槽深度的制约，大幅度降低了离子注入工艺制造的困难，同时在改变沟槽深度的同时，不需要改变离子注入工艺的制程，有利于适应产品尺寸的改变。此外，根据不同导电类型的晶体管结构，所述第一源/漏区107b、第二源/漏区107a中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源/漏区107b、第二源/漏区107a中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷 (P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源/漏区107b、第二源/漏区107a中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF2 +)离子、镓(Ga)离子、铟 (In)离子。本实施例中，第一源/漏区107b可以是源区，第二源/漏区107a可以漏区。
所述埋入式导线105埋设在所述第二沟槽101b中并沿着第二方向延伸。埋入式导线105可以呈直线型，填充于所述第二沟槽101b的底部并沿所述第二方向延伸至整个所述第二沟槽101b的长度，所述埋入式导线105通过第一介质层 104与所述半导体衬底100绝缘隔离，并通过导电接触结构106与所述第二源/ 漏区107a电连接。其中，所述埋入式导线105、所述第二源/漏区107a、所述导电接触结构106的顶表面以及第一介质层104包围在埋入式导线105侧壁上的部分的顶表面可以齐平。第一介质层104填充在所述第二沟槽101b的底部并具有一定厚度，第一介质层104可以呈L型或U型来包围埋入式导线105，且所述第一介质层104在所述埋入式导线105的底表面上的部分延伸至所述第二源/ 漏区107a与第二沟槽101b的边界处。具体地，第一介质层104与所述U型鳍片1001之间具有一个直线型的导线沟槽101c，所述埋入式导线105和所述导电接触结构106沿所述第一方向由远及近地依次靠近所述第二源/漏区107a而设置在所述导线沟槽101c中，也就是说，所述埋入式导线105填充在所述导线沟槽 101c后，所述埋入式导线105因自身线宽小于所述导线沟槽101c的开口尺寸，因而会与所述第二源/漏区107a之间产生一个接触沟槽101d，导电接触结构106 仅填满所述接触沟槽101d对应第二源/漏区107a的部分，而所述接触沟槽101d 的其他部分被后续的第二介质层108填满。也可以理解为，在第二沟槽101b中呈L型的第一介质层104从所述埋入式导线105背向所述第二源/漏区107a的侧壁表面向所述埋入式导线105的底表面方向持续延伸，直至所述第二源/漏区 107a被所述第二沟槽101b暴露的侧壁表面，导电接触结构106用于实现所述埋入式导线105和所述第二源/漏区107a电连接，所述导电接触结构106位于所述第二沟槽101b中且位于所述第二源/漏区107a和所述埋入式导线105之间，所述导电接触结构106的一侧壁与所述第二源/漏区107a的侧壁表面接触，所述导电接触结构106的另一侧壁与所述埋入式导线105的侧壁表面接触，所述导电接触结构106的底表面与所述第二沟槽101b底部的半导体衬底100表面之间通过第一介质层104绝缘隔离。此外，所述埋入式导线105可以采用蒸镀、电镀、化学气相沉积、原子层沉积等工艺形成，可以是单层结构，也可以是叠加结构，所述叠层结构例如包含两层：金属底层以及多晶硅顶层，所述金属底层可包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种，但不限于此；所述多晶硅顶层可为重掺杂多晶硅层，例如N型掺杂多晶硅层，或者与多晶硅反应形成的金属硅化物层。所述第一介质层104的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。导电接触结构106的材质可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种。
需要说明的是，在本发明的另一实施例中还可以省略导电接触结构106，将埋入式导线105由直线型替换为梳状结构，具体地，请参考图12，第一介质层 104中的直线型的导线沟槽101c适应性的要改为梳状的导线沟槽101c，所述梳状的导线沟槽101c的梳基体开口部分沿所述第二方向延伸至整个所述第二沟槽 101b的长度，所述导线沟槽101c的梳齿开口部分从所述导线沟槽101c的梳基体开口部分延伸至所述第二源/漏区107a的侧壁处，由此使得埋入式导线105呈梳状结构，即所述埋入式导线105包括梳基体105a和梳齿105b，所述梳基体 105a位于所述第二沟槽101b中并沿所述第二方向延伸，即所述梳基体105a填充在所述梳状的导线沟槽101c的梳基体开口部分中，所述梳齿105b沿所述第一方向从所述梳基体105a上延伸至所述第二源/漏区107a的侧壁表面上，即所述梳齿105b填充在所述导线沟槽101c的梳齿开口部分中。由此，埋入式导线 105可以直接通过其梳齿105b与所述第二源/漏区107a电接触，进而节省导电接触结构106的制造工艺，进一步简化工艺，减少工艺缺陷。
应当认识到，上述各实施例中，埋入式导线105的顶表面均与第二源/漏区 107a的顶表面齐平，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，所述埋入式导线105的顶表面也可以低于第二源/漏区107a的顶表面，在后续可以通过第二介质层108来补足这部分高度差。
所述栅极线110填充在第一沟槽101a中，具体地，由于第一沟槽101a能从所述第二沟槽101b一侧的U型鳍片1001中延伸至所述第二沟槽101b另一侧的 U型鳍片1001的外侧壁处，即第二沟槽101b两侧对齐的第一沟槽101a1(位于 U型鳍片1001中的部分)和隔离沟槽101a2(位于第二沟槽101b另一侧U型鳍片1001外侧壁处的部分)在第二沟槽101b处连通，因此，栅极线110也能从所述第二沟槽101b一侧的U型鳍片1001中延伸至所述第二沟槽101b另一侧的 U型鳍片1001的外侧壁处，进而使得基于每个U型鳍片1001形成的晶体管变为双栅极双垂直L型沟道晶体管。当每个U型鳍片1001外侧壁处的隔离沟槽 101a2的深度等于每个U型鳍片1001中的第一沟槽101a1的深度时，每个U型鳍片1001外侧壁处的栅极线110可以作为每个U型鳍片1001中的栅极线110 的备用栅极线，当U型鳍片1001中的栅极线110损坏时，可以替代损坏的栅极线来控制U型鳍片1001中的第一源/漏区107b和第二源/漏区107a之间的电流。
所述栅极线110和所述U型鳍片1001(包括竖直部分101和水平部分102) 之间还形成有栅介质层109，栅介质层109用于实现所述栅极线110和所述U 型鳍片1001之间的隔离。所述栅介质层109还覆盖在第二沟槽101b中的部分第二介质层108的侧壁和底表面上。所述栅极线110的顶表面均低于所述U型鳍片1001的所述竖直部分101的顶表面，且所述栅极线110的侧壁在高度上与第一源/漏区107b只有部分空间重叠，为了避免第一源/漏区107b与所述栅极线 110之间的漏电，在所述栅极线110上覆盖栅极隔离层111，即所述栅极线110被栅极隔离层111覆盖掩埋在内，具体地，所述栅极隔离层111不仅覆盖在所述栅极线110上，还填满所述第一沟槽101a(即连通的隔离沟槽101a2和第一沟槽101a1)和所述第二沟槽101b。优选地，所述栅极隔离层111的顶表面和所述 U型鳍片1001的竖直部分101的顶表面齐平，即所述栅极隔离层111暴露出所述U型鳍片1001的竖直部分101的顶表面，为后续工艺提供平坦的操作平台。其中，所述栅介质层109可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺形成，所述栅极线110对应的栅极膜层可以采用物理气相沉积或化学气相沉积形成，采用的栅极材料可以是多晶硅材料，也可以是金属栅极材料，所述栅极线110的材质为多晶硅栅极材料时，所述栅介质层109的材质可以为二氧化硅；当所述栅极线110的材料为金属栅极材料时，所述栅介质层109的材质可以为介电常数K大于7的高K介质，且所述栅极线110为叠层结构，所述叠层结构包括依次层叠在栅介质层109的表面(包括底表面和侧壁) 上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)。所述栅极隔离层111可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺形成，所述栅极隔离层111的材料包括但不限于氧化硅、氮化硅和氮氧化硅。
本发明的半导体器件，其U型鳍片1001中的第一沟槽101a1可以为圆角U 形槽或者直角U形槽，从而在沿着电流的导通方向上(即，栅极线110每侧的一个第一源/漏区107b至所述栅极线110底部的第二源/漏区107a的电流流通方向)可形成一个L型垂直导电沟道，相对于平面晶体管，垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区107b和第二源/漏区107a之间的半导体柱(即鳍片)的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸。如此一来，随着器件尺寸的缩减，即使栅极线110一侧的第一源/漏区107b和所述栅极线110底部的第二源/漏区107a之间的绝对距离缩减，然而，由于所形成的导电沟道为L型垂直导电沟道，从而可有效改善晶体管的短沟道效应。此外，由于所述栅极线110两侧同时形成了两个L型垂直导电沟道，相当于形成了两个共漏共栅的晶体管，由此可以在相同面积下提高器件密度。
进一步地，由于本实施例的所述U型鳍片1001中的所述第一沟槽101a1的深度等于所述U型鳍片1001外侧壁处的隔离沟槽101a2的深度，因此为了实现相邻晶体管结构之间的隔离，所述U型鳍片1001底部及在第二方向上相邻的两 U型鳍片1001之间的半导体衬底100中还形成有沿所述第二方向延伸至整个所述半导体衬底100的隔离区103，且所述隔离区103在所述第一沟槽101a1底部延伸的部分103b位于所第二源/漏区107a的下方，所述隔离区103在所述第一沟槽101a1两侧延伸的部分103a与所述第二源/漏区107a在高度上至少部分空间重叠。隔离区103和第二源/漏区107a可以形成PN结，即通过PN结隔离实现双垂直L型沟道晶体管与外围相邻元件之间的隔离。其中，所述隔离区103 的掺杂类型由需形成的第二源/漏区107a中掺杂的离子的导电类型决定，例如本实施例中，若所形成的第二源/漏区107a中的掺杂的离子为N型，则所述隔离区103中掺杂的离子为P型。所述隔离区103的掺杂深度需要可根据实际状况进行调整，必须满足以下条件：所述隔离区103在所述第一沟槽101a1底部延伸的部分103b需要位于后续形成的所述第二源/漏区107a的下方。此外，所述隔离区除103b以外的部分标记为103a。
所述半导体器件还包括第二介质层108，所述第二介质层108覆盖在所述埋入式导线105上方的所述第二沟槽101b中，并暴露出整个所述第一沟槽101a (即从第二沟槽101b一侧的U型鳍片1001中沿第一方向延伸至第二沟槽101b 另一侧的U型鳍片1001的外侧壁处的部分，也就是对齐设置且相互连通的第一沟槽101a1和隔离沟槽101a2)位于所述第二源/漏区107a上方的内表面。所述第二沟槽101b中的第二介质层108的顶表面还与第一源/漏区107b的顶表面齐平，以有利于后续结构(互连结构等)的形成。
此外，需要说明的是，当半导体器件为集成电路存储器时，所述第一方向即集成电路存储器的字线方向/行方向，所述第二方向即集成电路存储器的位线方向/列方向，此时，由于第二沟槽101b两侧的U型鳍片交错排布，即相邻两行U型鳍片(对应的存储单元)交错排布，因此相邻两条字线控制的U型鳍片 (即存储单元对应的双垂直L型沟道晶体管)是交错的，相当于使得无论是第一方向还是第二方向上相邻两个U型鳍片对应的双垂直L型沟道晶体管的字线之间的距离增加，进而可以改善相邻字线之间的耦合效应，提高器件的电学性能。
本实施例中，所述第一方向和所述第二方向垂直，但本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，所述第一方向和所述第二方向也可以呈5度～85度的夹角。
综上所述，本发明的半导体器件，其具有沿第二方向延伸的第二沟槽和沿第一方向延伸的第一沟槽，所述第二沟槽两侧交错排布有U型鳍片，所述第一沟槽从所述第二沟槽一侧的U型鳍片中(即从U型鳍片的两个竖直部分101之间穿过U型鳍片)延伸至所述第二沟槽另一侧的U型鳍片的外侧壁处，而第一源/漏区形成在所述第一沟槽两侧顶部的U型鳍片中，第二源/漏区形成在所述第一沟槽底部的U型鳍片中，栅极填充在所述第一沟槽中并沿所述第一方向延伸，埋入式导线填充在所述第二沟槽中，由此使得所述第一沟槽两侧的第一源/漏区分别与第一沟槽底部上的第二源/漏区之间形成一个L型沟道，即形成了双垂直L型沟道，相对于平面晶体管，双垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且由于双垂直L型沟道的第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。进一步地，由于所述第二沟槽两侧的U型鳍片交错排布，使得无论是第一方向还是第二方向上相邻两个双垂直L型沟道晶体管的第二源/漏区之间的距离增加，可以改善相邻有源区之间的耦合效应，提高器件的电学性能。
此外，本发明的半导体器件适用于更高存储密度的动态随机存储器等集成电路存储器，可以改善相邻有源区间的耦合效应，提供器件的电学性能和可靠性。具体地，当所述半导体器件为存储器时，第一方向为字线方向，第二方向为位线方向，所述半导体衬底100包括多条所述第二沟槽101b，每条所述第二沟槽101b在第一方向上排列的两侧设置有多个沿第二方向延伸的U型鳍片1001，以用于形成所述存储器的存储阵列，所述栅极线110为所述存储器的字线，所述埋入式导线105为所述存储器的位线。每个U型鳍片1001对应的双垂直L型沟道晶体管沿第一方向和第二方向排列成阵列，且在第二方向上相邻的两排双垂直L型沟道晶体管交错排布。
下面将以动态随机存储器等集成电路存储器的制造为例，并结合图4、图 5A至图5F、图6A至图6F、图7A至图7E、图8A至图8G以及图9A至图9G，来详细说明本发明的半导体器件的制备方法。其中的第一方向即字线方向/行方向，第二方向即位线方向/列方向。
请参考图4，本发明一实施例提供一种半导体器件的制备方法，包括以下步骤：
S1，提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成沿第二方向延伸的第二沟槽以及在所述第二沟槽两侧交错排布的U型鳍片，所述第二沟槽暴露出两侧的所述U型鳍片沿第二方向延伸的侧壁，所述U 型鳍片沿所述第二方向延伸并具有沿第一方向延伸的第一沟槽，且所述第二沟槽一侧的U型鳍片的第一沟槽沿着所述第一方向的端部穿过所述第二沟槽而延伸至所述第二沟槽另一侧的U型鳍片的沿第一方向延伸的外侧壁处，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并暴露出所述另一侧的U型鳍片沿所述第一方向延伸的外侧壁；
S2，形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸，并与所述第二沟槽一侧的U型鳍片位于所述第一沟槽底部的部分电连接；
S3，形成第一源/漏区和第二源/漏区，所述第一源/漏区形成于所述第一沟槽侧壁顶部的U型鳍片中，所述第二源/漏区形成于所述第一沟槽底部的U型鳍片中；以及，
S4，填充第一栅极结构于所述第二源/漏区上方的所述第一沟槽中。
图5A为本发明一实施例中的半导体器件的制备方法在执行步骤S1时的俯视结构示意图，图6A和图6B为在执行步骤S1过程中沿图5A中的XX’线的剖面结构示意图；图7A为在执行步骤S1过程中沿图5A中的MM’线的剖面结构示意图；图8A和图8B为在执行步骤S1过程中沿图5A中的YY’线的剖面结构示意图；图9A和图9B为在执行步骤S1过程中沿图5A中的NN’线的剖面结构示意图。
请参考图5A、图6A、图7A、图8A以及图9A，在步骤S1中，首先，提供一表面平坦的半导体衬底100，半导体衬底100为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，其初始厚度为H，即半导体衬底100上、下表面之间的高度差。所述半导体衬底100例如绝缘体上硅 (silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等；然后，分别沿第一方向和第二方向刻蚀所述半导体衬底100，以在所述半导体衬底100中形成多条沿第二方向延伸的第二沟槽101b和多条沿第一方向延伸的第一沟槽 101a，每条第二沟槽101b沿第一方向排布的两侧上分别形成多个U型鳍片1001，且每条第二沟槽101b两侧的U型鳍片1001交错排布，每个所述U型鳍片1001 中具有沿第一方向延伸的第一沟槽101a，每条第一沟槽101a穿过每条第二沟槽 101b一侧的所述U型鳍片1001以及所述第二沟槽101b而延伸至所述第二沟槽 101b另一侧的所述U型鳍片1001的外侧壁处，以暴露出所述第二沟槽101b另一侧的所述U型鳍片1001的外侧壁，也就是说，每条第一沟槽101a包括在第二沟槽101b一侧的U型鳍片1001中沿第一方向延伸的部分，即第一沟槽101a1 (用于隔离U型鳍片1001的两个竖直部分101)，以及，位于所述第二沟槽101b 另一侧的U型鳍片1001外侧壁处并与所述第一沟槽101a1对齐设置的隔离沟槽 101a2(用于隔离两个U型鳍片1001)。本实施例中，所述U型鳍片1001中的第一沟槽101a1的深度H1小于所述第二沟槽101b的深度H2，且所述U型鳍片 1001外侧壁处的隔离沟槽101a2的深度等于所述U型鳍片1001中的第一沟槽 101a1的深度H1，因此，可以先沿第二方向刻蚀所述半导体衬底100来形成多个沿第二方向延伸且呈并排布置的线形的第二沟槽101b，相邻的第二沟槽101b 之间界定出一个完整鳍片，然后再沿所述第一方向刻蚀所述完整鳍片，且刻蚀深度小于第二沟槽101b的深度，以形成具有沿第一方向延伸的第一沟槽101a 的U型鳍片1001，此时用于形成第一沟槽101a1的掩模板中有隔离沟槽101a2 和第一沟槽101a1的图案。具体过程如下：
步骤一、在所述半导体衬底100上形成用于定义出多条平行的第二沟槽101b 的第一硬掩模图案(未图示)，使得所述第一硬掩模图案可以覆盖保护包括U型鳍片1001对应的半导体衬底100区域而暴露出第二沟槽101b对应的半导体衬底100区域，所述第一硬掩模图案可以是具有氧化物层(未图示)和氮化物层 (未图示)的层叠结构。更具体地，可以先采用沉积工艺等在半导体衬底100 上顺序地形成所述氧化物层和所述氮化物层；进一步可以用光致抗蚀剂(未图示)涂覆氮化物层的表面，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案(未示出)，光致抗蚀剂图案可以暴露出半导体衬底100上要形成第二沟槽101b的区域，且暴露的部分可以具有并排布置的线形，例如暴露的部分可以彼此平行；然后，可以通过利用所述光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层和氧化物层，以形成第一硬掩模图案。之后，去除所述光致抗蚀剂图案。
步骤二、通过利用所述第一硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100，以形成多条深度为H2的第二沟槽101b，两条相邻的第二沟槽 101b之间的半导体衬底100即形成了一个完整鳍片，即所述第二沟槽101b暴露出所述完整鳍片沿第二方向延伸的侧壁。
步骤三、可以在整个结构之上形成牺牲层以填满所述第二沟槽101b，所述牺牲层的材质不同于半导体衬底100，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等；随后，可以采用化学机械平坦化工艺去除第一硬掩模图案及其上方的牺牲层，以为后续工艺提供平坦的工艺表面。
步骤四、可以在剩余的牺牲层和半导体衬底100上形成第二硬掩模图案(未图示)。第二硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的第一沟槽101a，使得所述第二硬掩模图案可以暴露出第一沟槽101a对应的半导体衬底100和牺牲层区域而覆盖保护其他的区域，例如暴露的部分可以彼此平行，第二硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。
步骤五、通过利用所述第二硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100以及暴露出的牺牲层，刻蚀深度为H1，以多个形成具有深度为 H1的第一沟槽101a的U型鳍片1001，每个U型鳍片1001沿第二方向延伸，即所述第一沟槽101a沿着第一方向的端部延伸至所述第二沟槽101b，以使所述第一沟槽101a和所述第二沟槽101b在所述第二沟槽101b的侧壁上连通，并且所述第一沟槽101a的底表面高于所述第二沟槽101b的底表面。本步骤实质上是将相邻两条第二沟槽101b之间的所述完整鳍片进行切割，第一沟槽101a底部的半导体衬底100相对与第二沟槽101b的底表面的高度为H3。每三条连续相邻的第一沟槽101a和两条相邻的第二沟槽101b相交可以定义出一个U型鳍片1001，且对于同一条第二沟槽101b来说，在第二沟槽101b的一侧，三条连续相邻的第一沟槽101a的中间一条作为U型鳍片1001中的第一沟槽101a1，另外两条作为隔离沟槽101a2，在第二沟槽101b的另一侧，这三条连续相邻的第一沟槽101a的中间一条作为隔离沟槽101a2，另外两条分别作为两个相邻的U 型鳍片1001中的第一沟槽101a1。
步骤六、可以去除第二硬掩模图案以及剩余的牺牲层，以暴露出半导体衬底100的表面。去除牺牲层的工艺可以是湿法腐蚀工艺，去除第二硬掩模图案的工艺可以是化学机械平坦化工艺或湿法腐蚀工艺。
需要说明的是，上述步骤中先形成第二沟槽101b，再形成第一沟槽101a，但本发明的技术方案并不仅仅限定于此，还可以先形成第一沟槽101a，再形成第二沟槽101b，具体方法与上述类似，在此不再赘述。
此外，需要进一步说明的是，图5A中所示的第一方向和第二方向是垂直的，由此有利于降低器件制作难度。在本发明的其他实施例中，图5A中所示的第一方向和第二方向也可以是不垂直，而是呈5度～85度的夹角，由此形成的U型鳍片1001呈平行四边形，且呈孤岛状分布，且第二方向与半导体衬底100的从左至右的水平线方向垂直，能够更有效地利用有源区面积，使得晶体管单元面积更小，例如最小可以做到4F2，有利于制作更高存储密度的存储器。
请参考图5A、图6B、图7B、图8B以及图9B，由于本实施例中，U型鳍片1001中的第一沟槽101a1和U型鳍片1001外侧壁处的隔离沟槽101a2的深度相同，因此需要通过PN结隔离技术来实现相邻两个U型鳍片1001之间的隔离，具体地，在步骤S1中，可以采用阱离子注入工艺，向所述第二沟槽101b 两侧的半导体衬底100的底部注入与后续待形成的第二源/漏区107a反型的离子，以形成隔离区103，隔离区103和后续的第二源/漏区107a可以形成PN结，即通过PN结隔离实现双垂直沟道晶体管与外围相邻元件之间的隔离。其中，所述隔离区103的掺杂类型由需形成的晶体管的第二源/漏区107a中掺杂的离子的导电类型决定，例如本实施例中，若所形成的第二源/漏区107a中的掺杂的离子为N型，则所述隔离区103中掺杂的离子为P型。所述隔离区103的掺杂深度需要可根据实际状况进行调整，必须满足以下条件：所述隔离区103在所述U 型鳍片1001中的第一沟槽101a1底部延伸的部分103b需要位于后续形成的所述第二源/漏区107a的下方。此外，所述隔离区除103b以外的部分标记为103a。
图5B为本发明一实施例中的半导体器件的制备方法在执行步骤S2时的俯视结构示意图，图6B为在执行步骤S2过程中沿图5B中的XX’线的剖面结构示意图；图7B为在执行步骤S2过程中沿图5B中的MM’线的剖面结构示意图；图8C为在执行步骤S2过程中沿图5B中的YY’线的剖面结构示意图；图9C为在执行步骤S2过程中沿图5B中的NN’线的剖面结构示意图。
请参考图5B、图6B、图7B、图8C以及图9C，在步骤S2中，形成直线型的埋入式导线105(即存储器的位线)于所述第二沟槽101b中的具体过程如下：
步骤一，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺 (ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有U型鳍片 1001、第一沟槽101a和第二沟槽101b的整个半导体衬底100结构之上形成第一介质层104，第一介质层104在第二沟槽101b底部上的厚度不大于H3，以使得后续形成的埋入式导线105的顶表面与第二源/漏区107a的顶表面齐平。所述第一介质层104的材质只要相对半导体衬底100有较高的刻蚀选择比即可，例如为氧化硅、氮化硅或氮氧化硅等。
步骤二，可以采用各向异性的干法刻蚀工艺刻蚀所述第一介质层104，以暴露出所述U型鳍片1001中的第一沟槽101a以及U型鳍片1001外侧的第一沟槽 101a(即第一沟槽101a不与第二沟槽101b相交的区域)的内表面(包括侧壁和底表面)，使得剩余的所述第一介质层104仅填充在所述第二沟槽101b中，并同时形成直线型的导线沟槽101c于所述第二沟槽101b上的第一介质层104中，此时所述第二沟槽101b中剩余的第一介质层104的结构为L型或者直线型，当所述第二沟槽101b中剩余的第一介质层104的结构为L型时，后续形成的埋入式导线105的一侧侧壁和底表面被剩余的第一介质层104包围覆盖，当所述第二沟槽101b中剩余的第一介质层104为直线型时，所述第二沟槽101b中剩余的第一介质层104完全位于后续形成的埋入式导线105下方，埋入式导线105 仅仅底表面与剩余的第一介质层104接触，所述导线沟槽101c沿第二方向延伸至整个所述第二沟槽101b的长度，且所述导线沟槽101c暴露出所述U型鳍片 1001沿所述第二方向延伸的第二源漏区107a高度内的侧壁，所述导线沟槽101c 的底部未暴露出所述第二沟槽101a底部的半导体衬底100表面，所述导线沟槽101c的侧壁暴露出所述U型鳍片位于所述第一沟槽101a底部的水平部分102 的侧壁，以使得后续形成的埋入式导线105与后续在所述水平部分102中形成所述第二源/漏区107a电连接。
步骤三，可以通过电镀、物理气相沉积、化学气相沉积等工艺在所述导线沟槽101c中填满导电材料，以形成埋入式导线105，所述导电材料可以是单一的，以形成单层膜层结构的埋入式导线105，所述导电材料也可以多种的，以形成叠层结构的埋入式导线105，所述叠层结构可以包括金属底层和多晶硅顶层，所述金属底层可包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银或金等，但不限于此。所述多晶硅顶层可为未掺杂的多晶硅层或重掺杂多晶硅层，所述重掺杂多晶硅层例如为N型掺杂多晶硅层。
步骤四、采用干法刻蚀工艺至少刻蚀所述埋入式导线105靠近所述U型鳍片1001的一侧，减小埋入式导线105的线宽，以形成导电接触槽101d于所述导线沟槽101c中，所述导电接触槽101d延伸至整个第二沟槽101b的长度，且所述导电接触槽101d的底部暴露出剩余的所述第一介质层104的顶表面。
步骤五、可以通过电镀、物理气相沉积、化学气相沉积等工艺填充导电接触结构106于所述导电接触槽101d中，导电接触结构106填满所述导电接触槽 101d，并进一步对导电接触结构106进行刻蚀，去除后续所述第一沟槽101a底部的鳍片102区域以外的所述U型鳍片1001侧壁上的导电接触结构106，以使得所述埋入式导线105与后续形成的所述第二源/漏区107a以外的所述U型鳍片1001部分隔离开来，而在本步骤中重新被暴露出的导电接触槽101d区域将在后续被第二介质层108填满。
应当可以认识到，本发明中形成所述埋入式导线105的技术方案并不仅仅限定于此，只要能够所述埋入式导线105能与第一沟槽101a底部的鳍片102(即用于后续形成所述第二源/漏区107a的鳍片102电连接，并与第一沟槽101a两侧的鳍片101绝缘隔离即可。因此，请继续参考图5B、图6B、图7B、图8C 以及图9C，在本发明的另一实施例中，所述步骤S2形成直线型的埋入式导线 105(即存储器的位线)的技术方案还可以包括以下过程：
步骤一，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺 (ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有U型鳍片 1001、第一沟槽101a和第二沟槽101b的整个半导体衬底100结构之上形成第一介质层104，第一介质层104在第二沟槽101b底部上的厚度不小于H3，以使得后续形成的埋入式导线105的顶表面可以与第二源/漏区107a的顶表面齐平。
步骤二，可以采用各向异性的干法刻蚀工艺刻蚀所述第一介质层104，以暴露出所述U型鳍片1001的第一沟槽101a以及U型鳍片1001外侧的所述隔离沟槽101e(即第一沟槽101a和隔离沟槽101e不与第二沟槽101b相交的区域)的内表面(包括侧壁和底表面)，使得剩余的所述第一介质层104仅填充在所述第二沟槽101b中，并同时形成直线型的导线沟槽101c于所述第一介质层104中，此时剩余的第一介质层104为U型结构，所述导线沟槽101c沿第二方向延伸至整个所述第二沟槽101b的长度，且所述导线沟槽101c两侧均未暴露出沿所述第二方向延伸的第二源漏区107a高度内的半导体衬底100的侧壁，所述导线沟槽101c的底部未暴露出所述第二沟槽101a底部的半导体衬底100表面，此时，包含与所述第一沟槽101a和所述隔离沟槽101e相交处在内的第二沟槽101b中的所述第一介质层104的顶表面可以因刻蚀作用而与第一沟槽101a底部的顶表面齐平。
步骤三，可以通过电镀、物理气相沉积、化学气相沉积等工艺在所述导线沟槽101c中填满导电材料，以形成埋入式导线105。
步骤四、采用干法刻蚀工艺刻蚀去除所述埋入式导线105和U型鳍片1001 位于所述第一沟槽101a底部的水平部分102之间的第一介质层104，以形成导电接触槽101d，所述导电接触槽101d的底部暴露出剩余的所述第一介质层104 的顶表面，所述导电接触槽101d沿所述第二方向的长度不大于所述第一沟槽 101a沿第二方向的长度(即第一沟槽101a的线宽)，第一介质层104可以直接将埋入式导线105、后续形成的导电接触结构106分别与第一沟槽101a两侧的 U型鳍片1001(即U型鳍片1001的竖直部分101)隔离开来，防止埋入式导线 105、导电接触结构106与所述U型鳍片1001的竖直部分101电连接。
步骤五、可以通过电镀、物理气相沉积、化学气相沉积等工艺填充导电接触结构106于所述导电接触槽101d中，导电接触结构106填满所述导电接触槽 101d中。
这种形成所述埋入式导线105的方案，可以避免U型鳍片1001的竖直部分 101沿第二方向延伸的侧壁上的多余埋入式导线105和多余导电接触结构106的刻蚀，工艺相对简单。
上述方案中均是先形成埋入式导线105，后形成导电接触结构106，但本发明的技术方案并不仅仅限定于此，也可以先形成导电接触结构106再形成埋入式导线105，例如先刻蚀第一介质层104形成用于填充导电接触结构106的导电接触槽，并在导电接触槽中填充好导电接触槽之后，再刻蚀第一介质层104以形成用于填充埋入式导线105的导线沟槽101c，然后填充埋入式导线105于导线沟槽101c中，或者，先刻蚀第一介质层104形成用于填充导电接触结构106 和埋入式导线105的导线沟槽101c，并在导线沟槽101c中先沉积导电接触结构 106材料并刻蚀形成导电接触结构106，之后再沉积埋入式导线105材料，并刻蚀形成埋入式导线105，由此可以增大导电接触结构106形成的工艺窗口，并降低形成导电接触结构106的工艺难度，有利于提高埋入式导线105与后续形成的第二源/漏区107a之间的电连接性能。此外，需要说明的是，在本发明的其他实施例中，当第一介质层105的沉积厚度在第二源/漏区107a的底面时，可以额外沉积牺牲层来保护其他区域，并进一步刻蚀牺牲层，以打开导电接触结构106 对应的导电接触槽，填充导电接触结构106于导电接触槽后，继续刻蚀牺牲层以打开所述以及埋入式导线105对应的导线沟槽，并填充埋入式导线105于导线沟槽中，之后去除所述牺牲层。
请继续参考图5B、图6B、图7B、图8C以及图9C、图13，在本发明的又一实施例中，所述步骤S2形成梳状的埋入式导线105(即存储器的位线)的技术方案还可以包括以下过程：
步骤一，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺 (ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有U型U型鳍片1001、第一沟槽101a和第二沟槽101b的整个半导体衬底100结构之上形成第一介质层104，第一介质层104在第二沟槽101b底部上的厚度不小于H3，以使得后续形成的埋入式导线105的顶表面与第二源/漏区107a的顶表面齐平。
步骤二，可以采用各向异性的干法刻蚀工艺刻蚀所述第一介质层104，以暴露出所述U型鳍片1001的第一沟槽101a以及U型鳍片1001外侧的所述隔离沟槽101e(即第一沟槽101a和隔离沟槽101e不与第二沟槽101b相交的区域)的内表面(包括侧壁和底表面)，使得剩余的所述第一介质层104仅填充在所述第二沟槽101b中，并同时形成梳状的导线沟槽101c于所述第二沟槽101b上的第一介质层104中，所述导线沟槽101c的底部未暴露出所述第二沟槽101a底部的半导体衬底100表面，所述导线沟槽101c具有沿所述第二方向延伸至整个所述第二沟槽101b的长度的梳基体开口部分以及从所述梳基体开口部分沿所述第一方向延伸至所述第二源/漏区107a的侧壁处的梳齿开口部分；此时，所述第二沟槽101b中的所述第一介质层104的顶表面可以因刻蚀作用而与第一沟槽101a 的底表面齐平。
步骤三，可以通过电镀、物理气相沉积、化学气相沉积等工艺在所述导线沟槽101c中填满导电材料，以形成梳状的埋入式导线105。第一介质层104可以直接将埋入式导线105与所述第一沟槽101a两侧的鳍片101隔离开来，防止埋入式导线105与所述第一沟槽101a两侧的鳍片101电连接。请参考图3，梳状的所述埋入式导线105包括梳基体105a和梳齿105b，所述梳基体105a位于所述第二沟槽101b中并沿所述第二方向延伸，即所述梳基体105a填充在所述梳状的导线沟槽101c的梳基体开口部分中，并通过第一介质层104与第一沟槽 101a两侧的鳍片101绝缘隔离，所述梳齿105b沿所述第一方向从所述梳基体 105a上延伸至所述第一沟槽101a底部的鳍片102(即后续的第二源/漏区107a) 的侧壁表面上，即所述梳齿105b填充在所述导线沟槽101c的梳齿开口部分中。由此，埋入式导线105可以直接通过其梳齿105b与后续形成的所述第二源/漏区 107a电接触，进而节省导电接触结构106的制造工艺，进一步简化工艺，减少工艺缺陷。此外，由于梳状的埋入式导线105与后续形成的所述第二源/漏区107a 直接电接触，因此埋入式导线105的材料优选为能降低与后续形成的所述第二源/漏区107a之间的接触电阻的材料，例如掺杂多晶硅、金属硅化物等等。
图5C为本发明一实施例中的半导体器件的制备方法在执行步骤S3时的俯视结构示意图，图6C为在执行步骤S3过程中沿图5C中的XX’线的剖面结构示意图；图7B为在执行步骤S3过程中沿图5C中的MM’线的剖面结构示意图；图8D为在执行步骤S3过程中沿图5C中的YY’线的剖面结构示意图；图9D为在执行步骤S3过程中沿图5C中的NN’线的剖面结构示意图。
请参考图5C、图6C、图7B、图8D以及图9D，在步骤S3中，可以采用源漏离子注入工艺对第一沟槽101a1两侧顶部的鳍片101(即U型鳍片1001的竖直部分)和第一沟槽101a1底部的鳍片102(即U型鳍片1001的水平部分102) 进行源漏离子掺杂，以形成位于第一沟槽101a1两侧顶部的鳍片101(即U型鳍片1001的竖直部分)中的第一源/漏区107b以及位于第一沟槽101a1底部的鳍片102(即U型鳍片1001的水平部分102)中的第二源/漏区107a。此外，根据不同导电类型的晶体管结构，所述第一源/漏区107b和第二源/漏区107a中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源/漏区107b和第二源/漏区107a中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源/漏区107b和第二源/漏区107a中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF2 +)离子、镓(Ga)离子、铟(In)离子。本实施例中，通过同一道离子注入工艺形成所述第一源/ 漏区107b和第二源/漏区107a，不需要分步分别形成第一源/漏区107b和第二源/漏区107a，一方面，同道离子注入工艺一步形成第一源/漏区107b和第二源/漏区107a离子注入工艺简单，简化了工艺流程，节约了生产成本，另一方面，所述离子注入工艺不受沟槽深度的制约，大幅度降低了离子注入工艺制造的困难，同时在改变沟槽深度的同时，不需要改变离子注入工艺的制程，有利于适应产品尺寸的改变。
图5D至5F为本发明一实施例中的半导体器件的制备方法在执行步骤S4 时的俯视结构示意图，图6D至6F为在执行步骤S4过程中沿图5D至5F中的 XX’线的剖面结构示意图；图7C至7E为在执行步骤S4过程中沿图5D至5F 中的MM’线的剖面结构示意图；图8E至8G为在执行步骤S4过程中沿图5D 至5F中的YY’线的剖面结构示意图；图9E至9G为在执行步骤S4过程中沿图 5D至5F中的NN’线的剖面结构示意图。
请参考图5D、图6D、图7C、图8E以及图9E，图6D为沿图5D中的XX’线的剖面结构示意图；图7C为沿图5D中的MM’线的剖面结构示意图；图8E 为沿图5D中的YY’线的剖面结构示意图；图9E为沿图5D中的NN’线的剖面结构示意图。在步骤S4中，首先，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有第一源/漏区107b和第二源/漏区107a的在整个结构之上形成第二介质层108，第二介质层108能够填满第二沟槽101b。所述第二介质层108的材质只要相对半导体衬底100、埋入式导线105以及导电接触结构106有较高的刻蚀选择比即可，例如为氧化硅、氮化硅、氮化硅、无定形碳、有机介电材料(ODL) 以及低K介质(介电常数K小于4)等。进一步地，可以采用化学机械平坦化(CMP)对所述第二介质层108的顶表面进行平坦化，以为后续的工艺提供平坦的工艺表面。可选地，对所述第二介质层108的顶表面进行平坦化时可以停止在第一源/漏区107b的顶表面上。
请参考图5E、图6E、图7D、图8F以及图9F，图6E为沿图5E中的XX’线的剖面结构示意图；图7D为沿图5E中的MM’线的剖面结构示意图；图8F 为沿图5E中的YY’线的剖面结构示意图；图9F为沿图5E中的NN’线的剖面结构示意图。在步骤S4中，接着，可以通过光刻工艺并进一步结合等离子体刻蚀工艺去除所述第二源/漏区107a表面以上所有的第一沟槽101a(包括第一沟槽 101a1和隔离沟槽101a2)中的第二介质层108，以暴露出所述第二源/漏区107a的顶表面，即重新暴露出第一沟槽101a的侧壁和底面，也就是形成了栅极沟槽 (也可说是字线沟槽)，此时，高于所述第二源/漏区107a顶表面的包括与第二沟槽101b连通处(即相交处)在内的第一沟槽101a的所有区域中的第二介质层108均被去除，也就是重新暴露出位于U型鳍片1001内部以及位于U型鳍片1001外侧壁的第一沟槽101a(包括延伸至第二沟槽101b中的部分)，以用于后续形成底表面齐平的栅极线110(即集成电路存储器的字线)；然后，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在暴露出的第一沟槽101a的内表面以及剩余的第二介质层108的表面上覆盖栅介质层109，所述第一沟槽101a的内表面包括U型鳍片的上表面和外侧壁以及各条所述第一沟槽101a与相应的第二沟槽101b连通处的侧壁和底面。当后续形成的栅极线为多晶硅栅极结构时，栅介质层109的材质优选为二氧化硅；当后续形成的栅极线110为金属栅极时，栅介质层109的材质优选为高K介质(K大于7)。
请参考图5F、图6F、图7E、图8G以及图9G，图5F为省略了第二介质层 108以及栅极隔离层111等膜层的俯视结构示意图，图6F为沿图5F中的XX’线的剖面结构示意图；图7E为沿图5F中的MM’线的剖面结构示意图；图8G 为沿图5F中的YY’线的剖面结构示意图；图9G为沿图5F中的NN’线的剖面结构示意图在步骤S6中，填充栅极线110(即字线)于各个具有所述栅介质层109 的第一沟槽101a中。具体过程包括：
首先，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层 109的表面上沉积用于制作栅极线110的材料层，且在第一沟槽101a底表面上的沉积厚度至少要达到需要形成的栅极线110(即字线)所需的厚度，用于制作栅极线110的材料层可以是单层结构，也可以是叠层结构，用于制作栅极线110 的材料层的材质可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，例如包括依次层叠在栅介质层109的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、 TiN等)以及金属电极层(例如是钨W等金属)；之后，可以通过回刻蚀或者化学机械平坦化工艺等去除第一沟槽101a以外的区域上的用于制作栅极线110的材料层，以使得栅极线110仅仅填充在第一沟槽101a中；接着，可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在被暴露出的栅介质层109和栅极线110的表面上沉积栅极隔离层111，栅极隔离层111的材料包括但不限于氧化硅、氮化硅和氮氧化硅。之后，可以进一步地通过化学机械平坦化工艺去除第一源/漏区107b上方的多余的栅极隔离层111和栅介质层109，以将栅极线 110(即存储器的位线)埋设于第一沟槽101a中。
需要说明的是，上述实施例中，埋入式导线105的顶表面与第二源/漏区107a 的顶表面齐平，且沉积的第二介质层108填满第二沟槽101b除去与第一沟槽 101a的连通区域以外的部分，但是本发明的技术方案不仅仅限定于此，还可以使得形成的埋入式导线105的顶表面低于第二源/漏区107a的顶表面，沉积的第二介质层108填充在第二沟槽101b中以将埋入式导线105掩埋在内，且第二介质层108的顶表面与第二源/漏区107a的顶表面齐平，而第二介质层108上方的第二沟槽101b通过后续的栅极隔离层111填满。
此外，应当认识到，上述各实施例中，U型鳍片1001中的第一沟槽101a1 的深度和U型鳍片1001外侧壁的隔离沟槽101a2的深度相同，但本发明的技术方案并不限定于此，在本发明的其他实施例中，也可以使得U型鳍片1001中的第一沟槽101a1的深度小于U型鳍片1001外侧壁的隔离沟槽101a2的深度，且 U型鳍片1001外侧壁的隔离沟槽101a2的深度等于第二沟槽101b的深度，由此可以省去PN结隔离工艺，本实施例的半导体器件的制备方法的具体的制造流程可以参考图4、图5A至图5F、图7A至图7E、图10A至图10F、图11A至图 11F以及图12A至图12F所示的示意图。
图5A为本实施例中的半导体器件的制备方法在执行步骤S1时的俯视结构示意图，图10A为在执行步骤S1过程中沿图5A中的XX’线的剖面结构示意图；图7A为在执行步骤S1过程中沿图5A中的MM’线的剖面结构示意图；图11A 为在执行步骤S1过程中沿图5A中的YY’线的剖面结构示意图；图12A为在执行步骤S1过程中沿图5A中的NN’线的剖面结构示意图。请参考图5A、图7A、图10A、图11A和图12A，在本实施例的步骤S1中，提供半导体衬底100，并沿第一方向和第二方向分别刻蚀所述半导体衬底100，以形成沿第二方向延伸的第二沟槽101b以及在所述第二沟槽101b两侧交错排布的U型鳍片1001，所述第二沟槽101b暴露出两侧的所述U型鳍片1001沿第二方向延伸的侧壁，所述 U型鳍片沿所述第二方向延伸并具有沿第一方向延伸的第一沟槽101a，且所述第二沟槽101b一侧的U型鳍片1001的第一沟槽101a沿着所述第一方向的端部穿过所述第二沟槽101b而延伸至所述第二沟槽101b另一侧的U型鳍片1001的沿第一方向延伸的外侧壁处，以暴露出所述另一侧的U型鳍片1001沿所述第一方向延伸的外侧壁。为了方便理解和描述，第一沟槽101a在U型鳍片1001中延伸的部分定义为第一沟槽101a1，第一沟槽101a在U型鳍片1001外侧壁延伸的部分定义为隔离沟槽101a2，且U型鳍片1001中的第一沟槽101a1的深度H1 小于U型鳍片1001外侧壁处的隔离沟槽101a2的深度H2，U型鳍片1001外侧壁处的隔离沟槽101a2的深度H2等于第二沟槽101b的深度，请参考图5A和 12A，沿第一方向上对齐的两个用于后续制作第二源/漏区107a的水平部分102 之间的间隔为一个隔离沟槽101a2沿第一方向上连通两侧相邻的第二沟槽101b后的组合沟槽101e。因此，U型鳍片1001外侧壁处的隔离沟槽101a2可以和第二沟槽101b在同一道刻蚀工艺中形成，U型鳍片1001中的第一沟槽101a1再采用另一道刻蚀工艺形成，具体过程与上文中的步骤S1的过程相似，并省略了隔离区103的形成工艺，在此不再详述。此时用于形成第二沟槽101b的掩模板中具有第二沟槽101b和隔离沟槽101a2的图案，用于形成第一沟槽101a1的掩模板中不再有隔离沟槽101a2的图案。连通的第一沟槽101a1和隔离沟槽101a2 组成深度不一致的第一沟槽101a。
图5B为本实施例中的半导体器件的制备方法在执行步骤S2时的俯视结构示意图，图10B为在执行步骤S2过程中沿图5B中的XX’线的剖面结构示意图；图7B为在执行步骤S2过程中沿图5B中的MM’线的剖面结构示意图；图11B 为在执行步骤S2过程中沿图5B中的YY’线的剖面结构示意图；图12B为在执行步骤S2过程中沿图5B中的NN’线的剖面结构示意图。在本实施例的步骤S2 中，形成埋入式导线105于所述第二沟槽101b中，此过程中在形成位于埋入式导线105下方的第一介质层104时可以同时在U型鳍片1001外侧壁处的第一沟槽101a2中保留顶表面与U型鳍片1001的水平部分102的顶表面齐平的第一介质层104，且埋入式导线105可以是直线型，也可以呈梳状。因此埋入式导线 105、第一介质层104以及导电接触结构106等结构的形成过程与上文中的步骤 S2的过程基本相同，在此不再详述。
图5C为本实施例中的半导体器件的制备方法在执行步骤S3时的俯视结构示意图，图10C为在执行步骤S3过程中沿图5C中的XX’线的剖面结构示意图；图7B为在执行步骤S3过程中沿图5C中的MM’线的剖面结构示意图；图11C 为在执行步骤S3过程中沿图5C中的YY’线的剖面结构示意图；图12C为在执行步骤S3过程中沿图5C中的NN’线的剖面结构示意图。在本实施例的步骤S3 中，可以采用同一道离子注入工艺对第一沟槽101a1两侧顶部的鳍片101(即U 型鳍片1001的竖直部分)和第一沟槽101a1底部的鳍片102(即U型鳍片1001 的水平部分102)进行源漏离子掺杂，以形成位于第一沟槽101a1两侧顶部的鳍片101(即U型鳍片1001的竖直部分)中的第一源/漏区107b以及位于第一沟槽101a1底部的鳍片102(即U型鳍片1001的水平部分102)中的第二源/漏区 107a。
图5D至5F为本发明一实施例中的半导体器件的制备方法在执行步骤S4 时的俯视结构示意图，图10D至10F为在执行步骤S4过程中沿图5D至5F中的XX’线的剖面结构示意图；图7C至7E为在执行步骤S4过程中沿图5D至5F 中的MM’线的剖面结构示意图；图11D至11F为在执行步骤S4过程中沿图5D 至5F中的YY’线的剖面结构示意图；图12D至12F为在执行步骤S4过程中沿图5D至5F中的NN’线的剖面结构示意图。在本实施例的步骤S4中，依次形成填充于第二沟槽101b中的第二介质层108以及依次填充于第一沟槽101a中的栅介质层109、栅极线110以及栅极隔离层111，具体工艺与上文中的步骤S4 的过程相同，在此不再赘述。
应当认识到，上述各实施例中，均以形成埋入式导线105之前先形成第一源/漏区107b和第二源/漏区107a为例进行说明，但本发明的技术方案并不仅仅限定于此，在本发明的一实施例中，还可以在形成所述埋入式导线105之前，先形成第二源/漏区107a于所述U型鳍片1001的水平部分102中，在形成栅极线110或者形成栅极隔离层111之后再形成第一源/漏区107b于所述U型鳍片 1001的竖直部分的顶端部中，其中埋入式导线105和第一源/漏区107b和第二源/漏区107a的具体形成工艺与上述实施例中类似，在此不再赘述。这种方式将第二源/漏区107a和第一源/漏区107b分两道离子注入工艺进行，虽然相对一道形成第二源/漏区107a复杂一些，但是还是具有一定优势，例如该方案一方面可以保证形成的第一源/漏区107b的性能，避免受第二源/漏区107a之后的工艺的影响；另一方面，特别适用于栅极线110为多晶硅栅极结构且需要对栅极线110 进行掺杂的方案，由此可使得第一源/漏区107b和栅极线掺杂采用同一道工艺形成，有利于简化工艺，提高器件性能。
综上所述，本发明的半导体器件的制备方法，首先对提供的半导体衬底分别进行沿第一方向和第二方向的刻蚀，以形成沿第二方向延伸的U型鳍片和第二沟槽，所述U型鳍片具有沿第一方向延伸的第一沟槽，且所述U型鳍片中的第一沟槽的深度小于所述第二沟槽的深度；接着，在所述第一沟槽两侧顶部的鳍片中形成第一源/漏区，在所述第一沟槽底部的鳍片中形成第二源/漏区，并填充栅极线于所述第一沟槽中，填充埋入式导线于第二沟槽中，由此，使得所述第一沟槽两侧的第一源/漏区分别与第一沟槽底部上的第二源/漏区之间形成一个L型沟道，即形成了双垂直L型沟道，相对于平面晶体管，双垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且由于双垂直L型沟道的第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。进一步地，在第二沟槽两侧的所述U型鳍片交错排布，可以改善相邻有源区之间的耦合效应，进而使得晶体管电性更优化，同时有利于产品尺寸的进一步微缩，进而有利于集成电路器件性能的提高。本发明的半导体器件的制备方法适用于动态随机存储器等集成电路存储器的存储阵列的制造。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底具有沿第二方向延伸的第二沟槽，所述第二沟槽在第一方向上排列的两侧设置有至少一个沿第二方向延伸的U型鳍片，所述第二沟槽暴露出所述U型鳍片沿第二方向延伸的侧壁，每个所述U型鳍片中具有沿第一方向延伸的第一沟槽，所述第一沟槽底部的鳍片中形成有第二源/漏区，所述第一沟槽侧壁顶部的鳍片中形成有第一源/漏区，且所述第二沟槽两侧的所述U型鳍片交错排布，所述第二沟槽一侧的U型鳍片的第一沟槽沿着所述第一方向的端部穿过所述第二沟槽而延伸至所述第二沟槽另一侧的U型鳍片的沿第一方向延伸的外侧壁处，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并暴露出所述另一侧的U型鳍片沿所述第一方向延伸的外侧壁；
栅极线，填充在所述第一沟槽中并沿着所述第一方向延伸，所述栅极线用于控制所述第二沟槽一侧的U型鳍片中的所述第一源/漏区和所述第二源/漏区之间的电流流通。
2.如权利要求1所述的半导体器件，其特征在于，所述U型鳍片中的所述第一沟槽的深度不大于所述U型鳍片外侧壁处的所述第一沟槽的深度。
3.如权利要求2所述的半导体器件，其特征在于，所述U型鳍片底部还形成有沿所述第二方向延伸至整个所述U型鳍片底部的隔离区，且所述隔离区在所述第一沟槽底部延伸的部分位于所述U型鳍片用于形成第二源/漏区的区域的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述U型鳍片用于第二源/漏区的区域在高度上至少部分空间重叠。
4.如权利要求1所述的半导体器件，其特征在于，还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极线和所述第二源漏区上方的第一沟槽的内表面之间，所述栅极隔离层填满所述栅极线上方的第一沟槽，以将所述栅极线掩埋在内。
5.如权利要求1所述的半导体器件，其特征在于，还包括埋入式导线，所述埋入式导线掩埋在所述第二沟槽中并沿着第二方向延伸，所述埋入式导线和所述第二沟槽一侧的U型鳍片中的第二源/漏区电连接。
6.如权利要求5所述的半导体器件，其特征在于，还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部上，所述埋入式导线位于所述第一介质层上。
7.如权利要求5所述的半导体器件，其特征在于，还包括第二介质层，所述第二介质层填充在所述埋入式导线上方的所述第二沟槽中并暴露出所述第一沟槽延伸至所述第二沟槽中的部分，以使得所述栅极线从所述第二沟槽的一侧延伸至所所述第二沟槽的另一侧并跨设在所述埋入式导线上。
8.如权利要求1至7任一所述的半导体器件，其特征在于，所述第一方向和所述第二方向垂直。
9.一种半导体器件的制备方法，其特征在于，包括以下步骤：
提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成沿第二方向延伸的第二沟槽以及在所述第二沟槽两侧交错排布的U型鳍片，所述第二沟槽暴露出两侧的所述U型鳍片沿第二方向延伸的侧壁，所述U型鳍片沿所述第二方向延伸并具有沿第一方向延伸的第一沟槽，且所述第二沟槽一侧的U型鳍片的第一沟槽沿着所述第一方向的端部穿过所述第二沟槽而延伸至所述第二沟槽另一侧的U型鳍片的沿第一方向延伸的外侧壁处，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并暴露出所述另一侧的U型鳍片沿所述第一方向延伸的外侧壁；
形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸，并与所述第二沟槽一侧的U型鳍片的位于所述第一沟槽底部的部分电连接；以及，
形成栅极线于所述第一沟槽中。
10.如权利要求9所述的半导体器件的制备方法，其特征在于，在形成所述埋入式导线之前或之后，形成第二源/漏区于所述第一沟槽底部的所述U型鳍片中，并同时经同一道离子注入工艺形成第一源/漏区于所述第一沟槽侧壁顶部的的所述U型鳍片中，形成的所述埋入式导线与所述第二源/漏区电连接。
11.如权利要求9所述的半导体器件的制备方法，其特征在于，所述U型鳍片中的所述第一沟槽的深度不大于所述U型鳍片外侧壁处的所述第一沟槽的深度。
12.如权利要9所述的半导体器件的制备方法，其特征在于，在形成所述埋入式导线之前，先采用阱离子注入工艺向所述U型鳍片的底部注入掺杂离子，以形成沿所述第二方向延伸至整个所述U型鳍片底部的隔离区，且所述隔离区在所述第一沟槽底部延伸的部分位于所述U型鳍片用于形成第二源/漏区的区域的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述U型鳍片用于第二源/漏区的区域在高度上至少部分空间重叠。
13.如权利要求9所述的半导体器件的制备方法，其特征在于，在形成所述埋入式导线之前，先填充第一介质层于所述第二沟槽中，所述埋入式导线位于所述第一介质层上，且所述埋入式导线通过所述第一介质层与所述半导体衬底绝缘隔离。
14.如权利要求9至13中任一项所述的半导体器件的制备方法，其特征在于，形成所述栅极线的步骤包括：
填充第二介质层于所述第二沟槽中，且所述第二介质层暴露出所述第一沟槽延伸至所述第二沟槽中的部分；
形成栅介质层于所述第一沟槽和第二介质层的表面上；
填充栅极材料于具有所述栅介质层的第一沟槽中，以形成沿所述第一方向延伸的栅极线，所述栅极线的顶表面低于所述第一沟槽两侧的所述U型鳍片的顶表面；
填充栅极隔离层于所述第一沟槽中，以将所述栅极掩埋在所述第一沟槽中。
15.如权利要求14所述的半导体器件的制备方法，其特征在于，所述第一方向和所述第二方向垂直。
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