CN109037210B - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本申请提供了一种半导体存储器件和制造半导体存储器件的方法。所述半导体存储器件包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上；垂直结构，其贯穿所述电极结构；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底。所述电极结构包括在彼此上方层叠的多个电极。所述垂直结构连接到所述体导电层的所述单元阵列部分。所述连接导电图案连接到所述体导电层的外围电路部分。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2017年6月12日提交给韩国知识产权局的韩国专利申请No.10-2017-0073390和2017年12月5日提交的韩国专利申请No.10-2017-0166233的优先权，其公开内容通过引用其全部合并于此。
技术领域
发明构思的实施例涉及一种半导体器件及其制造方法，并且更具体地涉及一种三维(3D)非易失性存储器件及其制造方法。
背景技术
半导体器件已经高度集成以提供出色的性能和低制造成本。具体而言，存储器件的集成密度可以是决定其成本的重要因素。传统二维(2D)半导体存储器件的集成密度可以主要由单位存储单元占据的面积决定。因此，传统2D半导体存储器件的集成密度可能受形成精细图案的技术的影响很大。然而，由于使用极高价格的设备来形成精细图案，因此2D半导体存储器件的集成密度持续增加，但可能会受到限制。
发明内容
发明构思的实施例可以提供具有改进电气特性的半导体存储器件及其制造方法。
发明构思的实施例还可以提供能够减小厚度的半导体存储器件及其制造方法。
一方面，半导体存储器件可以包括体导电层、电极结构、垂直结构、残余衬底和连接导电图案。体导电层可以包括单元阵列部分和外围电路部分。电极结构可以位于所述体导电层的所述单元阵列部分上，并且可以包括在彼此上方层叠的多个电极。垂直结构可以贯穿所述电极结构，并且可以连接到所述体导电层的所述单元阵列部分。残余衬底可以位于所述体导电层的所述外围电路部分上。连接导电图案可以贯穿所述残余衬底，并且可以连接到所述体导电层的外围电路部分。
一方面，半导体存储器件可以包括体导电层、电极结构、垂直结构、残余衬底和连接导电图案。体导电层可以包括单元阵列部分和外围电路部分。单元阵列部分可以对应于半导体存储器件的单元阵列区。外围电路部分可以对应于半导体存储器件的外围电路区。电极结构可以位于所述体导电层的所述单元阵列部分上。电极结构可以包括在彼此上方层叠的多个电极。垂直结构可以贯穿所述电极结构，并且可以连接到所述体导电层的所述单元阵列部分。残余衬底可以位于所述体导电层的所述外围电路部分上。连接导电图案可以贯穿所述残余衬底，并且可以连接到所述体导电层。所述连接导电图案的底表面可以处于与所述垂直结构的底表面实质相同的水平高度处。
一方面，制造半导体存储器件的方法可以包括：在衬底的外围电路区的上部中形成连接导电图案，所述衬底包括单元阵列区和所述外围电路区；去除所述单元阵列区中的衬底的上部以暴露所述单元阵列区中的衬底的下部；形成垂直结构，所述垂直结构与所述单元阵列区中的所述衬底的下部连接；去除所述衬底的下部以暴露所述多个垂直结构的底部和所述连接导电图案的底部；以及形成体导电层，所述体导电层与所述垂直结构的底部和所述连接导电图案的底部连接。
附图说明
考虑到附图和所附详细描述，发明构思将变得更加明显。
图1是示出根据发明构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。
图2A是示出根据发明构思的一些实施例的半导体存储器件的平面图。
图2B是沿着图2A的线I-I'截取的截面图。
图3A和图3B是图2B的区域“A”的放大图，以示出根据发明构思的一些实施例的半导体存储器件。
图4A是图2B的区域“B”的放大图。
图4B至图4F是对应于图2B的区域“B”的放大截面图，以示出根据发明构思的一些实施例的半导体存储器件。
图5是示出根据发明构思的一些实施例的半导体存储器件的平面图。
图6至图14是沿着图5的线I-I'截取的截面图，以示出根据发明构思的一些实施例的制造半导体存储器件的方法。
图15至图17是沿着图5的线I-I'截取的截面图，以示出根据发明构思的一些实施例的制造半导体存储器件的方法。
图18至图20是沿着图5的线I-I'截取的截面图，以示出根据发明构思的一些实施例的制造半导体存储器件的方法。
图21是示出根据发明构思的一些实施例的半导体存储器件的截面图。
图22A示出了展示根据发明构思的一些示例实施例的半导体存储器件的平面图。
图22B示出了沿着图22A的线I-I'截取的截面图。
图23至图30示出了沿着图22A的线I-I'截取的截面图，其示出了根据发明构思的一些示例实施例的制造半导体存储器件的方法。
图31至图38示出了沿着图22A的线I-I'截取的截面图，其示出了根据发明构思的一些示例实施例的半导体存储器件。
图39至图41示出了沿着图22A的线I-I'截取的截面图，其示出了根据发明构思的一些示例实施例的制造半导体存储器件的方法。
图42至图43示出了根据发明构思的一些示例实施例的制造半导体存储器件的方法的截面图。
图44示出了展示根据发明构思的一些示例实施例的半导体封装件的截面图。
具体实施方式
下面将参照附图详细描述发明构思的各实施例。
图1是示出根据发明构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。
参照图1，根据一些实施例的半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL以及连接在公共源极线CSL和位线BL之间的多个单元串CSTR。
公共源极线CSL可以是设置在衬底上或设置在形成在衬底中的掺杂区上的导电层。位线BL可以是与衬底垂直间隔开的导电图案(例如，金属线)。位线BL可以二维排列，并且多个单元串CSTR可以与每条位线BL并联连接。多个单元串CSTR可以共同连接到公共源极线CSL。换句话说，多个单元串CSTR可以设置在公共源极线CSL和多条位线BL之间。在一些实施例中，公共源极线CSL可以设置为多条。在一些实施例中，可以将相同的电压施加到多条公共源极线CSL。在某些实施例中，可以对公共源极线CSL进行彼此独立的电力控制。
每个单元串可以包括：接地选择晶体管GST，其连接到公共源极线CSL；串选择晶体管SST，其连接到位线BL；以及多个存储单元晶体管MCT，其设置在接地选择晶体管GST与串选择晶体管SST之间。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。
公共源极线CSL可以共同连接到各接地选择晶体管GST的源极。设置在公共源极线CSL和位线BL之间的接地选择线GSL、多条字线WL1至WLn和串选择线SSL可以分别用作接地选择晶体管GST的栅极、存储单元晶体管MCT的各栅极、以及串选择晶体管SST的栅极。每个存储单元晶体管MCT可以包括数据存储元件。
在一些实施例中，接地选择线GSL、字线WL1至WLn和串选择线SSL可以在第一方向D1上延伸。位线BL可以在与第一方向D1交叉的第二方向D2上延伸。在与第一方向D1和第二方向D2交叉的第三方向D3上，同一存储串中的各存储单元晶体管MCT可以在彼此上方层叠。
图2A是示出根据发明构思的一些实施例的半导体存储器件的平面图。图2B是沿着图2A的线I-I'截取的截面图。图3A和图3B是图2B的区域“A”的放大图，以示出根据发明构思的一些实施例的半导体存储器件。图4A是图2B的区域“B”的放大图。
参照图2A、图2B、图3A、图3B和图4A，根据一些实施例的半导体存储器件可以包括单元阵列区CR、连接区ER和外围电路区PR。在一些实施例中，半导体存储器件可以是闪存器件。多个存储单元可以设置在单元阵列区CR中。在一些实施例中，图1的单元阵列可以设置在单元阵列区CR中。
外围电路区PR可以是设置有字线驱动器、感测放大器、行解码器和列解码器以及控制电路的区域。为了便于解释的目的，在图2A中作为示例示出了外围电路区PR设置在单元阵列区CR的一侧。可替换地，外围电路区PR还可以设置在单元阵列区CR的其他侧。在一些实施例中，当从平面图中观察时，外围电路区PR可以围绕单元阵列区CR。
连接区ER可以是设置有连接焊盘的区域，所述连接焊盘用于与将在下面描述的栅电极电连接。连接焊盘可以是栅电极的端部并且可以构成阶梯形状。
残余衬底103可以设置在外围电路区PR中，并且外围晶体管PT可以设置在残余衬底103上。外围晶体管PT可以包括栅电极PG和栅极绝缘层。外围晶体管PT可以包括PMOS晶体管和/或NMOS晶体管。
残余衬底103可以包括掩埋绝缘层BX和掩埋绝缘层BX上的外围有源层UT。残余衬底103可以是绝缘体上半导体衬底的一部分。例如，残余衬底103可以具有通过从绝缘体上硅(SOI)衬底去除下半导体层而获得的结构。残余衬底103还可以包括贯穿外围有源层UT和掩埋绝缘层BX的器件隔离层102。例如，器件隔离层102可以包含氧化硅。掩埋绝缘层BX的侧壁可以面对将在下面描述的至少一个栅电极的侧壁。
残余衬底103可以包括其上形成有外围晶体管PT的栅电极PG的顶表面103a以及与顶表面103a相对的底表面103b。在一些实施例中，残余衬底103的顶表面103a与底表面103b之间的距离(例如残余衬底103的厚度)可以在约50nm至1000μm的范围内。
外围有源层UT可以是实质上单晶硅层。在本说明书中，术语“实质上单晶”可以表示：晶界不存在于相应的层或部分中，而所述相应的层或部分具有相同的晶体取向。另外，术语“实质上单晶”也可以表示：相应的层或部分实际上是单晶的，即使晶界局部存在于所述相应的层或部分中，或者即使具有不同晶体取向的部分局部存在于所述相应的层或部分中。例如，实质上单晶层可以包括多个低角度晶界。
外围晶体管PT的源极区、漏极区和沟道区可以形成在外围有源层UT中。例如，基于外围晶体管PT的类型，外围有源层UT可以包括掺杂有P型掺杂剂或N型掺杂剂的源极区和漏极区。
根据发明构思的一些实施例，外围电路区PR可以包括体导电层10，其设置在残余衬底103下面。体导电层10可以与残余衬底103的底表面103b接触。然而，发明构思的实施例不限于此。体导电层10可以包括半导体材料和/或金属材料。例如，体导电层10可以包括诸如多晶硅层的多晶半导体层。然而，体导电层10的材料不限于硅层。在某些实施例中，体导电层10可以包括锗层或硅锗层。体导电层10也可以设置在单元阵列区CR以及外围电路区PR中。体导电层10可以具有第一导电类型。例如，第一导电类型可以是P型。体导电层10还可以被视为包括与单元阵列区CR对应的单元阵列部分、与外围电路区PR对应的外围电路部分和与连接区ER对应的连接部分。
可以提供层间电介质层IL1和IL2以覆盖外围晶体管PT。例如，层间电介质层IL1和IL2中的每一个可以包括氧化硅层和/或氮氧化硅层。层间电介质层IL1的材料可以与层间电介质层IL2的材料相同或不同。外围接触件165可以贯穿层间电介质层IL1和/或IL2。一些外围接触件165可以连接到外围晶体管PT。外围线PL可以设置在上层间电介质层IL2中并且可以连接到外围接触件165。外围接触件165和外围线PL可以包括导电材料，例如掺杂硅、金属和/或导电金属氮化物。
单元阵列区CR可以包括电极结构ST，每个电极结构ST包括顺序层叠在体导电层10上的各栅电极GP。绝缘层120可以设置在各栅电极GP之间。换句话说，栅电极GP和绝缘层120可以交替地并且重复地层叠在体导电层10上。缓冲层111可以设置在体导电层10和各栅电极GP中的最下面的栅电极GP之间。例如，绝缘层120和缓冲层111可以包括氧化硅层和/或氮氧化硅层。缓冲层111可以比绝缘层120薄。
在一些实施例中，最下面的栅电极可以对应于接地选择晶体管的栅电极(例如，图1的接地选择线GSL的至少一部分)，并且最上面的栅电极可以对应于串选择晶体管的栅电极(例如，图1的串选择线SSL的至少一部分)。最下面的栅电极和最上面的栅电极之间的各栅电极可以对应于各单元栅电极(例如，图1的字线WL1至WLn的至少一部分)。在图2B中示出了六个栅电极GP。然而，发明构思的实施例不限于此。在某些实施例中，包括在电极结构ST中的栅电极GP的数量可以是七个或更多或者可以是五个或更少。
电极结构ST中的每个栅电极GP可以在第一方向D1上延伸。在分离图案145介于其间的情况下，电极结构ST可以在第二方向D2上彼此间隔开。换句话说，可以在各电极结构ST之间设置多个分离沟槽141，并且多个分离图案145可以分别设置在多个分离沟槽141中。每个分离图案145可以在第一方向D1上延伸。例如，分离图案145可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一个。
公共源极线140可以贯穿分离图案145以连接到体导电层10。在一些实施例中，当从截面图中观察时，公共源极线140中的每一个可以具有在第一方向D1上延伸的板形状。可替换地，公共源极线140可以包括贯穿一个分离图案145的多个接触件。
公共源极线140可以包括掺杂硅、金属和导电金属氮化物中的至少一种。在一些实施例中，当公共源极线140包括掺杂硅时，公共源极线140可以具有与体导电层10的第一导电类型不同的第二导电类型。例如，第二导电类型可以是N型。在某些实施例中，当公共源极线140包括诸如钨、钛、钽和/或其任何氮化物的金属材料时，可以在体导电层10与每条公共源极线140之间附加地设置金属硅化物层(例如，硅化钨层)。
垂直结构VS可以贯穿电极结构ST以连接到体导电层10。每个垂直结构VS可以具有圆柱形状，其宽度从顶部朝向底部逐渐变小。垂直结构VS可以二维地布置在体导电层10上。在本说明书中，术语“二维布置”可以表示：当在平面图中观察时，相应的元件或部件沿彼此垂直的第一方向D1和第二方向D2布置，从而构成多行和多列。例如，沿第一方向D1布置的多个垂直结构VS可以构成一列，并且可以在一个电极结构ST中设置多列垂直结构VS。在一些实施例中，可以在一个电极结构ST中设置四列垂直结构VS，如图2A所示。然而，发明构思的实施例不限于此。在某些实施例中，可以在一个电极结构ST中设置数目小于或大于4列的垂直结构VS。在一些实施例中，构成奇数列的垂直结构VS可以设置为在第一方向D1上与构成偶数列的垂直结构VS偏移。
如图3A和图3B所示，每个垂直结构VS可以包括填充绝缘层139、沟道半导体层CP和数据存储层DS。在一些实施例中，填充绝缘层139可以具有类似于圆柱体的形状，并且沟道半导体层CP和数据存储层DS可以顺序地设置在填充绝缘层139的侧壁上。可替换地，可以省略填充绝缘层139。例如，填充绝缘层139可以包括氧化硅层。沟道半导体层CP可以包括多晶半导体材料。沟道半导体层CP可以处于与未掺杂状态相对应的本征状态，或者可以轻掺杂有第一导电类型或第二导电类型的掺杂剂。例如，沟道半导体层CP可以包括多晶硅层。可替换地，沟道半导体层CP可以包括锗或硅锗。在某些实施例中，可以提供导电层(例如，金属、导电金属氮化物或硅化物)或纳米结构(例如，碳纳米管或石墨烯)来代替沟道半导体层CP。沟道半导体层CP可以具有底部开口的管状。
数据存储层DS可以包括与栅电极GP相邻的阻挡绝缘层、与沟道半导体层CP相邻的隧道绝缘层以及设置在阻挡绝缘层与隧道绝缘层之间的电荷存储层。阻挡绝缘层可以包括高k电介质层(例如，氧化铝层或氧化铪层)。在一些实施例中，阻挡绝缘层可以是包括多个层的多层。例如，阻挡绝缘层可以包括第一阻挡绝缘层和第二阻挡绝缘层，并且第一阻挡绝缘层和第二阻挡绝缘层中的每一个可以包括氧化铝层和/或氧化铪层。全部的第一阻挡绝缘层和第二阻挡绝缘层可以沿着沟道半导体层CP垂直地延伸。可替换地，第一阻挡绝缘层的一部分可以在栅电极GP和绝缘层120之间延伸。
电荷存储层可以包括具有导电纳米点的电荷捕获层或绝缘层。电荷捕获层可以包括例如氮化硅层。隧道绝缘层可以包括氧化硅层和/或高k电介质层(例如，氧化铪层或氧化铝层)。电荷存储层和隧道绝缘层可以沿着沟道半导体层CP垂直地延伸。
如图3A和图3B所示，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb和填充绝缘层139的底表面139b可以设置在实质上相同的水平高度处和/或可以设置在实质上相同的平面上。在一些实施例中，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb和填充绝缘层139的底表面139b可以与体导电层10的顶表面10a接触。在某些实施例中，取决于将在后面描述的平坦化处理，在数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb和填充绝缘层139的底表面139b之间可存在水平高度差异。
沟道半导体层CP的底表面CPb和体导电层10的顶表面10a可以是实质上相同的表面。可以观察到沟道半导体层CP与体导电层10之间的界面。然而，发明构思的实施例不限于此。如图3A所示，缓冲层111的底表面可以与体导电层10的顶表面10a接触，并且可以被设置在与数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb和填充绝缘层139的底表面139b实质相同的水平高度处。可替换地，如图3B所示，可以在缓冲层111和体导电层10之间设置蚀刻停止层113。蚀刻停止层113的底表面可以与体导电层10的顶表面10a接触并且可以被设置在与数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb和填充绝缘层139的底表面139b实质相同的水平高度处。例如，蚀刻停止层113可以包括金属氧化物层，例如氧化铝层。
垂直结构VS可以在其上部包括焊盘图案128。焊盘图案128可以包括掺杂多晶硅或金属。焊盘图案128的侧壁可以与数据存储层DS的内侧壁接触。
位线BL可以设置在垂直结构VS上。每条位线BL可以共同连接到多个垂直结构VS。为了便于说明和图示的方便，在图2A中示出一些位线BL。位线BL可以通过位线接触件164电连接到垂直结构VS。将位线BL连接到垂直结构VS的方法不限于图2A和图2B，而是可以进行各种修改。在某些实施例中，可以在位线BL和位线接触件164之间设置多条子位线。位线BL和位线接触件164可以包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。
如图4A所示，体导电层10的厚度T3可以小于残余衬底103的厚度。在一些实施例中，掩埋绝缘层BX的厚度T2可以大于体导电层10的厚度T3。例如，掩埋绝缘层BX的厚度T2可以在体导电层10的厚度T3的大约1.5倍至大约5倍的范围内。掩埋绝缘层BX的厚度T2可以大于外围有源层UT厚度T1。例如，掩埋绝缘层BX的厚度T2可以是在外围有源层UT的厚度T1的大约1.5倍至大约5倍的范围内。体导电层10的厚度T3可以大于外围有源层UT的厚度T1。例如，体导电层10的厚度T3可以在外围有源层UT的厚度T1的大约1.1倍至大约3倍的范围内。
残余衬底103的顶表面103a可以比多个栅电极GP中的最下面的栅电极GP高，并且可以比多个栅电极GP中的最上面的栅电极GP低。例如，外围有源层UT的顶表面的高度可以高于多个栅电极GP中最靠近体导电层10的第一栅电极GP_L1的顶表面的高度。例如，第一栅电极GP_L1可以是下选择栅电极。在一些实施例中，外围有源层UT的顶表面的高度可以高于多个栅电极GP中次靠近体导电层10的第二栅电极GP_L2的顶表面的高度。可替换地，外围有源层UT的顶表面的高度可以低于第二栅电极GP_L2的顶表面的高度。
连接导电图案SK可以贯穿残余衬底103以连接到体导电层10。例如，连接导电图案SK可以贯穿外围有源层UT和掩埋绝缘层BX。连接导电图案SK可以设置在外围电路区PR中。连接导电图案SK可以包括掺杂半导体材料、金属和导电金属氮化物中的至少一种。在一些实施例中，连接导电图案SK可以具有与体导电层10相同的导电类型(例如，第一导电类型)。例如，连接导电图案SK可以包括掺杂有P型掺杂剂的多晶硅。连接导电图案SK的下部的宽度可以小于连接导电图案SK的上部的宽度。例如，连接导电图案SK的顶表面SKa的宽度可以大于连接导电图案SK的底表面SKb的宽度。可以根据设置有该连接导电图案SK的孔区域的蚀刻轮廓来确定连接导电图案SK的形状。
连接导电图案SK的底表面SKb可以与体导电层10的顶表面接触。例如，连接导电图案SK的底表面SKb的高度可以与体导电层10的顶表面的高度实质相同。连接导电图案SK的底表面SKb可以设置在与垂直结构VS的底表面实质相同的水平高度处。例如，连接导电图案SK的底表面SKb可以设置在与数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb和填充绝缘层139的底表面139b实质相同的水平高度处。
连接导电图案SK的顶表面SKa可以设置在与残余衬底103的顶表面实质相同的水平高度处。例如，连接导电图案SK的垂直长度h1可以实质上等于残余衬底103的厚度。
连接导电图案SK可以连接到外围接触件165中的至少一个。在一些实施例中，当操作半导体存储器件时，可以通过外围接触件165和连接导电图案SK向体导电层10提供期望的(和/或可替换地，预定的)电压。例如，期望的(和/或可选地，预定的)电压可以是擦除电压。
上互连线ML可以设置在位线BL和外围线PL上。上互连线ML可以通过上接触件191连接到位线BL和/或外围线PL。上互连线ML和上接触件191可以包括金属或导电金属氮化物。
保护层193可以设置在上互连线ML上。保护层193可以覆盖上层间电介质层IL2。例如，保护层193可以包括氮化硅层或氮氧化硅层。开口可以贯穿保护层193以暴露上互连线ML。然而，为了说明和图示的简单和方便，省略了开口的图示。
根据发明构思的一些实施例的半导体存储器件可以包括连接到体导电层10的连接导电图案SK。可以通过连接导电图案SK将期望的(和/或可替换地，预定的)电压施加到体导电层10。另外，残余衬底103可以不设置在根据发明构思的一些实施例的半导体存储器件的单元阵列区CR和连接区ER中。垂直结构VS可以通过厚度相对薄的体导电层10而连接到公共源极线140。结果，根据发明构思的一些实施例，可以减小半导体存储器件的厚度。因此，可以通过增加在半导体存储器件中层叠的栅电极的数量和/或包括多个栅电极的栅极层叠的数量，来增加半导体存储器件的集成密度。
图4B至图4F是与图2B的区域“B”相对应的放大截面图，以说明根据发明构思的一些实施例的半导体存储器件。在下文中，为了解释的简单和方便，将省略与上述实施例中相同的元件或组件的描述。
参照图4B，根据本实施例的半导体存储器件的残余衬底103可以不包括掩埋绝缘层，这与图4A不同。例如，残余衬底103可以是不具有掩埋绝缘层的单晶硅层。根据发明构思的一些实施例的半导体存储器件可以包括绝缘间隔物SKs，其设置在连接导电图案SK和残余衬底103之间。绝缘间隔物SKs可以包括氧化硅、氮氧化硅和氮化硅中的至少一种。连接导电图案SK可以通过绝缘间隔物SKs与残余衬底103电隔离。
参照图4C，根据本实施例的半导体存储器件可以包括穿通电极VI，其贯穿体导电层10以连接至连接导电图案SK。穿通电极VI可以由金属、导电金属氮化物和掺杂半导体材料中的至少一种形成。连接导电图案SK连接到图4C中的穿通电极VI和外围接触件165。可替换地，连接导电图案SK可以不连接到外围接触件165。穿通电极VI可以设置在贯穿体导电层10的接触孔HC中。穿通电极VI的下部的宽度可以大于穿通电极VI的上部的宽度。可以通过穿通电极VI和连接导电图案SK将期望的(和/或可替换地，预定的)电压施加到外围有源层UT的一部分。
参照图4D、图4E和图4F，连接导电图案SK的顶表面SKa可以高于残余衬底103的顶表面。在一些实施例中，如图4D所示，连接导电图案SK的顶表面SKa可以低于外围晶体管PT的栅电极PG的顶表面PGa。连接导电图案SK的垂直长度h2可以大于残余衬底103的厚度。在一些实施例中，如图4E所示，连接导电图案SK的顶表面SKa可以设置在与外围晶体管PT的栅电极PG的顶表面PGa实质相同的水平高度处。连接导电图案SK的垂直长度h3可以大于残余衬底103的厚度。在一些实施例中，如图4F所示，连接导电图案SK的顶表面SKa可以高于外围晶体管PT的栅电极PG的顶表面PGa。连接导电图案SK的垂直长度h4可以大于残余衬底103的厚度。可以根据连接导电图案SK的形成时间来确定连接导电图案SK的顶表面SKa的高度和连接导电图案SK的垂直长度，这些将在下面的制造方法中更详细地描述。
图5是示出根据发明构思的一些实施例的半导体存储器件的平面图。图6至图14是沿着图5的线I-I'截取的截面图，以示出根据发明构思的一些实施例的制造半导体存储器件的方法。
参照图5和图6，可以提供包括单元阵列区CR和外围电路区PR的半导体衬底100。为了说明和图示的简单和方便，省略图2A和图2B的连接区ER。半导体衬底100可以是绝缘体上半导体衬底。例如，半导体衬底100可以是绝缘体上硅(SOI)衬底。半导体衬底100可以包括下半导体层LS、上半导体层US以及在下半导体层LS与上半导体层US之间的掩埋绝缘层BX。下半导体层LS可以比掩埋绝缘层BX厚。下半导体层LS和上半导体层US可以是实质上单晶的。下半导体层LS和上半导体层US可以是掺杂有第一导电类型掺杂剂的半导体层。第一导电类型可以是P型。
可以在外围电路区PR中形成孔区域HB。孔区域HB的平面形状可以是圆形或者可以是沿一个方向延伸的线形。孔区域HB可以贯穿上半导体层US和掩埋绝缘层BX。当形成孔区域HB时，也可以蚀刻下半导体层LS的上部。换句话说，孔区域HB可以延伸到下半导体层LS的上部中。
可以在孔区域HB中形成连接导电图案SK。在一些实施例中，连接导电图案SK的形成可以包括：形成填充孔区域HB的导电层，以及对导电层执行平坦化处理，直到暴露出上半导体层US的顶表面。可以在下半导体层LS中形成连接导电图案SK的下部SKc。
连接导电图案SK可以由掺杂半导体材料、金属和导电金属氮化物中的至少一种形成。在一些实施例中，当连接导电图案SK由P型半导体材料形成时，可以另外执行掺杂剂的掺杂处理，或者可以与沉积处理一起执行掺杂剂的掺杂处理。
参照图5和图7，可以在外围电路区PR中形成器件隔离层102和外围晶体管PT。器件隔离层102可以贯穿上半导体层US和掩埋绝缘层BX。在本实施例中，器件隔离层102的底表面可以与下半导体层LS的顶表面相一致。可替换地，器件隔离层102的底表面可以与下半导体层LS的顶表面间隔开。可以在外围电路区PR的上半导体层US中形成图5的外围杂质区171。可以根据外围晶体管PT的类型来确定外围杂质区171的导电类型。外围杂质区171的底表面可以对应于上半导体层US的底表面。外围晶体管PT的形成可以包括：在外围杂质区171上形成栅电极PG。栅电极PG的顶表面PGa可以高于连接导电图案SK的顶表面。
在形成外围晶体管PT之后，第一层间电介质层131可以形成为覆盖半导体衬底100。例如，第一层间电介质层131可以由氧化硅层形成。可以去除单元阵列区CR中的半导体衬底100的上部100u以形成凹陷区RR。在一些实施例中，可以去除单元阵列区CR中的上半导体层US和掩埋绝缘层BX。结果，可以暴露单元阵列区CR的下半导体层LS的顶表面100b。在下文中，上半导体层US的保留在外围电路区PR中的一部分被称为外围有源层UT。凹陷区RR的形成可以包括：在半导体衬底100上形成暴露单元阵列区CR的掩模图案，以及通过使用掩模图案作为蚀刻掩模来蚀刻第一层间电介质层131和半导体衬底100。蚀刻处理可以包括多种干法蚀刻处理和/或湿法蚀刻处理。
根据发明构思的一些实施例，可以在半导体衬底100上形成参照图3B描述的蚀刻停止层113。蚀刻停止层113可以被限定在单元阵列区CR中。蚀刻停止层113可由相对于下文将描述的绝缘层120和牺牲层125二者具有蚀刻选择性的材料形成。例如，蚀刻停止层113可以包括诸如氧化铝层的金属氧化物层。可替换地，可以省略蚀刻停止层113。蚀刻停止层113可以在该步骤中形成，或者蚀刻停止层113也可以在形成将在下面描述的缓冲层111之后形成。
参照图5和图8，可以在单元阵列区CR中形成缓冲层111，然后可以在缓冲层111上交替地并重复地形成牺牲层125和绝缘层120。缓冲层111可以是氧化硅层。例如，缓冲层111可以通过热氧化处理形成。牺牲层125可以由相对于绝缘层120具有蚀刻选择性的材料形成。换句话说，牺牲层125可以由这样的材料形成：在使用期望的(和/或可替换地，预定的)蚀刻配方蚀刻牺牲层125的过程中，该材料在被蚀刻的同时使得对绝缘层120的蚀刻最小化。
可以通过绝缘层120的蚀刻速率与牺牲层125的蚀刻速率的比率来定量地表示蚀刻选择性。在一些实施例中，绝缘层120的蚀刻速率与牺牲层125的蚀刻速率的比率可以在1:10至1:200(特别是1:30至1:100)的范围内。例如，每个牺牲层125可以是氮化硅层、氮氧化硅层或多晶硅层，并且每个绝缘层120可以是氧化硅层。牺牲层125和绝缘层120可以使用例如化学气相沉积(CVD)方法来形成。可以去除外围电路区PR的牺牲层125和绝缘层120。之后，可以形成第二层间电介质层132以覆盖外围电路区PR。例如，第二层间电介质层132可以包括氧化硅层。
参照图5和图9，垂直结构VS可以形成为贯穿各个牺牲层125和各个绝缘层120。垂直结构VS可以连接到下半导体层LS。垂直结构VS的形成可以包括：通过各向异性蚀刻处理来形成贯穿牺牲层125和绝缘层120以暴露半导体衬底100的垂直孔CH，以及在垂直孔CH中顺序沉积数据存储层DS、沟道半导体层CP以及填充绝缘层139。数据存储层DS、沟道半导体层CP和填充绝缘层139可以实质上与参照图3A和图3B所描述的相同，并且可以使用CVD方法、原子层沉积(ALD)方法和溅射方法中的至少一种来形成。数据存储层DS和沟道半导体层CP可以沿每个垂直孔CH的侧壁和底表面共形地形成。填充绝缘层139可以完全填充各垂直孔CH。可以去除填充绝缘层139和沟道半导体层CP的上部以在垂直孔CH中形成各凹陷区，并且可以形成焊盘图案128以填充垂直孔CH中的凹陷区。焊盘图案128可以由掺杂多晶硅或金属形成。
垂直结构VS的下部VS_B可以插入半导体衬底100中，例如，插入下半导体层LS的上部中。换句话说，在形成垂直孔CH的过程中，由于过蚀刻，垂直孔CH的底表面可以低于下半导体层LS的顶表面100b。结果，垂直结构VS的下部VS_B可以掩埋在下半导体层LS中。每个垂直结构VS的底部部分VS_B中，数据存储层DS可以围绕沟道半导体层CP的底部部分。沟道半导体层CP可以通过数据存储层DS与下半导体层LS间隔开。
参照图5和图10，分离沟槽141可以形成为贯穿各个牺牲层125和各个绝缘层120。分离沟槽141可以暴露下半导体层LS的顶表面100b。可替换地，图3B的缓冲层111或蚀刻停止层113可以保留在分离沟槽141中。分离沟槽141可以使用各向异性蚀刻处理形成。
参照图5和图11，可以用栅电极GP替代牺牲层125。换句话说，可以去除由分离沟槽141暴露的牺牲层125，然后可以在通过去除牺牲层125而形成的空区域中形成栅电极GP。例如，可以使用包含磷酸的蚀刻溶液来执行去除牺牲层125。根据一些实施例，在形成栅电极GP之前，阻挡绝缘层可以共形地形成在通过去除牺牲层125而形成的空区域中。
可以在分离沟槽141中形成分离图案145和公共源极线140。公共源极线140可以贯穿分离图案145以连接到半导体衬底100。在一些实施例中，当在截面图中观看时，每条公共源极线140可以形成为沿第一方向D1延伸的板形。在一些实施例中，分离图案145可以形成为覆盖分离沟槽141侧壁的间隔物形状，并且公共源极线140可以形成为填充分离沟槽141。可替换地，可以形成贯穿分离图案145的接触孔，然后，公共源极线140可以形成为填充接触孔。分离图案145可以由氧化硅层、氮化硅层和氮氧化硅层中的至少一种形成。公共源极线140可以由掺杂硅、金属和导电金属氮化物中的至少一种形成。
在一些实施例中，当公共源极线140包括掺杂硅时，公共源极线140可以用与下半导体层LS的第一导电类型不同的第二导电类型的掺杂剂来原位掺杂。例如，第二导电类型可以是N型。
第三层间电介质层135和第四层间电介质层136可以形成为覆盖单元阵列区CR和外围电路区PR。位线接触件164可以形成为贯穿第三层间电介质层135并且可以连接到垂直结构VS。外围接触件165可以形成为贯穿外围电路区PR的第一层间电介质层至第三层间电介质层131、132和135。至少一些外围接触件165可以连接到外围晶体管PT。至少另一外围接触件165可以连接到连接导电图案SK。可以在第四层间电介质层136中形成位线BL和外围线PL。第五层间电介质层137可以形成为覆盖位线BL和外围线PL。第三层间电介质层至第五层间电介质层135、136和137中的每一个可以由氧化硅层形成。位线BL、外围线PL以及接触件164和165可以由金属(例如钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、和过渡金属(例如钛或钽)中的至少一种形成。
参照图5和图12，可以执行去除下半导体层LS的处理。可以在第五层间电介质层137上设置载体衬底CS，然后，可以翻转半导体衬底100和载体衬底CS，使得半导体衬底100的底表面朝上。可以在半导体衬底100的下表面朝上的状态下执行去除下半导体层LS的处理。载体衬底CS可以是诸如玻璃衬底的绝缘衬底，或者可以是诸如金属衬底的导电衬底。在一些实施例中，载体衬底CS可以通过介于载体衬底CS与第五层间电介质层137之间的粘合带和/或粘合层而附接到第五层间电介质层137上。
去除下半导体层LS的处理可以包括化学机械抛光(CMP)处理。可以通过去除下半导体层LS的处理来暴露沟道半导体层CP。换句话说，在去除下半导体层LS的处理中，可以去除数据存储层DS的围绕沟道半导体层CP的那部分以暴露沟道半导体层CP的端部。在一些实施例中，可以执行去除下半导体层LS的处理，直到图11的垂直结构VS的下部VS_B被去除为止。
通过去除下半导体层LS的处理，半导体衬底100可以从单元阵列区CR中去除。因此，在单元阵列区CR中，可以暴露缓冲层111，或者可以暴露图3B的蚀刻停止层113。由于形成参照图7所述的凹陷区RR的处理，半导体衬底100的一部分可以保留在外围电路区PR中。以下，将半导体衬底100的剩余部分称为“残余衬底103”。残余衬底103可以包括暴露的底表面103b和与底表面103b相对的顶表面103a。残余衬底103的底表面103b可以是掩埋绝缘层BX的底表面。残余衬底103的顶表面103a可以是外围有源层UT的顶表面。
在去除下半导体层LS的处理中，也可以去除连接导电图案SK的下部SKc。结果，连接导电图案SK的底表面SKb可以设置在与残余衬底103的底表面103b实质相同的水平高度处。在一些实施例中，连接导电图案SK的底表面SKb可以设置在与沟道半导体层CP的底表面(例如，暴露表面)实质相同的水平高度处。
参照图5和图13，可以形成覆盖单元阵列区CR和外围电路区PR的体导电层10。体导电层10可以包括半导体材料和/或金属材料。例如，体导电层10可以由多晶硅形成。体导电层10可以用第一导电类型的掺杂剂来原位掺杂。体导电层10可以通过CVD法或ALD法形成。在一些实施例中，体导电层10的形成可以包括：形成非晶硅层并且对非晶硅层执行热处理工艺。可以在约700摄氏度至约1000摄氏度的温度下进行热处理工艺。例如，体导电层10的厚度可以在约5nm至约100μm的范围内。
可以在外围电路区PR中的残余衬底103的底表面103b上形成体导电层10。体导电层10可以连接到连接导电图案SK的底表面SKb。体导电层10可以连接到单元阵列区CR中的沟道半导体层CP。例如，体导电层10可以与沟道半导体层CP直接接触。在形成体导电层10之后，可以对体导电层10执行诸如CMP处理的平坦化处理。可替换地，可以不执行平坦化处理。
参照图5和图14，可以执行去除载体衬底CS的处理。之后，可以执行后续处理来完成制造半导体存储器件的处理。
根据发明构思的一些实施例，在单元阵列区CR中，可以去除半导体衬底100，同时可以暴露出沟道半导体层CP。因此，在没有额外的蚀刻处理的情况下，体导电层10可以连接到沟道半导体层CP。结果，可以简化半导体存储器件的制造处理。
根据发明构思的一些实施例，在外围电路区PR中，可以去除半导体衬底100的一部分，同时可以暴露连接导电图案SK。因此，体导电层10可以连接到连接导电图案SK，而无需额外的蚀刻处理。
图15至图17是沿着图5的线I-I'截取的截面图，以示出根据发明构思的一些实施例的制造半导体存储器件的方法。
参照图5和图15，在外围电路区PR中形成孔区域HB之后，可以在半导体衬底100上形成导电层194以填充孔区域HB。导电层194可以由掺杂半导体材料、金属和导电金属氮化物中的至少一种形成。例如，导电层194可以由P型多晶硅形成。例如，导电层194可以通过CVD处理形成。
参照图5、图16和图17所示，可以对导电层194图案化以形成填充孔区域HB的连接导电图案SK和外围晶体管PT的外围栅电极PG。换句话说，连接导电图案SK和外围栅电极PG可以由同一层形成。图案化处理可以包括至少执行一次的蚀刻处理。连接导电图案SK可以包括从残余衬底103的顶表面向上突出的突起SKd。在一些实施例中，连接导电图案SK的顶表面SKa可以形成在与外围栅电极PG的顶表面PGa实质相同的水平高度处。之后，可以执行参照图8至图14描述的过程以制造图17所示的半导体存储器件。
图18至图20是沿着图5的线I-I'截取的截面图，以示出根据发明构思的一些实施例的制造半导体存储器件的方法。
参照图5和图18，可以在外围电路区PR中形成器件隔离层102和外围晶体管PT。外围晶体管PT可以包括外围栅电极PG。之后，可以形成第一层间电介质层131以覆盖外围栅电极PG的顶表面PGa。
参照图5、图19和图20，连接导电图案SK可以形成为贯穿第一层间电介质层131、上半导体层US和掩埋绝缘层BX。可以在孔区域HB中形成连接导电图案SK。连接导电图案SK可以包括从残余衬底103的顶表面向上突出的突起SKd。在一些实施例中，连接导电图案SK的顶表面SKa可以高于外围栅电极PG的顶表面PGa。可以去除单元阵列区CR中的半导体衬底100的上部100u以形成凹陷区RR。之后，可以执行参照图8至图14描述的过程以制造图20所示的半导体存储器件。
图21是示出根据发明构思的一些实施例的半导体存储器件的截面图。
根据发明构思的一些实施例的半导体存储器件可以包括第一半导体芯片C1和第二半导体芯片C2。第一半导体芯片C1可以与第二半导体芯片C2实质相同或相似，并且第一半导体芯片C1和第二半导体芯片C2可以是存储芯片。
第一半导体芯片C1的体导电层10F(在下文中，被称为“第一体导电层”)的底表面可以面向第二半导体芯片C2的体导电层10S(在下文中，被称为“第二体导电层”)的底表面。换句话说，在半导体存储器件中，第一半导体芯片C1和第二半导体芯片C2可以彼此连接，使得第一体导电层10F和第二体导电层10S彼此相邻。第一体导电层10F可以电连接到第二体导电层10S。在一些实施例中，第一体导电层10F的底表面可以与第二体导电层10S的底表面直接接触。可替换地，在某些实施例中，可以在第一体导电层10F与第二体导电层10S之间设置额外的导电层。
可以设置贯穿第一体导电层10F的接触孔HC，并且可以在该接触孔HC中设置穿通电极VI。另外，也可以设置贯通第二体导电层10S的接触孔HC，在接触孔HC内设置穿通电极VI。穿通电极VI可以连接到连接导电图案SK。第一半导体芯片C1的穿通电极VI和第二半导体芯片C2的穿通电极VI可以彼此直接连接或者可以通过布置在其间的附加导电层而彼此连接。
图22A图示了示出根据发明构思的一些示例实施例的半导体存储器件的平面图。图22B示出了沿着图22A的线I-I'截取的截面图。图22B的部分A对应于图3A和图3B。
参照图22A和图22B，半导体存储器件可以设置为包括单元阵列区CR和外围电路区PR。例如，半导体存储器件可以是闪存器件。单元阵列区CR可以是设置有多个存储单元的区域，并且根据发明构思的一些示例实施例，图1的单元阵列可以设置在单元阵列区CR上。外围电路区PR可以是设置有字线驱动器、感测放大器、行解码器和列解码器以及控制电路的区域。为了简要描述，外围电路区PR被示出为位于单元阵列区CR的一侧上，但是应该认识到，外围电路区PR可以额外设置在单元阵列区CR的其他侧中的至少一侧处。例如，外围电路区PR可以围绕单元阵列区CR。
外围电路区PR可以包括残余衬底103上的外围晶体管PT。外围晶体管PT可以包括外围杂质区171和外围杂质区171上的栅电极。外围晶体管PT可以包括PMOS晶体管和/或NMOS晶体管，并且外围杂质区171可以具有基于晶体管的类型而确定的导电类型的导电性。下面将参照图42和图43进一步详细讨论外围杂质区171的导电性。
残余衬底103可以包括其上形成栅电极的顶表面103a以及与顶表面103a相对的底表面103b。例如，残余衬底103可以具有厚度T2，顶表面103a和底表面103b之间的距离在约50nm至约1000μm的范围内。外围杂质区171的底表面可以与残余衬底103的底表面103b间隔开。
残余衬底103可以源自半导体衬底或半导体晶片。例如，残余衬底103可以是实质上单晶硅层。在本说明书中，术语“实质上单晶”可以表示物体具有相同的晶体取向，而没有任何晶界。术语“实质上单晶”也可以表示：即使存在局部晶界或不同的取向，物体或部分也实质上是单晶。例如，实质上单晶层可以包括多个低角度晶界。
根据发明构思的一些示例实施例，外围电路区PR可以包括在残余衬底103下方的体导电层10。体导电层10可以与残余衬底103的底表面103b接触，但是发明构思不限于此。体导电层10可以包括半导体材料和/或金属材料。例如，体导电层10可以包括诸如多晶硅层的多晶半导体层。体导电层10可以不限于硅层，而可以包括锗层、硅锗层等。体导电层10可以不仅设置在外围电路区PR上，而且设置在单元阵列区CR上。体导电层10的厚度T1可以小于残余衬底103的厚度T2。例如，体导电层10的厚度T1可以在约5nm至约100μm的范围内。体导电层10可以具有第一导电性。例如，第一导电类型可以是p型导电类型。
层间电介质层131、132、135、136和137可以设置为覆盖外围晶体管PT。例如，层间电介质层131、132、135、136和137可以包括氧化硅层和/或氮氧化硅层。层间电介质层131、132、135、136和137中的至少一个可以由与层间电介质层131、132、135、136和137中的至少另一个的材料不同的材料形成(例如，氧化硅相对氮氧化硅、CVD氧化物相对HDP氧化物，等)。层间电介质层131、132、135、136和137中的至少一个可以由与层间电介质层131、132、135、136和137中的至少另一个的材料相同的材料形成。外围接触件165可以设置为贯穿第一层间电介质层至第三层间电介质层131、132和135，并且外围接触件165可以连接至外围晶体管PT。可以在第四层间电介质层136中设置外围线PL，并且外围线PL可以连接到外围接触件165。外围接触件165和外围线PL可以包括诸如掺杂硅、金属和导电金属氮化物的导电材料。
单元阵列区CR可以包括电极结构ST，每个电极结构ST包括顺序地层叠在体导电层10上的栅电极GP。绝缘层120可以设置在各栅电极GP之间。例如，各个栅电极GP和各个绝缘层120可以交替、重复地层叠在体导电层10上。缓冲层111可以设置在体导电层10和各个栅电极GP中最下面的栅电极GP之间。例如，绝缘层120和缓冲层111可以包括氧化硅层和/或氮氧化硅层。缓冲层111可以比绝缘层120薄。
例如，各个栅电极GP中最下面的栅电极GP可以是接地选择晶体管的栅电极(例如，图1的接地选择线GSL的一部分)，各个栅电极GP中最上面的栅电极GP可以是串选择晶体管的栅电极(例如，图1的串选择线SSL的一部分)。最下面的栅电极和最上面的栅电极之间的其他栅电极可以是单元栅电极(例如，图1的字线WL1至WLn的各部分)。尽管图中示出了六个栅电极GP垂直层叠，但栅电极GP的数量可以多于或少于图中所示的数量。
电极结构ST中的每个栅电极GP可以在第一方向D1上延伸。电极结构ST可以跨越分离图案145在第二方向D2上彼此间隔开。例如，可以在电极结构ST中设置分离沟槽141，并且可以在分离沟槽141中设置分离图案145。每个分离图案145可以在第一方向D1上延伸。例如，分离图案145可以包括氧化硅层、氮化硅层和氮氧化硅层中的一个或多个。
公共源极线140可设置为贯穿分离图案145并且可以连接到体导电层10。例如，每一条公共源极线140可以具有沿着第一方向D1延伸的板形。可替换地，公共源极线140可以包括多个接触件，每个接触件贯穿一个分离图案145。
公共源极线140可以包括掺杂硅、金属和导电金属氮化物中的一种或多种。例如，当公共源极线140包括掺杂硅时，公共源极线140可以具有与体导电层10的导电性不同的导电性或第二导电性。例如，第二导电性可以是n型导电类型。可替换地，当公共源极线140包括诸如钨、钛、钽或其任何氮化物的金属材料时，公共源极线140和体导电层10可以在其间设置有包括硅化钨等的额外的金属硅化物层。
垂直结构VS可以设置为贯穿电极结构ST并且可以连接到体导电层10。每个垂直结构VS可以具有宽度从其顶部向其底部减小的圆柱形状。垂直结构VS可以二维地布置在体导电层10上。在本说明书中，术语“二维布置”可以表示一些部件沿着彼此垂直的第一方向D1和第二方向D2布置为多行和多列。例如，沿着第一方向D1布置的多个垂直结构VS可以形成一列，并且一个电极结构ST中可以设置多列垂直结构VS。例如，如图22A所示，可以在一个电极结构ST中设置四列垂直结构VS，但这仅仅是一个示例，使得在一个电极结构ST中可以设置多于或少于4列。在一些实施例中，奇数列的垂直结构VS可以在第一方向D1上与偶数列的垂直结构VS偏移。
垂直结构VS可以包括其顶部处或其顶部上的焊盘图案128。焊盘图案128可以包括多晶硅或金属。焊盘图案128可以具有与数据存储层DS的内表面接触的各侧壁。
位线BL可以设置在垂直结构VS上。位线BL可以各自共同连接到多个垂直结构VS。为了简化描述，在图22A中未示出所有位线BL。位线BL可以通过位线接触件164电连接到垂直结构VS。位线BL和垂直结构VS之间的连接类型不限于图22A中所示的连接类型，而是可以采用多种连接类型。例如，可以在位线BL和位线接触件164之间提供辅助位线。位线BL和位线接触件164可以包括金属(例如，钨、铜或铝)、导电金属氮化物(例如氮化钛或氮化钽)和过渡金属(例如钛或钽)中的一种或多种。
在根据发明构思的一些示例实施例的半导体存储器件中，在单元阵列区CR上可以不设置残余衬底103。垂直结构VS可以通过厚度相对较小的体导电层10而连接到公共源极线140。结果，根据发明构思的一些示例实施例的半导体存储器件的厚度可以减小。厚度的减小可允许半导体存储器件增加层叠的栅电极的数量和/或包括层叠栅电极的栅极层叠的数量，从而提高半导体存储器件的集成度。
图23至图30示出沿着图22A的线I-I'截取的截面图，其示出了根据发明构思的一些示例实施例的制造半导体存储器件的方法。
参照图22A和图23，半导体衬底100可以设置为包括单元阵列区CR和外围电路区PR。例如，半导体衬底100可以是单晶硅衬底。半导体衬底100可以掺杂有例如第一导电类型的杂质。第一导电类型可以是p型导电类型。可以在外围电路区PR上形成外围晶体管PT。外围晶体管PT的形成可以包括：形成外围杂质区171并且在外围杂质区171上形成栅电极。外围晶体管PT的类型可以确定外围杂质区171的导电性。在形成外围晶体管PT之后，可以形成第一层间电介质层131以覆盖半导体衬底100。例如，第一层间电介质层131可以由氧化硅层形成。
参照图22A和图24，可以去除单元阵列区CR上的半导体衬底100的上部100u以形成凹陷区RR。凹陷区RR的形成可以引起在单元阵列区CR上的半导体衬底100的顶表面100b与外围电路区PR上的半导体衬底100的顶表面100a之间的台阶差。例如，从半导体衬底100去除的上部100u的厚度可以在约50nm至约1000μm的范围内。凹陷区RR的形成可以包括：在半导体衬底100上形成暴露单元阵列区CR的掩模图案，并且使用掩模图案作为蚀刻掩模对第一层间电介质层131和半导体衬底100执行蚀刻处理。蚀刻处理可以包括多个干法蚀刻处理或湿法蚀刻处理。
根据发明构思的一些示例实施例，可以在半导体衬底100上形成参照图3B讨论的蚀刻停止层113。实质上可以仅在单元阵列区CR上形成蚀刻停止层113。蚀刻停止层113可以包括对将在下面讨论的所有绝缘层120和牺牲层125表现出蚀刻选择性的材料。例如，蚀刻停止层113可以包括诸如氧化铝层的金属氧化物层。可替换地，可以不形成蚀刻停止层113。蚀刻停止层113的形成可以在该步骤中执行，或者可以在形成将在下面讨论的缓冲层111之前执行蚀刻停止层113的形成。
参照图22A和图25，可以在单元阵列区CR上形成缓冲层111，然后可以在缓冲层111上交替、重复地形成多个牺牲层125和多个绝缘层120。缓冲层111可以包括氧化硅层。例如，缓冲层111可以通过热氧化而形成。牺牲层125和绝缘层120可以包括对彼此表现出蚀刻选择性的材料。例如，牺牲层125可以由这样的材料形成：当使用期望的(和/或可替换地，预定的)蚀刻配方蚀刻牺牲层125时，该材料可以在被蚀刻的同时抑制对绝缘层120的蚀刻。
该蚀刻选择性可以定量地表示为牺牲层125的蚀刻速率与绝缘层120的蚀刻速率的比率。在一些实施例中，牺牲层125可以包括相对于绝缘层120表现出蚀刻选择性为约1:10至约1:200(更窄地，约1:30至约1:100)的材料之一。例如，牺牲层125可以包括氮化硅层、氮氧化硅层或多晶硅层，并且绝缘层120可以包括氧化硅层。牺牲层125和绝缘层120可以通过化学气相沉积(CVD)形成。牺牲层125和绝缘层120可以形成在外围电路区PR上，然后从外围电路区PR去除。之后，可以形成第二层间电介质层132以覆盖外围电路区PR。例如，第二层间电介质层132可以包括氧化硅层，但是不限于此。
参照图22A和图26，垂直结构VS可以形成为贯穿牺牲层125和绝缘层120并且连接到半导体衬底100。可以执行各向异性蚀刻处理以形成垂直孔CH，所述垂直孔CH贯穿牺牲层125和绝缘层120并暴露半导体衬底100，然后可执行沉积处理以在每个垂直孔CH中顺序沉积数据存储层DS、沟道半导体层CP和填充绝缘层139，从而形成垂直结构VS。数据存储层DS、沟道半导体层CP和填充绝缘层139可以被配置为与参照图3A和图3B所讨论的相同，并且可以通过化学气相沉积、原子层沉积和溅射中的一种或多种来形成。数据存储层DS和沟道半导体层CP可以沿着垂直孔CH的侧壁和底层表面共形地形成。填充绝缘层139可以完全填充垂直孔CH。可以去除填充绝缘层139和沟道半导体层CP的上部，然后可以形成焊盘图案128以填充被去除的上部。焊盘图案128可以包括金属或掺杂多晶硅。
垂直结构VS可以具有插入半导体衬底100上部的下部VS_B。例如，当形成垂直孔CH时，可以将垂直孔CH的底层表面过蚀刻至半导体衬底100的顶表面100b之下，结果，垂直结构VS的下部VS_B可以嵌入半导体衬底100的上部中。在垂直结构VS的每个下部VS_B中，沟道半导体层CP的下部可以被数据存储层DS围绕。沟道半导体层CP可以跨越数据存储层DS与半导体衬底100间隔开。
参照图22A和图27，分离沟槽141可以形成为贯穿牺牲层125和绝缘层120。分离沟槽141可以暴露半导体衬底100的顶表面100b，但是发明构思不限于此。参照图3B讨论的缓冲层111或蚀刻停止层113可以保留在分离沟槽141中。分离沟槽141可以通过各向异性蚀刻处理形成。
参照图22A和图28，可以用栅电极GP替代牺牲层125。例如，可以执行处理来去除暴露于分离沟槽141的牺牲层125，并且可以在去除了牺牲层125的空间中形成栅电极GP。可以使用包括磷酸的蚀刻剂来去除牺牲层125。在一些实施例中，在形成栅电极GP之前，阻挡绝缘层可以共形地形成在去除了牺牲层125的空间中。
分离沟槽141中可以设置有公共源极线140，公共源极线140贯穿分离图案145并连接到半导体衬底100。公共源极线140可以形成为具有沿着第一方向D1延伸的板形。例如，分离图案145可以形成为具有覆盖分离沟槽141的各侧壁的空间形状，并且公共源极线140可以形成为填充分离沟槽141。可替换地，接触孔可以形成为贯穿分离图案145，并且公共源极线140可以形成为填充接触孔。分离图案145可以由氧化硅层、氮化硅层和氮氧化硅层中的一种或多种形成。公共源极线140可以由掺杂硅、金属和导电金属氮化物中的一种或多种形成。
例如，当公共源极线140包括掺杂硅时，可以对公共源极线140进行原位掺杂以具有与半导体衬底100的导电性不同的导电性，即第二导电性。例如，第二导电性可以是n型导电类型。
可以形成第三层间电介质层135和第四层间电介质层136以覆盖单元阵列区CR和外围电路区PR。位线接触件164可以形成为贯穿第三层间电介质层135并且连接到垂直结构VS，并且外围接触件165可以形成为贯穿第一层间电介质层到第三层间电介质层131、132和135，并且连接到外围晶体管PT。可以在第四层间电介质层136中形成位线BL和外围线PL。第五层间电介质层137可以形成为覆盖位线BL和外围线PL。第三层间电介质层至第五层间电介质层135、136和137可以由氧化硅层形成，但不限于此。位线BL、外围线PL以及接触件164和165可以由金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的一种形成。
参照图22A和图29，可以执行去除处理以去除半导体衬底100。可以在第五层间电介质层137上设置载体衬底CS，并且可以在半导体衬底100的去除处理之前，翻转半导体衬底100的底表面使其朝上。载体衬底CS可以是诸如玻璃的绝缘衬底，或诸如金属的导电衬底。例如，载体衬底CS可以通过载体衬底CS与第五层间电介质层137的粘合带和/或粘合层而附接到第五层间电介质层137。
半导体衬底100的去除过程可以包括化学机械抛光。半导体衬底100的去除处理可以暴露沟道半导体层CP。例如，当去除半导体衬底100时，可以去除围绕沟道半导体层CP的数据存储层DS的一部分，以暴露沟道半导体层CP的端部。在一些实施例中，可以执行半导体衬底100的去除处理，直到图28所示的垂直结构VS的下部VS_B被去除为止。
半导体衬底100的去除处理可以将半导体衬底100从单元阵列区CR中去除。因此，在单元阵列区CR上，可以暴露缓冲层111，或者可以暴露参照图3B讨论的蚀刻停止层113。因为半导体衬底100已经经历了参照图24讨论的凹陷区RR的形成，所以可以使半导体衬底100的一部分(以下称为残余衬底103)保留在外围电路区PR上。残余衬底103可以包括暴露的底表面103b和与底表面103b相对的顶表面103a。
参照图22A和图30，可以形成体导电层10以覆盖单元阵列区CR和外围电路区PR。体导电层10可以包括半导体材料和/或金属材料。例如，体导电层10可以由多晶硅形成。体导电层10可以被原位掺杂以具有第一导电性。体导电层10可以通过化学气相沉积或原子层沉积来形成。例如，体导电层10的形成可以包括：形成非晶硅层并且对非晶硅层执行退火处理。退火过程可以在约700℃至约1000℃的温度下进行。例如，体导电层10可以具有从5nm到大约100μm范围内的厚度。然后可以去除载体衬底CS，从而制造如参照图22A和图22B所讨论的半导体存储器件。
在外围电路区PR上，可以在残余衬底103的底表面103b上形成体导电层10。在单元阵列区CR上，体导电层10可以连接到沟道半导体层CP。例如，体导电层10可以与沟道半导体层CP直接接触。
随着垂直半导体存储器件的高度增加，沟道半导体层和半导体衬底之间的电连接的处理难度增加。例如，制造处理可以包括去除数据存储层的至少一部分以将沟道半导体层电连接到半导体衬底的操作。根据发明构思的一些示例实施例，可以从单元阵列区CR中去除半导体衬底100，同时可以暴露沟道半导体层CP，使得体导电层10可以连接到沟道半导体层CP，而不需要单独的蚀刻处理，因此可以简化制造过程。
图31至图38示出了沿着图22A的线I-I'截取的截面图，其示出了根据发明构思的一些示例实施例的半导体存储器件。为了简化描述，将省略对重复组件的说明。
参照图31，根据发明构思的一些示例实施例，在半导体存储器件的体导电层10中可以包括多晶半导体层11和金属层12。金属层12可以跨越多晶半导体层11与垂直结构VS间隔开。多晶半导体层11可以与参照图22B讨论的多晶半导体层实质相同。例如，多晶半导体层11可以是多晶硅层。金属层12可以包括钨、钛、钽及其任何导电氮化物中的一种或多种。金属层12可以形成得比多晶半导体层11更薄。例如，金属层12可以通过溅射形成。在一些实施例中，可执行多个蚀刻处理以形成用于形成垂直结构VS的垂直孔，结果，垂直结构VS可具有其宽度不连续增加或减少的部分。
参照图32，根据发明构思的一些示例实施例，在半导体存储器件的体导电层10中可以包括绝缘图案14。例如，绝缘图案14可以贯穿体导电层10。绝缘图案14可以具有沿着图22A的第一方向D1延伸的线形，但是发明构思不限于此。绝缘图案14可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。绝缘图案14的形成可以包括：形成体导电层10，蚀刻体导电层10以形成沟槽，并且用绝缘材料填充沟槽。
参照图33，外围电路区PR可以设置有与体导电层10的类型不同的层。例如，可以设置与残余衬底103的底表面103b接触的绝缘图案15。绝缘图案15可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。绝缘图案15的形成可以包括：去除外围电路区PR上的体导电层10以在外围电路区PR上形成空间，并且用绝缘材料填充所述空间。
参照图34，残余衬底103可以从外围电路区PR延伸到单元阵列区CR上。例如，残余衬底103可以在单元阵列区CR上留下剩余部分103E。外围电路区PR上的残余衬底103可以具有比单元阵列区CR上的剩余部分103E的厚度更大的厚度。可以通过调整参照图29讨论的化学机械抛光来获得上述结构特征。
参照图35，残余衬底103可以从外围电路区PR延伸到单元阵列区CR上。单元阵列区CR和外围电路区PR可以在其上提供具有实质上相同厚度的半导体衬底100。当跳过参照图24讨论的凹陷区RR的形成时，可以获得上述结构特征。
参照图36，根据发明构思的一些示例实施例，在单元阵列区CR和外围电路区PR之间，体导电层10可以具有不同的杂质浓度。例如，单元阵列区CR上的体导电层10f的杂质浓度可以大于外围电路区PR上的体导电层10b的杂质浓度。例如，单元阵列区CR上的体导电层10f的杂质浓度可以是外围电路区PR上的体导电层10b的杂质浓度的大约5倍至大约10倍。可以形成体导电层10f，然后部分去除体导电层10f以形成外围电路区PR的体导电层10b。
如图37所示，根据发明构思的一些示例实施例，体导电层10可以包括具有彼此不同的杂质浓度的第一半导体层10c和第二半导体层10d。第二半导体层10d可以跨第一半导体层10c与垂直结构VS间隔开。第一半导体层10c可以具有比第二半导体层10d更大的杂质浓度。例如，第一半导体层10c的杂质浓度可以是第二半导体层10d的杂质浓度的大约5倍至大约100倍。第一半导体层10c和第二半导体层10d可以通过在原位处理中调节杂质掺杂浓度而形成为具有不同的杂质浓度。
参照图38，根据发明构思的一些示例实施例，体导电层10可以包括局部形成在其中的杂质区10e。例如，杂质区10e可以形成在垂直结构VS下方。在形成体导电层10之后，可以执行离子注入处理以形成杂质区10e。杂质区10e可以各自具有比体导电层10更高的杂质浓度。例如，各杂质区10e的各个杂质浓度可以是体导电层10的杂质浓度的大约5倍至大约100倍。
图39至图41示出了沿图22A的线I-I'截取的截面图，其示出了根据发明构思的一些示例实施例的制造半导体存储器件的方法。为了简化描述，将省略对重复组件的说明。
参照图22A和图39，可以设置半导体衬底101。半导体衬底101中可以包括绝缘层。例如，半导体衬底101可以是SOI(绝缘体上硅)衬底或GOI(绝缘体上锗)衬底。半导体衬底101可以包括下半导体层1、上半导体层3以及下半导体层1和上半导体层3之间的中间绝缘层2。可以在外围电路区PR上形成外围晶体管PT和覆盖外围晶体管PT的第一层间电介质层131，然后可以从单元阵列区CR中去除上半导体层3。结果，在单元阵列区CR上可以暴露中间绝缘层2。
参照图22A和图40，可以在暴露于单元阵列区CR上的中间绝缘层2上形成缓冲层111，然后可以在缓冲层111上交替、重复地形成多个牺牲层125和多个绝缘层120。此后，可以形成第二层间电介质层132以覆盖外围电路区PR。
参照图22A和图41，可以执行处理实质上与参照图27至图30讨论的过程相同，从而制造半导体存储器件。半导体存储器件可以包括源自半导体衬底101的至少剩余部分的残余衬底103。例如，在单元阵列区CR上，中间绝缘层2的至少一部分可以保留在体导电层10和缓冲层111之间；并且在外围电路区PR上，上半导体层3可以保留在中间绝缘层2上。当去除下半导体层1时，中间绝缘层2可以用作蚀刻停止层。例如，剩余的上半导体层3可以具有5nm至约1000μm的范围内的厚度。
图42至图43图示了示出根据发明构思的一些示例实施例的制造半导体存储器件的方法的截面图。为了简化描述，将省略对重复组件的说明。
参照图42，可以设置包括单元阵列区CR和外围电路区PR的半导体衬底100。可以在半导体衬底100的上部处或上部上设置器件隔离层181。可以在单元阵列区CR上形成第一杂质区174，并且可以在外围电路区PR形成第二杂质区172和第三杂质区173。例如，第一杂质区174和第二杂质区172实质上可以是相同的杂质区，并且第三杂质区173可以是导电性不同于第一杂质区174和第二杂质区172的导电性的杂质区。可以在第二杂质区172上形成第一外围晶体管PT1，并且可以在第三杂质区173上形成第二外围晶体管PT2。例如，第一外围晶体管PT1可以是NMOS晶体管，并且第二外围晶体管PT2可以是PMOS晶体管。器件隔离层181可以形成在单元阵列区CR和外围电路区PR之间以及形成在第一外围晶体管PT1和第二外围晶体管PT2之间。
参照图43，可以在半导体衬底100的上部处或上部上形成凹陷区RR，然后可以执行实质上与参照图25至图30讨论的处理相同的处理。结果，可以在单元阵列区CR上形成体导电层10和电极结构ST。当半导体衬底100经历参照图29讨论的去除处理时，可以暴露凹陷区RR。因此可以在单元阵列区CR上形成深入区域(thorough region)。在形成凹陷区RR之后，第一杂质区174的一部分可以保留在单元阵列区CR上以构建拾取杂质区域(pick-upimpurity region)PK。拾取杂质区域PK可以具有与体导电层10的杂质浓度相同或更高的杂质浓度。拾取杂质区域PK可以被设置为向体导电层10供应电压。例如，连接到拾取杂质区域PK的接触件167和电线168可以设置在层间电介质层130中，所述层间电介质层130覆盖单元阵列区CR和外围电路区PR。
在一些实施例中，在去除半导体衬底100之后并且在形成体导电层10之前，可以形成覆盖残余衬底103的底表面的绝缘图案16。绝缘图案16可以连接到器件隔离层181。绝缘图案16可以将第二杂质区172和第三杂质区173与它们下面的体导电层10分离。例如，绝缘图案16可以包括氧化硅、氮化硅和氮氧化物硅中的一种或多种。
绝缘图案16的形成可以使体导电层10在单元阵列区CR和外围电路区PR之间具有阶梯结构B。体导电层10可以包括如参照图31所讨论的多晶半导体层11和金属层12，但是发明构思不限于此。
图44图示了示出根据发明构思的一些示例实施例的半导体封装件的截面图。为了简化描述，将省略对重复组件的说明。
参照图44，根据发明构思的一些示例实施例的半导体封装件中可以包括多个半导体封装件。例如，在根据发明构思的一些示例实施例的半导体存储器件中，可以顺序地层叠第一封装件1000和第二封装件2000。第一封装件1000可以包括安装在第一封装衬底1001上的第一半导体芯片1100。第二封装件2000可以包括安装在第二封装衬底2001上的第二半导体芯片2100。第一半导体芯片1100和第二半导体芯片2100可以由诸如环氧树脂的模制层500封装。第一封装衬底1001和第二封装衬底2001可以是印刷电路板。
第一半导体芯片1100和第二半导体芯片2100中的一个或多个可以是根据发明构思的一些示例实施例的半导体存储器件。例如，第一半导体芯片1100和第二半导体芯片2100可以是参照图22A和图22B讨论的半导体存储器件。
第一半导体芯片1100可以通过穿通凸块1010而倒装安装在第一封装半导体衬底1001上。例如，第一半导体芯片1100可以包括第一表面1101和第二表面1102，并且第一表面1101可以与根据发明构思的一些示例实施例的体导电层相邻设置。第二半导体芯片2100可以通过导线2010连接至第二封装衬底2001。例如，第二半导体芯片2100可以包括第一表面2101和第二表面2102，并且第二表面2102可以与根据发明构思的一些示例实施例的体导电层相邻设置。第一半导体芯片1100和第二半导体芯片2100的上述安装类型是非限制性示例，并且可以不同地安装两个以上的半导体芯片。
根据发明构思的一些实施例，可以提供具有改善电特性的半导体存储器件。根据发明构思的一些实施例，可以减小半导体存储器件的厚度。根据发明构思的一些实施例，可以形成连接到体导电层的连接导电图案。
虽然已经参照示例实施例描述了发明构思，但是对于本领域技术人员来说显而易见的是，可以在不脱离发明构思的精神和范围的情况下进行各种改变和修改。因此，应该理解，上述实施例不是限制性的，而是说明性的。因此，发明构思的范围将由以下权利要求及其等同物的最宽可允许的解释来确定，并且不应被限制或限定于前面的描述。

Claims (30)

1.一种半导体存储器件，包括：
体导电层，其包括单元阵列部分和外围电路部分，所述体导电层包括多晶半导体层；
电极结构，其位于所述体导电层的所述单元阵列部分上，所述电极结构包括在彼此上方层叠的多个电极；
垂直结构，其贯穿所述电极结构，所述垂直结构连接到所述体导电层的所述单元阵列部分；
残余衬底，其位于所述体导电层的所述外围电路部分上；以及
连接导电图案，其贯穿所述残余衬底，所述连接导电图案连接到所述体导电层的外围电路部分。
2.根据权利要求1所述的半导体存储器件，其中
所述连接导电图案接触所述体导电层的顶表面，
所述连接导电图案的下部的宽度小于所述连接导电图案的上部的宽度，并且
所述连接导电图案的下部与所述体导电层的顶表面接触。
3.根据权利要求1所述的半导体存储器件，其中，所述连接导电图案的底表面设置在与所述体导电层的顶表面实质相同的水平高度处。
4.根据权利要求1所述的半导体存储器件，其中
所述残余衬底包括掩埋绝缘层上的外围有源层，并且
所述连接导电图案贯穿所述掩埋绝缘层和所述外围有源层。
5.根据权利要求4所述的半导体存储器件，其中，所述外围有源层是实质上单晶的。
6.根据权利要求1所述的半导体存储器件，其中，所述连接导电图案的顶表面处于比所述残余衬底的顶表面高的水平高度处。
7.根据权利要求6所述的半导体存储器件，还包括：
外围栅电极，其位于所述残余衬底上，其中
所述连接导电图案的顶表面处于比所述外围栅电极的顶表面高的水平高度处。
8.根据权利要求1所述的半导体存储器件，还包括：
绝缘间隔物，其位于所述连接导电图案的侧壁与所述残余衬底之间。
9.根据权利要求1所述的半导体存储器件，还包括：
穿通电极，其贯穿所述体导电层的所述外围电路部分，其中
所述穿通电极连接至所述连接导电图案。
10.根据权利要求1所述的半导体存储器件，其中，
所述连接导电图案包括掺杂剂，并且
所述连接导电图案中的所述掺杂剂的导电类型与所述体导电层的导电类型相同。
11.根据权利要求1所述的半导体存储器件，其中，所述体导电层的厚度小于所述残余衬底的厚度。
12.根据权利要求1所述的半导体存储器件，其中，所述体导电层包括多晶硅。
13.根据权利要求1所述的半导体存储器件，其中
所述垂直结构中的每一个包括沟道半导体层和数据存储层，并且
所述体导电层连接到所述沟道半导体层。
14.根据权利要求13所述的半导体存储器件，其中，所述沟道半导体层的底表面和所述数据存储层的底表面处于实质相同的水平高度处。
15.根据权利要求14所述的半导体存储器件，其中，所述连接导电图案的底表面处于与所述沟道半导体层的底表面实质相同的水平高度处。
16.一种半导体存储器件，包括：
体导电层，其包括单元阵列部分和外围电路部分；
电极结构，其位于所述体导电层的所述单元阵列部分上，所述电极结构包括在彼此上方层叠的多个电极；
垂直结构，其贯穿所述电极结构，
所述垂直结构连接到所述体导电层的所述单元阵列部分；
残余衬底，其位于所述体导电层的所述外围电路部分上；以及
连接导电图案，其贯穿所述残余衬底，
所述连接导电图案连接到所述体导电层，并且
所述连接导电图案的底表面处于与所述垂直结构的底表面实质相同的水平高度处。
17.根据权利要求16所述的半导体存储器件，其中
所述残余衬底包括掩埋绝缘层上的外围有源层，并且
所述连接导电图案贯穿所述外围有源层。
18.根据权利要求17所述的半导体存储器件，其中，所述连接导电图案的侧壁连接到所述外围有源层。
19.根据权利要求16所述的半导体存储器件，其中
所述连接导电图案的底表面电连接且物理连接至所述体导电层的顶表面。
20.根据权利要求16所述的半导体存储器件，其中
所述连接导电图案包括掺杂剂，并且
所述连接导电图案中的所述掺杂剂的导电类型与所述体导电层的导电类型相同。
21.一种制造半导体存储器件的方法，所述方法包括步骤：
在衬底的外围电路区的上部中形成连接导电图案，所述衬底包括单元阵列区和所述外围电路区；
去除所述单元阵列区中的衬底的上部以暴露所述单元阵列区中的衬底的下部；
形成垂直结构，所述垂直结构与所述单元阵列区中的所述衬底的下部连接；
去除所述衬底的下部以暴露所述垂直结构的底部和所述连接导电图案的底部；以及
形成体导电层，所述体导电层与所述垂直结构的底部和所述连接导电图案的底部连接。
22.根据权利要求21所述的方法，其中，形成所述连接导电图案的步骤发生在去除所述衬底的下部的步骤之前。
23.根据权利要求21所述的方法，其中，去除所述衬底的下部的步骤包括执行化学机械抛光处理。
24.根据权利要求21所述的方法，其中，去除所述衬底的下部的步骤包括：去除所述连接导电图案的底部部分。
25.根据权利要求21所述的方法，其中
所述垂直结构中的每一个包括数据存储层和沟道半导体层，并且
去除所述衬底的下部的步骤包括：去除所述数据存储层的一部分以暴露所述沟道半导体层。
26.一种制造半导体存储器件的方法，所述方法包括步骤：形成第一半导体芯片；形成第二半导体芯片；以及将所述第一半导体芯片堆叠在所述第二半导体芯片上，所述形成第一半导体芯片的步骤包括：
在半导体衬底上形成电极结构和垂直结构，所述垂直结构延伸到所述半导体衬底的上部，所述垂直结构中的每一个包括数据存储层和沟道半导体层；
形成连接到所述半导体衬底的公共源极线；
形成连接到所述垂直结构的位线；
形成覆盖所述位线的层间介电层；
在所述电极结构上提供载体衬底；
翻转所述半导体衬底和所述载体衬底，使得所述半导体衬底的底表面朝上；
去除所述半导体衬底的至少一部分；以及
形成共同连接到所述垂直结构的体导电层，
其中形成电极结构和垂直结构包括：
在所述半导体衬底上交替且重复地形成牺牲层和绝缘层；
形成穿透所述牺牲层和所述绝缘层的所述垂直结构；和
用栅电极代替所述牺牲层。
27.根据权利要求26所述的方法，其中，在翻转所述半导体衬底和所述载体衬底之前形成所述位线。
28.根据权利要求26所述的方法，其中，所述体导电层包括多晶硅层。
29.根据权利要求26所述的方法，其中，去除所述半导体衬底的所述至少一部分包括：在去除所述半导体衬底的所述至少一部分时去除所述垂直结构的下部。
30.根据权利要求29所述的方法，其中，去除所述垂直结构的下部包括：去除所述数据存储层的一部分以暴露所述沟道半导体层。
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