CN116133395A - 存储器件及其形成方法 - Google Patents

Abstract

一种存储器件及其形成方法，所述存储器件，包括：半导体衬底，半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽、第二沟槽以及沿第二方向延伸的若干第三沟槽分隔开；位于所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中的位线掺杂区；位于所述第一沟槽和第三沟槽中的第一隔离层，所述第一隔离层的表面低于所述有源区的表面；位于所述有源区的表面的环绕所述有源区的栅介质层；位于所述有源区侧壁上的栅介质层表面的环绕所述有源区的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；位于所述有源区的顶部表面的源区。本发明的存储器件的存储密度得到提升。

Description

存储器件及其形成方法

技术领域

本申请涉及存储器领域，尤其涉及一种存储器件及其形成方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏区与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

为了提高存储结构的集成度，现有动态随机存取存储器(DRAM)中的晶体管通常采用沟槽型的晶体管结构。但是现有的沟槽型的晶体管结构线宽已经微缩到极限，不能进一步提升DRAM的存储容量，因而怎样进一步提升DRAM的存储容量和存储密度是本领域技术人员亟待解决的问题。

发明内容

鉴于此，本申请一些实施例提供了一种存储器件的形成方法，包括：

提供半导体衬底，在所述半导体衬底中形成若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽、第二沟槽以及沿第二方向延伸的若干第三沟槽分隔开，所述第一沟槽和第二沟槽与所述的第三沟槽连通，所述第一沟槽与所述第二沟槽在第一方向间隔排列，所述第二沟槽的深度小于第一沟槽的深度，且所述第三沟槽的与所述第二沟槽连通处之外区域的深度大于所述第二沟槽的深度；

在所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中形成位线掺杂区；

在所述第一沟槽和第三沟槽中形成第一隔离层，所述第一隔离层的表面低于所述有源区的表面；

在所述有源区的表面形成环绕所述有源区的栅介质层；

在所述有源区侧壁上的栅介质层表面形成环绕所述有源区的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；

在所述有源区的顶部表面形成源区。

在一些实施例中，所述位线掺杂区的宽度大于或等于第二沟槽底部的宽度。

在一些实施例中，所述位线掺杂区通过第一离子注入工艺形成，所述第一离子注入工艺注入的杂质离子为N型杂质离子或P型杂质离子。

在一些实施例中，在进行第一离子注入工艺之前，在所述第一沟槽、第三沟槽和第二沟槽的侧壁和底部表面形成保护层；形成保护层后，在所述半导体衬底表面上形成掩膜层，所述掩膜层中具有暴露出第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底的开口；以所述掩膜层为掩膜，沿开口对所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底的进行第一离子注入工艺，在所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中形成位线掺杂区。

在一些实施例中，所述源区通过第二离子注入工艺形成。

在一些实施例中，所述源区掺杂的杂质离子类型与所述位线掺杂区掺杂的杂质离子类型相同。

在一些实施例中，所述金属栅极的形成过程包括：在所述栅介质层表面以及第一隔离层表面形成金属层；无掩膜刻蚀去除多余的金属层，在所述有源区侧壁的栅介质层表面形成环绕所述有源区的金属栅极。

在一些实施例中，在形成金属栅极后，形成覆盖所述金属栅极并填充满所述第一沟槽、第三沟槽和第二沟槽的第二隔离层；在所述第三沟槽的第二隔离层中形成沿第二方向延伸并将若干金属栅极连接的导电连接结构。

在一些实施例中，所述金属栅极的形成过程包括：在所述栅介质层表面以及第一隔离层表面形成填充满第一沟槽、第三沟槽和第二沟槽的金属层；回刻蚀所述金属层，使得金属层的顶部表面低于所述有源区的顶部表面；回刻蚀所述金属层后，沿第二方向将所述第三沟槽中填充的金属层切断，在所述有源区侧壁的栅介质层表面形成环绕所述有源区的金属栅极。

在一些实施例中，还包括：在所述半导体衬底表面上形成与所述源区连接的电容器。

在一些实施例中，在所述半导体衬底表面上形成与所述源区连接的电容器的过程包括：在所述半导体衬底上形成第一介质层；在所述第一介质层中形成暴露出所述源区表面的通孔；在所述通孔中形成接触插塞；在所述第一介质层上形成第二介质层；在所述第二介质层中形成暴露出所述接触插塞的电容孔；在所述电容孔中形成电容器。

在一些实施例中，所述若干有源区呈行列排布。

在一些实施例中，所述若干有源区的形成过程包括：在所述半导体衬底上形成沿第一方向延伸的若干平行的第一掩膜图形，相邻第一掩膜图形之间具有交替分布的第一开口和第二开口，所述第一开口的宽度大于所述第二开口的宽度；在所述第一掩膜图形上形成沿第二方向延伸的若干平行的第二掩膜图形，相邻第二掩膜图形之间具有第六开口；以所述第二掩膜图形为掩膜，沿第六开口刻蚀所述第一掩膜图形，在第一掩膜图形中形成沿第二方向延伸的若干第三开口，剩余的第一掩膜图形形成若干分立的刻蚀掩膜；以所述刻蚀掩膜为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成与第一开口对应的第一沟槽、与第二开口对应的第二沟槽，与第三开口对应的第三沟槽，所述第一沟槽、第二开口和第三沟槽之间为有源区，所述第一沟槽和第二沟槽与所述第三沟槽连通，所述第二沟槽的深度小于第一沟槽的深度，且所述第三沟槽的与所述第二沟槽连通处之外区域的深度大于所述第二沟槽的深度。

在一些实施例中，所述第一掩膜图形和第二掩膜图形通过自对准双重图形工艺形成。

在一些实施例中，所述第一掩膜图形的形成过程包括：在所述半导体衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成沿第一方向延伸且平行排布的若干第一条状结构；在所述第一条状结构的侧壁和顶部表面以及第一条状结构之间的第一硬掩膜层表面形成第一牺牲侧墙层；在所述第一条状结构之间填充第一填充层；去除所述第一条状结构侧壁表面的第一牺牲侧墙层，在第一条状结构和第一填充层之间形成第四开口；沿第四开口刻蚀所述第一硬掩膜层，在所述第一硬掩膜层中形成第一开口；形成填充满第一开口的第二填充层；在第二填充层上形成沿第一方向延伸且平行排布的若干第二条状结构，每一个所述第二条状结构覆盖一个第一开口中的第二填充层以及第一开口两侧的部分第一硬掩模层；在所述第二条状结构的侧壁和顶部表面以及第二条状结构之间的第一硬掩膜层和第一填充层表面形成第二牺牲侧墙层；在所述第二条状结构之间填充第三填充层；去除所述第二条状结构侧壁表面的第二牺牲侧墙层，在第二条状结构和第二填充层之间形成第五开口，所述第五开口的宽度小于所述第四开口的宽度；沿第五开口刻蚀所述第一开口之间的第一硬掩膜层，在所述第一硬掩膜层中形成第二开口，所述第二开口的宽度小于所述第一开口的宽度，所述第二开口和所述第一开口之间剩余的第一硬掩膜层即为第一掩膜图形。

本发明另一些实施例还提供了一种存储器件，包括：

半导体衬底，所述半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽、第二沟槽以及沿第二方向延伸的若干第三沟槽分隔开，所述第一沟槽和第二沟槽与所述的第三沟槽连通，所述第一沟槽与所述第二沟槽在第一方向间隔排列，所述第二沟槽的深度小于第一沟槽的深度，且所述第三沟槽的与所述第二沟槽连通处之外区域的深度大于所述第二沟槽的深度；

位于所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中的位线掺杂区；

位于所述第一沟槽和第三沟槽中的第一隔离层，所述第一隔离层的表面低于所述有源区的表面；

位于所述有源区的表面的环绕所述有源区的栅介质层；

位于所述有源区侧壁上的栅介质层表面的环绕所述有源区的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；

位于所述有源区的顶部表面的源区。

在一些实施例中，所述位线掺杂区的宽度大于或等于第二沟槽底部的宽度。

在一些实施例中，所述位线掺杂区中掺杂的杂质离子为N型杂质离子或P型杂质离子。

在一些实施例中，所述源区掺杂的杂质离子类型与所述位线掺杂区掺杂的杂质离子类型相同。

在一些实施例中，所述金属栅极位于所述有源区的侧壁上的栅介质层表面环绕所述有源区，所述金属栅极未填充满第一沟槽、第三沟槽和第二沟槽。

在一些实施例中，还包括覆盖所述金属栅极并填充满所述第一沟槽、第三沟槽和第二沟槽的第二隔离层；位于所述第三沟槽中的第二隔离层中的沿第二方向延伸并将若干金属栅极连接的导电连接结构。

在一些实施例中，所述金属栅极填充满第一沟槽、第三沟槽和第二沟槽，且所述金属栅极低于所述有源区的顶部表面，且所述金属栅极位于第三沟槽中的部分沿第二方向被切断。

在一些实施例中，还包括位于所述半导体衬底上的与所述源区连接的电容器

本申请的前述一些实施例提供的存储器件的形成方法，提供半导体衬底，在所述半导体衬底中形成若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽、第二沟槽以及沿第二方向延伸的若干第三沟槽分隔开，所述第一沟槽和第二沟槽与所述的第三沟槽连通，所述第一沟槽与所述第二沟槽在第一方向间隔排列，所述第二沟槽的深度小于第一沟槽的深度，且所述第三沟槽的与所述第二沟槽连通处之外区域的深度大于所述第二沟槽的深度；在所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中形成位线掺杂区；在所述第一沟槽和第三沟槽中形成第一隔离层，所述第一隔离层的表面低于所述有源区的表面；在所述有源区的表面形成环绕所述有源区的栅介质层；在所述有源区侧壁上的栅介质层表面形成环绕所述有源区的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；在所述有源区的顶部表面形成源区。通过前述所述的方法形成若干垂直晶体管，每一个垂直晶体管包括一个相应的有源区，位于有源区侧壁表面的栅介质层，位于第二沟槽底部的半导体衬底中的位线掺杂区，位于有源区顶部表面的源区，位于第一沟槽、第二沟槽和第三沟槽侧壁的栅介质层表面上环绕所述有源区的金属栅极，前述特定结构的垂直晶体管，由于源区和漏区是位于有源区的上下两侧，形成的沟道区位于有源区的侧壁，使得垂直晶体管占据的半导体衬底的面积会较小，使得单位面积上形成的垂直晶体管的数量可以增加，相应的使得后续单位面积上形成与每个晶体管的源区连接的电容器的数量也可以增加，从而提高存储器的存储容量和存储密度，并且这种特定结构的垂直晶体管能减小体效应，减少后续形成的电容器向衬底中产生的漏电流，提高存储器件的电学性能。

附图说明

图1-图43为本申请一些实施例存储器件形成过程的结构示意图。

具体实施方式

如背景技术所言，怎样进一步提升DRAM的存储容量和存储密度是本领域技术人员亟待解决的问题。

研究发现，沟槽型晶体管一般包括位于半导体衬底中至少一个掩埋式字线和位于掩埋式字线两侧的半导体衬底中的一个漏区和至少一个源区。这样的沟槽型晶体管占据了较大的半导体衬底面积，不利于DRAM集成度的提升，从而使得DRAM的存储容量和存储密度受到限制。

为此，本申请提供了一种新型的存储器件及其形成方法，能进一步提升存储器件的存储容量和存储密度。

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在详述本申请实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参考图19-图21，其中图19为图21沿切割线AB方向的剖面结构示意图，图20为图21沿切割线CD方向的剖面结构示意图，提供半导体衬底201，在所述半导体衬底201中形成若干有源区220，所述若干有源区220之间通过沿第一方向延伸的若干第一沟槽217、第二沟槽218以及沿第二方向延伸的若干第三沟槽219分隔开，所述第一沟槽217和第二沟槽218与所述的第三沟槽219连通，所述第一沟槽217与所述第二沟槽218在第一方向间隔排列，所述第二沟槽218的深度小于第一沟槽217的深度，且所述第三沟槽219的与所述第二沟槽218连通处之外区域的深度大于所述第二沟槽218的深度。

所述半导体衬底201的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底201材料为硅。所述半导体衬底201中根据后续形成的垂直晶体管的类型需要掺杂一定的杂质离子，比如可以对所述半导体衬底进行阱区掺杂，所述杂质离子可以为N型杂质离子或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。

所述有源区220后续用于形成垂直型的晶体管的沟道区、源区和漏区，若干有源区220是分立的。

在一些实施例中，所述形成的有源区220呈行列排布(参考图21)。在其他实施例中，所述有源区也可以为其他的排布方式。

在一些实施例中，所述第一方向和所述第二方向相互垂直，两者的夹角呈90度。在其他实施例中，所述第一方向和第二方向可以不垂直，比如第一方向和第二方向之间的夹角可以为一锐角。

在一些实施例中，若干所述第二沟槽218和第一沟槽217沿第一方向延伸，且在半导体衬底201中交替分布，若干所述第三沟槽219沿第二方向延伸，第三沟槽219与第一沟槽217和第二沟槽218在交叉处连通，所述第二沟槽218的深度小于第一沟槽217的深度，所述第三沟槽219与第二沟槽218在连通处的深度相同或相差较小，且所述第三沟槽219的与所述第二沟槽218连通处之外区域的深度大于所述第二沟槽218的深度。

在一些实施例中，所述第一沟槽217的宽度可以大于所述第二沟槽218的宽度。

在一些实施例中，可以先刻蚀半导体衬底201形成沿第一方向延伸并间隔分布的若干第一沟槽217和第二沟槽218，形成的第一沟槽217的深度大于第二沟槽的深度，然后再刻蚀半导体衬底201形成沿第二方向延伸的若干第三沟槽219，从而形成若干分立的有源区220，所述第三沟槽219与第二沟槽218在连通处的深度相同或相差较小，且所述第三沟槽219的与所述第二沟槽218连通处之外区域的深度大于所述第二沟槽218的深度(在形成第三沟槽219时，先在半导体衬底201上形成掩膜层，已形成第二沟槽218和第一沟槽217的位置可以通过掩膜层覆盖而不会被刻蚀，掩膜层仅会暴露出第一沟槽和第二沟槽之间需要被刻蚀的半导体衬底的表面)。在一些实施例中，可以先刻蚀半导体衬底201形成若干第一沟槽217，然后再刻蚀半导体衬底形成若干第二沟槽218，第二沟槽218的深度小于第一沟槽217的深度，最后再刻蚀半导体衬底201形成若干第三沟槽219，从而形成若干分立的有源区220，所述第三沟槽219与第二沟槽218在连通处的深度相同或相差较小，且所述第三沟槽219的与所述第二沟槽218连通处之外区域的深度大于所述第二沟槽218的深度。在其他实施例中，所述第一沟槽217、第二沟槽218和第三沟槽219也可以同时刻蚀所述半导体衬底201形成。

本实施例中，所述若干有源区220通过自对准双重图形掩膜工艺形成，下面结合图1-图21对所述有源区220的形成过程进行详细的描述。

参考图1，在所述半导体衬底201上形成第一硬掩膜层202；在所述第一硬掩膜层202上形成第一材料层203。

所述第一硬掩膜层202后续用于形成第一掩膜图形。在一些实施例中，所述第一硬掩膜层202可以为单层或多层堆叠结构，所述第一硬掩膜层202的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。第一硬掩膜层202的形成工艺可以为常压或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、溅射、溅镀、电镀、旋涂法、其它适合的方法及/或上述的组合。本实施例中，所述第一硬掩膜层202的材料为多晶硅。

在一些实施例中，所述第一硬掩膜层202与半导体衬底201之间还可以形成第一刻蚀停止层(图中未示出)，所述第一刻蚀停止层用于在图形化所述第一硬掩膜层时保护底下的材料层不会被过刻蚀。所述第一刻蚀停止层的材料与所述第一硬掩膜层的材料不相同，所述第一刻蚀停止层的材料为氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅的一种或几种。本实施例中，所述第一刻蚀停止层的材料为氧化硅。

所述第一材料层203后续用于形成第一条状结构。在一些实施例中，所述第一材料层203可以为单层或多层堆叠结构，所述第一材料层203的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。本实施例中，所述第一材料层203的材料为无定型碳。

在一些实施例中，所述第一材料层203和所述第一硬掩膜层202之间还可以形成第二刻蚀停止层(图中未示出)，所述第二刻蚀停止层用于在图形化所述第一材料层203时保护底下的材料层不会被过刻蚀。所述第二刻蚀停止层的材料与所述第一材料层203不相同。所述第二刻蚀停止层的材料为氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅的一种或几种。本实施例中，所述第二刻蚀停止层的材料为氮氧化硅。

参考图2和图3，图2为图3沿切割线AB方向的剖面结构示意图，图形化所述第一材料层203(参考图1)，在所述第一硬掩膜层202上形成沿第一方向延伸且平行排布的若干第一条状结构204。

所述第一条状结构204呈长条状，所述若干第一条状结构204是分立的，且相互平行，相邻第一条状结构204之间具有开口205。

在一些实施例中，图形化所述第一材料层203采用各向异性的干法刻蚀工艺，具体的可以为各向异性的等离子体刻蚀工艺。

在一些实施例中，在图形化所述第一材料层203之前，还可以在所述第一材料层203上形成图形化的光刻胶层(图中未示出)，以所述图形化的光刻胶层为掩膜，刻蚀所述第一材料层203，形成第一条状结构204；去除所述图形化的光刻胶层。

参考图4，在所述第一条状结构204的侧壁和顶部表面以及第一条状结构204之间的第一硬掩膜层202表面形成第一牺牲侧墙层206。

所述第一牺牲侧墙层206材料与所述第一条状结构204的材料不相同，所述第一牺牲侧墙层206的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。形成所述第一牺牲侧墙层206采用沉积工艺，所述沉积工艺包括原子层沉积工艺。

参考图5，在所述第一条状结构204之间填充第一填充层207。

所述第一填充层207位于第一条状结构204之间的第一牺牲侧墙层206表面，填充满第一条状结构204之间的开口。

后续通过去除所述第一条状结构204侧壁表面的第一牺牲侧墙层206，在第一条状结构204和第一填充层207之间形成第四开口。

所述第一填充层207的材料与所述第一牺牲侧墙层206的材料不相同。在一些实施例中，所述第一填充层207的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅、有机材料中的一种或几种。第一填充层207的形成工艺可以为常压或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、溅射、溅镀、电镀、旋涂法、其它适合的方法及/或上述的组合。

在一些实施例中，所述形成的第一填充层207的表面可以与所述第一条状结构204顶部表面上的第一牺牲侧墙层206齐平。具体的，形成覆盖所述第一牺牲侧墙层206以及填充满第一条状结构204之间剩余的开口的第一填充材料层后，通过化学机械掩膜工艺去除高于第一条状结构204顶部表面上的第一牺牲侧墙层206表面的第一填充层，将开口中剩余的第一填充材料层作为第一填充层207。

在一些实施例中，所述形成的第一填充层的表面可以与所述第一条状结构204顶部表面齐平。具体的，形成覆盖所述第一牺牲侧墙层206以及填充满第一条状结构204之间剩余的开口的第一填充材料层后，通过化学机械掩膜工艺去除高于第一条状结构204顶部表面的第一牺牲侧墙层206和第一填充材料层，暴露出所述第一条状结构204的顶部表面，将开口中剩余的第一填充材料层作为第一填充层，因而形成的第一填充层顶部表面与所述第一条状结构的顶部表面齐平，后续在形成第三开口后，在刻蚀所述第一硬掩膜层时，能减小填充层和第一条状结构高度不同带来的刻蚀负载效应，提高形成的第一掩膜图形的位置和尺寸的精度以及保持较好的侧壁形貌，进而使得断开第一掩膜图形后形成的块状掩膜图形位置和尺寸的精度较高以及保持较好的侧壁形貌，最终使得以块状掩膜图形为掩膜刻蚀半导体衬底形成的有源区的位置和尺寸的精度较高以及保持较好的侧壁形貌。

参考图6去除所述第一条状结构204侧壁表面的第一牺牲侧墙层，在第一条状结构204和第一填充层207之间形成第四开口208。

在一些实施例中，去除所述第一条状结构204侧壁表面的第一牺牲侧墙层采用各向异性的干法刻蚀工艺，包括各向异性的等离子体刻蚀工艺。

需要说明的是，在一些实施例中，在去除所述第一条状结构204侧壁表面的第一牺牲侧墙层时，所述第一条状结构204顶部表面的第一牺牲侧墙层也会被去除。

参考图7-图9，图7为图9沿切割线AB方向的剖面结构示意图，图8为图9沿切割线CD方向的剖面结构示意图，沿第四开口刻蚀所述第一硬掩膜层202，在所述第一硬掩膜层202中形成沿第一方向延伸的若干第一开口210。

在一些实施例中，刻蚀所述第一硬掩膜层202采用各向异性的干法刻蚀工艺，包括各向异性的等离子体刻蚀工艺。

本申请中所述第一开口210通过前述的自对准双重图形工艺形成，后续在形成有源区时，使得有源区之间的与第一开口对应的第一沟槽宽度可以较小，从而使得有源区的面积可以较大。

参考图10，图10在图7的基础上进行，形成填充满第一开口的第二填充层；在第二填充层上形成沿第一方向延伸且平行排布的若干第二条状结构211，每一个所述第二条状结构211覆盖一个第一开口中的第二填充层以及第一开口两侧的部分第一硬掩模层202，且相邻的两个第二条状结构211之间暴露出一个开口中填充的第二填充层。

在一些实施例中，所述第二填充层和第二条状结构211在同一步工艺中形成，具体过程包括：在所述第一硬掩膜层202表面形成第二材料层，所述第二材料层填充满所述第一开口；刻蚀去除部分第二材料层，形成若干第二条状结构211和填充满第一开口的第二填充层。

所述第二填充层和和第二条状结构211的材料与所述第一硬掩膜层202的材料不相同。在一些实施例中，所述第二填充层和和第二条状结构211的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅、有机材料中的一种或几种。

参考图11，在所述第二条状结构211的侧壁和顶部表面以及第二条状结构211之间的第一硬掩膜层202和第一填充层表面形成第二牺牲侧墙层212。

所述第二牺牲侧墙层212材料与所述第二条状结构211的材料不相同，在一些实施例中，所述第二牺牲侧墙层212的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。形成所述第二牺牲侧墙层212采用沉积工艺，所述沉积工艺包括原子层沉积工艺。

参考图12，在所述第二条状结构211之间填充第三填充层213。

所述第三填充层213位于第二条状结构211之间的第二牺牲侧墙层212上，且填充满第二条状结构211之间的空间。

后续通过去除所述第二条状结构204侧壁表面的第二牺牲侧墙层，在第二条状结构211和第三填充层213之间形成第五开口。

所述第三填充层213的材料与所述第二牺牲侧墙层212的材料不相同。在一些实施例中，所述第三填充层213的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅、有机材料中的一种或几种。第三填充层213的形成工艺可以为常压或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、溅射、溅镀、电镀、旋涂法、其它适合的方法及/或上述的组合。

参考图13-图15，图13为图15沿切割线AB方向的剖面结构示意图，图14为图15沿切割线CD方向的剖面结构示意图，去除所述第二条状结构211侧壁表面的第二牺牲侧墙层212(参考图12)，在第二条状结构211和第二填充层213之间形成第五开口，所述第五开口的宽度小于前述所述的第四开口的宽度；沿第五开口刻蚀所述第一开口210之间的第一硬掩膜层，在所述第一硬掩膜层中形成第二开口214，所述第二开口214的宽度小于所述第一开口210的宽度，若干第二开口214和第一开口210交替分布，所述第二开口214和所述第一开口210之间剩余的第一硬掩膜层即为第一掩膜图形209。

在一些实施例中，刻蚀所述第一硬掩膜层202采用各向异性的干法刻蚀工艺，包括各向异性的等离子体刻蚀工艺。

所述形成的若干第一掩膜图形209是分立的，具体的，所述形成的第一掩膜图形209沿第一方向延伸且相互平行，相邻第一掩膜图形209之间具有交替分布的第一开口210和第二开口214。

所述形成的第二开口214的宽度小于所述第一开口210的宽度，后续在同一刻蚀工艺刻蚀半导体衬底201时，使得所述第二开口214底部的半导体衬底的刻蚀速率大于所述第一开口底部的半导体衬底的刻蚀速率，从而使得半导体衬底201中对应形成的第二沟槽的深度小于第一沟槽的深度，在使得形成第一沟槽和第二沟槽的尺寸较小的同时，可以简化第一沟槽和第二沟槽的形成工艺。

本申请中前述第一掩膜图形209通过前述的自对准双重图形工艺形成，后续在形成有源区时，使得有源区之间的第一沟槽和第二沟槽的宽度都可以较小，从而使得有源区的面积可以较大。

在所述半导体衬底201上形成沿第一方向延伸的若干平行的第一掩膜图形209，相邻第一掩膜图形209之间具有交替分布的第一开口210和第二开口214，所述第一开口210的宽度大于所述第二开口214的宽度后，还包括：在所述第一掩膜图形209上形成沿第二方向延伸的若干平行的第二掩膜图形，相邻第二掩膜图形之间具有第六开口，所述第二掩膜图形也采用自对准双重图形工艺形成；以所述第二掩膜图形为掩膜，沿第六开口刻蚀所述第一掩膜图形，在第一掩膜图形中形成沿第二方向延伸的若干第三开口215，剩余的第一掩膜图形形成若干分立的刻蚀掩膜216(参考图16-图18，图16为图18沿切割线AB方向的剖面结构示意图，图17为图18沿切割线CD方向的剖面结构示意图)。

参考图19-21，以所述刻蚀掩膜为掩膜，刻蚀所述半导体衬底201，在所述半导体衬底201中形成与第一开口对应的第一沟槽217、与第二开口对应的第二沟槽218，与第三开口对应的第三沟槽219，所述第一沟槽217、第二开口218和第三沟槽219之间为有源区220，所述第一沟槽217和第二沟槽218与所述第三沟槽219连通，所述第二沟槽218的深度小于第一沟槽217的深度，且所述第三沟槽219的与所述第二沟槽218连通处之外区域的深度大于所述第二沟槽218的深度。

刻蚀所述半导体衬底201采用各向异性的干法刻蚀工艺，包括各向异性的等离子体刻蚀工艺。

所述刻蚀掩膜可以在刻蚀半导体衬底的过程中同步去除，或者在形成有源区后采用额外的刻蚀工艺去除。

参考图22和图23，图22在图19的基础上进行，图23在图20的基础上进行，在所述第一沟槽217、第三沟槽219和第二沟槽218的侧壁和底部表面形成保护层221。

所述保护层221在后续进行离子注入时保护所述有源区220的侧壁表面。

在一些实施例中，所述保护层221的材料可以为氧化硅。所述保护层221通过氧化工艺形成，具体可以为炉管氧化。

参考图24和图25，形成保护层后221，在所述半导体衬底201表面上形成掩膜层222，所述掩膜层222中具有暴露出第二沟槽218的底部以及第二沟槽218与第三沟槽219连通处底部的半导体衬底201的开口。

所述掩膜层222可以为单层或多层堆叠结构(比如双层堆叠结构)。在一些实施例中，所述掩膜层222可以包括硬掩膜材料层和位于硬掩膜材料层表面上的光刻胶层。所述硬掩膜材料层的材料可以为氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅中的一种或几种。

参考图26和图27，以所述掩膜层222为掩膜，沿开口对所述第二沟槽218的底部以及第二沟槽218与第三沟槽219连通处底部的半导体衬底201的进行第一离子注入工艺，在所述第二沟槽218的底部以及第二沟槽218与第三沟槽219连通处底部的半导体衬底201中形成位线掺杂区223。

形成所述位线掺杂区223通过第一离子注入，所述位线掺杂区223中注入的杂质离子的类型与有源区220阱区注入的杂质离子的类型不同，比如当有源区220中阱区注入P型杂质离子时，则所述位线掺杂区217中注入N型的杂质离子，当所述当有源区220中阱区注入N型杂质离子时，则所述位线掺杂区217中注入P型的杂质离子。所述位线掺杂区217中注入的杂质离子为N型杂质离子或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。

在一些实施例中，进行第一离子注入后，还需要进行退火工艺，以激活掺杂离子。

在一些实施例中，所述形成的位线掺杂区223的宽度大于或等于第二沟槽218底部的宽度，所述位线掺杂区223的底部与第一沟槽217的底部平齐或者高于所述第一沟槽217的底部(位线掺杂区223的底部相对于第一沟槽217的底部与有源区220的表面更近)。

所述位线掺杂区223与有源区220接触的部分作为垂直晶体管的漏区，相邻第一开口218之间的具有两个有源区220，这两个有源区220中形成的垂直晶体管共用一个漏区，以提高器件的集成度，并且每一个位线掺杂区223将沿第一方向上的每相邻的两排垂直晶体管的漏区电连接，以提高垂直晶体管的操控能力，进而提高对后续形成的存储器的操作能力(读、写和删除)。

在一些实施例中，参考图28和29，形成位线掺杂区223后，去除所述保护层221和掩膜层222。

去除所述保护层221和掩膜层222采用湿法刻蚀工艺。

参考图30和图31，在所述第一沟槽217和第三沟槽219中形成第一隔离层224，所述第一隔离层224的表面低于所述有源区220的表面。

所述第一隔离层224用于相邻有源区以及相邻位线掺杂区223之间的电学隔离。在一些实施例中，所述第一隔离层224的材料为氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数(K小于2.8)材料、其它适合的材料及/或上述的组合。

在一些实施例中，所述第一隔离层224的形成过程包括：通过沉积工艺在有源区220表面以及第一沟槽217、第二沟槽218和第三沟槽219中形成第一隔离材料层；回刻蚀去除部分所述第一隔离材料层，在所述第一沟槽217和第三沟槽219中形成第一隔离层224。

参考图32和图33，在所述有源区220的表面形成环绕所述有源区220的栅介质层225；在所述有源区220侧壁上的栅介质层225表面形成环绕所述有源区220的金属栅极226，所述金属栅极226的顶部表面低于所述有源区220的顶部表面。

所述栅介质层225的材料可以为氧化硅或高K(介电常数)介质材料，所述高K介质材料为HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO中的一种或几种。

所述栅介质层225可以通过氧化或沉积工艺形成。

在一些实施例中，可以去除所述保护层236后，形成所述栅介质层225。在另一实施例中，所述保护层236可以不去除，直接在所述保护层236上形成栅介质层。

在一些实施例中，在形成栅介质层225时，所述栅介质层225也可以形成在所述第一沟槽、第二沟槽和第三沟槽的底部表面以及有源区的顶部表面。

所述形成的金属栅极226环绕每一个有源区的侧壁，所述金属栅极226的顶部表面低于所述有源区220的顶部表面，可以提高金属栅极220对有源区侧壁中形成沟道的控制能力，提高形成垂直晶体管的性能。

在一些实施例中，所述金属栅极226的材料可以为W、Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、WN、Wsi中的一种或几种。

在一些实施例中，所述金属栅极226的形成过程包括：在所述栅介质层表面以及第一隔离层表面形成金属层；无掩膜刻蚀去除多余的金属层，在所述有源区侧壁的栅介质层表面形成环绕所述有源区的金属栅极226。这种工艺中相邻的有源区220侧壁上的金属栅极226之间是不存在电连接的，若干金属栅极226是分立的。后续可以形成将第二方向上的每一行中的多个金属栅极电连接的导电连接结构，相邻行的金属栅极仍是断开的，以提高垂直晶体管的操控能力，进而提高对后续形成的存储器的操作能力(读、写和删除)。

在另一些实施例中，所述金属栅极的形成过程包括：在所述栅介质层表面以及第一隔离层表面形成填充满第一沟槽、第三沟槽和第二沟槽的金属层；回刻蚀所述金属层，使得金属层的顶部表面低于所述有源区的顶部表面；回刻蚀所述金属层后，沿第二方向将所述第三沟槽中填充的金属层切断，在所述有源区侧壁的栅介质层表面形成环绕所述有源区的金属栅极。这种方式形成的金属栅极，第二方向上每一行的多个金属栅极是连接在一起的，第二方向上相邻行的金属栅极是断开的。

参考图34和图35，在所述有源区220的顶部表面形成源区227。

所述源区227中掺杂的杂质离子的类型与位线掺杂区223中掺杂的杂质离子的类型相同，且与有源区中阱区掺杂的杂质离子的类型不相同。所述源区227通过第二离子注入工艺形成。所述源区227中注入的(掺杂的)杂质离子为N型杂质离子或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。

在一些实施例中，参考图36和图37，在形成若干分立的金属栅极226后，形成覆盖所述金属栅极226并填充满所述第一沟槽、第三沟槽和第二沟槽的第二隔离层228；在所述第三沟槽的第二隔离层228中形成沿第二方向延伸并将若干金属栅极226连接的导电连接结构。

在一些实施例中，当形成的第二方向上每一行的多个金属栅极本身就是连接在一起的，第二方向上相邻行的金属栅极是断开的时，直接形成填充满所述第一沟槽、第三沟槽和第二沟槽的第二隔离层，无需额外再形成导电连接结构。

本申请中，通过前述工艺形成若干垂直晶体管，每一个垂直晶体管包括一个相应的有源区220，位于有源区220侧壁表面的栅介质层225，位于第二沟槽底部的半导体衬底中的位线掺杂区223，位于有源区220顶部表面的源区227，位于第一沟槽、第二沟槽和第三沟槽侧壁的栅介质层表面上环绕所述有源区220的金属栅极226，前述特定结构的垂直晶体管，由于源区和漏区是位于有源区的上下两侧，形成的沟道区位于有源区的侧壁，使得垂直晶体管占据的半导体衬底的面积会较小，使得单位面积上形成的垂直晶体管的数量可以增加，相应的使得后续单位面积上形成与每个晶体管的源区连接的电容器的数量也可以增加，从而提高存储器的存储容量和存储密度，并且这种特定结构的垂直晶体管能减小体效应，减少后续形成的电容器向衬底中产生的漏电流，提高存储器件的电学性能。

在一些实施例中，在形成所述源区227后，还包括，在所述半导体衬底201表面上形成与源区227连接的电容器。

在一些实施例中，在所述半导体衬底表面上形成与所述源区连接的电容器的过程包括：在所述半导体衬底上形成第一介质层；在所述第一介质层中形成暴露出所述源区表面的通孔；在所述通孔中形成接触插塞；在所述第一介质层上形成第二介质层；在所述第二介质层中形成暴露出所述接触插塞的电容孔；在所述电容孔中形成电容器。

在一些实施例中，在所述半导体衬底201表面上形成与源区223连接的电容器的过程包括：参考图38和图39，在所述第二隔离层228上形成第一介质层230；在所述第一介质层230和第二隔离层228中形成暴露出所述源区227表面的通孔231。在一些实施例中，所述形成的通孔231的开口可以向两侧扩宽，以便于后续形成接触插塞，并使得形成的接触插塞顶部表面与后续形成的电容器的接触面积增大。参考图40和图41，在所述通孔中形成接触插塞232，所述接触插塞232的材料为金属。参考图42和图43，在所述第二介质层230上形成第三介质层233；在所述第三介质层233中形成暴露出所述接触插塞232的电容孔；在所述电容孔中形成电容器234。

在一些实施例中，所述电容器234包括下电极层、位于下电极层上的介电层、和位于介电层上的上电极层。

在一些实施例中，所述介电层的材料可以为高K介质材料，以提高单位面积电容器的电容值，所述高K介质材料包括HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO中的一种或上述材料所组成群组中的两种以上所形成的叠层。

在一些实施例中，所述上电极层和下电极层的材料可以为钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(TitaniumNitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)等。

在其他一些实施例中，所述电容器也可以采用现有的双面电容形成工艺形成。

本发明一些实施例还提供了一种存储器件，参考图42和图43并结合参考图19-图21，包括：

半导体衬底201，所述半导体衬底201中形成有若干有源区220，所述若干有源区220之间通过沿第一方向延伸的若干第一沟槽217、第二沟槽218以及沿第二方向延伸的若干第三沟槽219分隔开，所述第一沟槽217和第二沟槽218与所述的第三沟槽219连通，所述第一沟槽217与所述第二沟槽218在第一方向间隔排列，所述第二沟槽218的深度小于第一沟槽217的深度，且所述第三沟槽219的与所述第二沟槽218连通处之外区域的深度大于所述第二沟槽218的深度；

位于所述第二沟槽218的底部以及第二沟槽218与第三沟槽219连通处底部的半导体衬底201中的位线掺杂区223；

位于所述第一沟槽217和第三沟槽219中的第一隔离层224，所述第一隔离层224的表面低于所述有源区220的表面；

位于所述有源区220的表面的环绕所述有源区220的栅介质层225；

位于所述有源区220侧壁上的栅介质层225表面的环绕所述有源区220的金属栅极226，所述金属栅极226的顶部表面低于所述有源区220的顶部表面；

位于所述有源区220的顶部表面的源区227。

在一些实施例中，所述位线掺杂区223的宽度大于或等于第二沟槽218底部的宽度。

在一些实施例中，所述位线掺杂区223中掺杂的杂质离子为N型杂质离子或P型杂质离子。

在一些实施例中，所述源区227掺杂的杂质离子类型与所述位线掺杂区223掺杂的杂质离子类型相同。

在一些实施例中，所述金属栅极226位于所述有源区的侧壁上的栅介质层表面环绕所述有源区，所述金属栅极226未填充满第一沟槽、第三沟槽和第二沟槽。

在一些实施例中，还包括，覆盖所述金属栅极226并填充满所述第一沟槽、第三沟槽和第二沟槽的第二隔离层228；位于所述第三沟槽中的第二隔离层228中的沿第二方向延伸并将若干金属栅极连接的导电连接结构229(参考图43)。

在另一些实施例中，所述金属栅极填充满第一沟槽、第三沟槽和第二沟槽，且所述金属栅极低于所述有源区的顶部表面，且所述金属栅极位于第三沟槽中的部分沿第二方向被切断。

在一些实施例中，还包括位于所述半导体衬底201上的与所述源区227连接的电容器234。

需要说明的是，本实施例(存储器件)与前述实施例(存储器件的形成过程)中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。

本申请虽然已以较佳实施例公开如上，但其并不是用来限定本申请，任何本领域技术人员在不脱离本申请的精神和范围内，都可以利用上述揭示的方法和技术内容对本申请技术方案做出可能的变动和修改，因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本申请技术方案的保护范围。

Claims (23)

1.一种存储器件的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底中形成若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽、第二沟槽以及沿第二方向延伸的若干第三沟槽分隔开，所述第一沟槽和第二沟槽与所述的第三沟槽连通，所述第一沟槽与所述第二沟槽在第一方向间隔排列，所述第二沟槽的深度小于第一沟槽的深度，且所述第三沟槽的与所述第二沟槽连通处之外区域的深度大于所述第二沟槽的深度；

在所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中形成位线掺杂区；

在所述第一沟槽和第三沟槽中形成第一隔离层，所述第一隔离层的表面低于所述有源区的表面；

在所述有源区的表面形成环绕所述有源区的栅介质层；

在所述有源区侧壁上的栅介质层表面形成环绕所述有源区的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；

在所述有源区的顶部表面形成源区。

2.如权利要求1所述的存储器件的形成方法，其特征在于，所述位线掺杂区的宽度大于或等于第二沟槽底部的宽度。

3.如权利要求2所述的存储器件的形成方法，其特征在于，所述位线掺杂区通过第一离子注入工艺形成，所述第一离子注入工艺注入的杂质离子为N型杂质离子或P型杂质离子。

4.如权利要求3所述的存储器件的形成方法，其特征在于，在进行第一离子注入工艺之前，在所述第一沟槽、第三沟槽和第二沟槽的侧壁和底部表面形成保护层；形成保护层后，在所述半导体衬底表面上形成掩膜层，所述掩膜层中具有暴露出第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底的开口；以所述掩膜层为掩膜，沿开口对所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底的进行第一离子注入工艺，在所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中形成位线掺杂区。

5.如权利要求1所述的存储器件的形成方法，其特征在于，所述源区通过第二离子注入工艺形成。

6.如权利要求2所述的存储器件的形成方法，其特征在于，所述源区掺杂的杂质离子类型与所述位线掺杂区掺杂的杂质离子类型相同。

7.如权利要求1所述的存储器件的形成方法，其特征在于，所述金属栅极的形成过程包括：在所述栅介质层表面以及第一隔离层表面形成金属层；无掩膜刻蚀去除多余的金属层，在所述有源区侧壁的栅介质层表面形成环绕所述有源区的金属栅极。

8.如权利要求3所述的存储器件的形成方法，其特征在于，在形成金属栅极后，形成覆盖所述金属栅极并填充满所述第一沟槽、第三沟槽和第二沟槽的第二隔离层；在所述第三沟槽的第二隔离层中形成沿第二方向延伸并将若干金属栅极连接的导电连接结构。

9.如权利要求1所述的存储器件的形成方法，其特征在于，所述金属栅极的形成过程包括：在所述栅介质层表面以及第一隔离层表面形成填充满第一沟槽、第三沟槽和第二沟槽的金属层；回刻蚀所述金属层，使得金属层的顶部表面低于所述有源区的顶部表面；回刻蚀所述金属层后，沿第二方向将所述第三沟槽中填充的金属层切断，在所述有源区侧壁的栅介质层表面形成环绕所述有源区的金属栅极。

10.如权利要求1所述的存储器件的形成方法，其特征在于，还包括：在所述半导体衬底表面上形成与所述源区连接的电容器。

11.如权利要求10所述的存储器件的形成方法，其特征在于，在所述半导体衬底表面上形成与所述源区连接的电容器的过程包括：在所述半导体衬底上形成第一介质层；在所述第一介质层中形成暴露出所述源区表面的通孔；在所述通孔中形成接触插塞；在所述第一介质层上形成第二介质层；在所述第二介质层中形成暴露出所述接触插塞的电容孔；在所述电容孔中形成电容器。

12.如权利要求1所述的存储器件的形成方法，其特征在于，所述若干有源区呈行列排布。

13.如权利要求1或12所述的存储器件的形成方法，其特征在于，所述若干有源区的形成过程包括：在所述半导体衬底上形成沿第一方向延伸的若干平行的第一掩膜图形，相邻第一掩膜图形之间具有交替分布的第一开口和第二开口，所述第一开口的宽度大于所述第二开口的宽度；在所述第一掩膜图形上形成沿第二方向延伸的若干平行的第二掩膜图形，相邻第二掩膜图形之间具有第六开口；以所述第二掩膜图形为掩膜，沿第六开口刻蚀所述第一掩膜图形，在第一掩膜图形中形成沿第二方向延伸的若干第三开口，剩余的第一掩膜图形形成若干分立的刻蚀掩膜；以所述刻蚀掩膜为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成与第一开口对应的第一沟槽、与第二开口对应的第二沟槽，与第三开口对应的第三沟槽，所述第一沟槽、第二开口和第三沟槽之间为有源区，所述第一沟槽和第二沟槽与所述第三沟槽连通，所述第二沟槽的深度小于第一沟槽的深度，且所述第三沟槽的与所述第二沟槽连通处之外区域的深度大于所述第二沟槽的深度。

14.如权利要求13所述的存储器件的形成方法，其特征在于，所述第一掩膜图形和第二掩膜图形通过自对准双重图形工艺形成。

15.如权利要求14所述的存储器件的形成方法，其特征在于，所述第一掩膜图形的形成过程包括：在所述半导体衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成沿第一方向延伸且平行排布的若干第一条状结构；在所述第一条状结构的侧壁和顶部表面以及第一条状结构之间的第一硬掩膜层表面形成第一牺牲侧墙层；在所述第一条状结构之间填充第一填充层；去除所述第一条状结构侧壁表面的第一牺牲侧墙层，在第一条状结构和第一填充层之间形成第四开口；沿第四开口刻蚀所述第一硬掩膜层，在所述第一硬掩膜层中形成第一开口；形成填充满第一开口的第二填充层；在第二填充层上形成沿第一方向延伸且平行排布的若干第二条状结构，每一个所述第二条状结构覆盖一个第一开口中的第二填充层以及第一开口两侧的部分第一硬掩模层；在所述第二条状结构的侧壁和顶部表面以及第二条状结构之间的第一硬掩膜层和第一填充层表面形成第二牺牲侧墙层；在所述第二条状结构之间填充第三填充层；去除所述第二条状结构侧壁表面的第二牺牲侧墙层，在第二条状结构和第二填充层之间形成第五开口，所述第五开口的宽度小于所述第四开口的宽度；沿第五开口刻蚀所述第一开口之间的第一硬掩膜层，在所述第一硬掩膜层中形成第二开口，所述第二开口的宽度小于所述第一开口的宽度，所述第二开口和所述第一开口之间剩余的第一硬掩膜层即为第一掩膜图形。

16.一种存储器件，其特征在于，包括：

半导体衬底，所述半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽、第二沟槽以及沿第二方向延伸的若干第三沟槽分隔开，所述第一沟槽和第二沟槽与所述的第三沟槽连通，所述第一沟槽与所述第二沟槽在第一方向间隔排列，所述第二沟槽的深度小于第一沟槽的深度，且所述第三沟槽的与所述第二沟槽连通处之外区域的深度大于所述第二沟槽的深度；

位于所述第二沟槽的底部以及第二沟槽与第三沟槽连通处底部的半导体衬底中的位线掺杂区；

位于所述第一沟槽和第三沟槽中的第一隔离层，所述第一隔离层的表面低于所述有源区的表面；

位于所述有源区的表面的环绕所述有源区的栅介质层；

位于所述有源区侧壁上的栅介质层表面的环绕所述有源区的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；

位于所述有源区的顶部表面的源区。

17.如权利要求16所述的存储器件，其特征在于，所述位线掺杂区的宽度大于或等于第二沟槽底部的宽度。

18.如权利要求17所述的存储器件，其特征在于，所述位线掺杂区中掺杂的杂质离子为N型杂质离子或P型杂质离子。

19.如权利要求16所述的存储器件，其特征在于，所述源区掺杂的杂质离子类型与所述位线掺杂区掺杂的杂质离子类型相同。

20.如权利要求16所述的存储器件，其特征在于，所述金属栅极位于所述有源区的侧壁上的栅介质层表面环绕所述有源区，所述金属栅极未填充满第一沟槽、第三沟槽和第二沟槽。

21.如权利要求20所述的存储器件，其特征在于，还包括覆盖所述金属栅极并填充满所述第一沟槽、第三沟槽和第二沟槽的第二隔离层；位于所述第三沟槽中的第二隔离层中的沿第二方向延伸并将若干金属栅极连接的导电连接结构。

22.如权利要求16所述的存储器件，其特征在于，所述金属栅极填充满第一沟槽、第三沟槽和第二沟槽，且所述金属栅极低于所述有源区的顶部表面，且所述金属栅极位于第三沟槽中的部分沿第二方向被切断。

23.如权利要求16所述的存储器件，其特征在于，还包括，位于所述半导体衬底上的与所述源区连接的电容器。

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