KR20120096301A - 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자의 제조 방법 - Google Patents
매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자의 제조 방법 Download PDFInfo
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Abstract
캡핑 절연막이 층간 절연막과 동일한 실리콘 산화막으로 형성되는 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판 내에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 상기 활성 영역과 상기 소자 분리 영역의 일부를 제거하여, 게이트 매립 트렌치를 형성하며, 상기 게이트 매립 트렌치의 내벽 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 게이트 트렌치를 채우는 게이트 도전 패턴을 형성하되, 상기 게이트 도전 패턴의 상면 레벨은 상기 기판의 상면 레벨보다 낮고, 상기 기판과 상기 게이트 도전 패턴 상에 상기 게이트 트렌치를 채우는 층간 절연막을 형성하되, 상기 층간 절연막은 상부 절연 영역과 하부 절연 영역을 포함하고, 상기 하부 절연 영역은 상기 게이트 매립 트렌치에 채워지고, 상기 상부 절연 영역은 상기 기판 상부에 형성되며, 상기 층간 절연막을 관통하여 상기 활성 영역과 연결되는 예비 비트 콘택 플러그를 형성하는 것을 포함한다.
Description
본 발명은 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자와 그 제조 방법, 상기 반도체 소자를 포함하는 반도체 모듈 및 전자 시스템에 관한 것이다.
반도체 소자가 고집적화 되면서, 그 구조가 점차 정교해지고 있고, 그에 따라 반도체 소자를 제조하는 공정도 매우 복잡해지고 있다. 이에 따라 제안된 기술이 매립형 채널 어레이 트랜지스터 기술(BCAT), 6F2 레이아웃 기술 등이다.
본 발명이 해결하고자 하는 과제는, 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자를 갖는 반도체 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 혹은 반도체 모듈을 갖는 전자시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자를 형성하는 다양한 방법들을 제공하는 것이다.
이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 기판 내에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 상기 활성 영역과 상기 소자 분리 영역의 일부를 제거하여, 게이트 매립 트렌치를 형성하며, 상기 게이트 매립 트렌치의 내벽 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 게이트 트렌치를 채우는 게이트 도전 패턴을 형성하되, 상기 게이트 도전 패턴의 상면 레벨은 상기 기판의 상면 레벨보다 낮고, 상기 기판과 상기 게이트 도전 패턴 상에 상기 게이트 트렌치를 채우는 층간 절연막을 형성하되, 상기 층간 절연막은 상부 절연 영역과 하부 절연 영역을 포함하고, 상기 하부 절연 영역은 상기 게이트 매립 트렌치에 채워지고, 상기 상부 절연 영역은 상기 기판 상부에 형성되며, 상기 층간 절연막을 관통하여 상기 활성 영역과 연결되는 예비 비트 콘택 플러그를 형성하는 것을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 기판 내에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 기판 상에 상기 활성 영역과 상기 소자 분리 영역의 일부를 노출시키는 트렌치 마스크를 형성하고, 상기 트렌치 마스크를 식각 마스크로 이용하여 상기 활성 영역과 상기 소자 분리 영역의 일부가 제거되는 게이트 매립 트렌치를 형성하며, 상기 게이트 매립 트렌치의 내벽 상에 게이트 절연막을 형성하며, 상기 게이트 절연막 상에 상기 게이트 매립 트렌치의 일부를 채우는 게이트 도전 패턴을 형성하며, 상기 게이트 도전 패턴 상에 산화 방지막을 형성하며, 상기 산화 방지막 상에 캡핑 절연막을 형성하며, 상기 기판 상에 층간 절연막을 형성하는 것을 포함한다.
위에서 설명한 바와 같이, 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, BCAT 구조에서 셀 게이트 캡핑 절연막과 층간 절연막을 동일한 물질로 형성하기 때문에, 캡핑 절연막을 증착하는 공정과 에치백 공정이 생략될 수 있다.
둘째, BCAT 구조에서 캡핑 절연막으로 저유전율(low-k)의 실리콘 산화막이 사용되기 때문에, 캡핑 절연막으로 실리콘 질화막이 사용되는 경우와 비교하여 셀 게이트와 비트 라인 사이의 기생 커패시턴스가 감소될 수 있다.
도 1a 및 도 1b는, 본 발명의 기술적 사상에 의한 반도체 소자의 구성을 각각 셀 영역(CA)과 주변 영역(PA)에 나타내는 개략적인 레이 아웃들이다.
도 2, 도 4, 및 도 6의 (a), (b) 및 (c)는 도 1a에 도시된 셀 영역(CA)에서 절단선 A-A', 절단선 B-B' 및 절단선 C-C'의 단면을 각각 나타내는 종단면도들이고, 도 2의 (p)는 도 1b에 도시된 주변 영역(PA)에서 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 3a 내지 3w는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도로서, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C' 그리고 도 1b의 절단선 P-P'의 단면을 나타내고 있다.
도 5a 내지 도 5d는 본 발명의 기술적 사상에 의한 반도체 소자의 다양한 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 7a 내지 도 7d는 본 발명의 기술적 사상에 의한 반도체 소자의 다양한 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지를 포함하는 반도체 모듈, 전자 시스템, 및 메모리 카드의 블록 다이어그램들이다.
도 2, 도 4, 및 도 6의 (a), (b) 및 (c)는 도 1a에 도시된 셀 영역(CA)에서 절단선 A-A', 절단선 B-B' 및 절단선 C-C'의 단면을 각각 나타내는 종단면도들이고, 도 2의 (p)는 도 1b에 도시된 주변 영역(PA)에서 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 3a 내지 3w는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도로서, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C' 그리고 도 1b의 절단선 P-P'의 단면을 나타내고 있다.
도 5a 내지 도 5d는 본 발명의 기술적 사상에 의한 반도체 소자의 다양한 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 7a 내지 도 7d는 본 발명의 기술적 사상에 의한 반도체 소자의 다양한 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지를 포함하는 반도체 모듈, 전자 시스템, 및 메모리 카드의 블록 다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 각 구성의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a 및 도 1b는, 본 발명의 기술적 사상에 의한 반도체 소자의 셀 영역(CA)과 주변 영역(PA)을 나타내는 레이 아웃이다. 도 2의 (a), (b) 및 (c)는 도 1a에 도시된 셀 영역(CA)에서 절단선 A-A', 절단선 B-B' 및 절단선 C-C'의 단면을 각각 나타내는 종단면도들이고, 도 2의 (p)는 도 1b에 도시된 주변 영역(PA)에서 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 1a, 도 1b, 및 도 2를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(100, 100a)는, 기판(110)의 셀 영역(Cell Area: CA)과 주변 영역(Peripheral Area: PA)을 포함할 수 있다. 셀 영역(CA)은, 다수의 셀을 포함하고, 각 셀은 1개의 셀 게이트(200)와 1개의 스토리지 전극(500)을 포함할 수 있다. 가령, 셀 영역(CA)에 다수의 셀 트랜지스터와 다수의 셀 커패시터가 규칙적으로 형성될 수 있다. 따라서 셀 영역(CA)은, 기판(110)의 표면 아래에 형성되는 셀 소자 분리 영역(120), 셀 활성 영역(130) 및 셀 게이트(200)를 포함하고, 기판(110)의 표면 위에 형성되는 비트 라인(300) 및 스토리지 전극(500)을 포함할 수 있다. 셀 게이트(200)는, 워드 라인(WL)으로 이해될 수 있다. 주변 영역(PA)은, 주변 게이트(400)를 포함할 수 있다. 가령, 주변 게이트(400)는, 논리 회로를 구성하는 CMOS 트랜지스터를 포함할 수 있다. 따라서, 주변 영역(PA)은, 기판(110)의 표면 아래에 형성되는 주변 소자 분리 영역(122) 및 주변 활성 영역(132)과, 기판(110)의 표면 위에 형성되는 주변 게이트(400)를 포함할 수 있다.
셀 영역(CA)에서, 셀 소자 분리 영역(120)에 의해 한정되는 셀 활성 영역(130)이 소정 간격으로 반복 배열될 수 있다. 셀 활성 영역(130)은, 기판(110)의 일부로서 셀 소스 영역(130a)과 셀 드레인 영역(130b)을 포함할 수 있다. 셀 활성 영역(130)이 기판(110)의 제1방향과 제2방향에 대하여 사선 형태로 경사지게 배치될 수 있다. 셀 게이트(200)가 제1방향으로 길게 연장되고, 비트 라인(300)이 제2방향으로 길게 연장될 수 있다. 제1방향과 제2방향은 실질적으로 직각일 수 있다. 1개의 셀 활성 영역(130)에서 2줄의 게이트(200)와 1줄의 비트 라인(300)이 상호 교차될 수 있다. 셀 활성 영역(130)이 셀 게이트(200)와 비트 라인(300)에 대하여 소정 각도로 경사질 수 있다. 가령, 1개의 셀 활성 영역(130)이 2개의 단위 셀 구조를 갖게 되면, 1개의 단위 셀은 최소 선폭을 기준으로 제2방향의 길이가 4F가 되고, 제1방향의 길이가 2F가 되나, 좌상 및 우하 영역의 각각의 절반이 인접한 셀들의 영역이 됨으로써, 단위 셀의 면적은 6F2가 될 수 있다. 이와 같이, 6F2 셀 구조에 의하면, 셀 면적을 최소화하기 위하여 셀 게이트(200)와 비트 라인(300)이 각각 수직으로 교차되고, 여기에 셀 활성 영역(130)이 셀 소자 분리 영역(120)에 의하여 바 형태(bar-type)로 한정되되, 셀 게이트(200)와 비트 라인(300)에 대하여 사선 방향(가령, 제3방향)으로 기울어질 수 있다.
셀 게이트(200)는, 기판(110)과 수직하게 배열되는 리세스 타입(recess-type)의 채널을 포함할 수 있다. 가령, 셀 게이트(200)는, 단 채널 효과가 억제되도록, 게이트 채널의 길이가 늘어난 리세스 타입의 채널을 포함할 수 있다. 또한, 셀 게이트(200)는, 기판(110) 내부에 매립되는 배리드 타입(buried-type)으로 형성될 수 있다. 반면, 주변 영역(PA)의 주변 게이트(400)는, 플래이너 타입(planar-type)의 채널을 포함할 수 있다. 셀 영역(CA)의 셀 게이트(200)는, 게이트 매립 트렌치(140)의 프로파일을 따라 내벽 상에 컨포멀하게 형성되는 셀 게이트 절연막(212), 게이트 매립 트렌치(140)를 채우는 셀 게이트 도전 패턴(222), 및 셀 게이트 도전 패턴(222)을 보호하기 위하여 게이트 매립 트렌치(140)의 상부에 채워지는 제1층간 절연막(310)을 포함할 수 있다. 이때, 셀 게이트 도전 패턴(222) 하부에 위치하는 셀 활성 영역(130)의 상면 레벨(H1)이 셀 게이트 도전 패턴(222) 하부에 위치하는 셀 소자 분리 영역(120)의 상면 레벨(H2)보다 높게 형성됨으로써, 셀 게이트(200)는, 리세스 채널을 가지면서 셀 활성 영역(130)이 셀 게이트 도전 패턴(222) 방향으로 돌출되는 구조를 가지는 트랜지스터로 형성될 수 있다.
비트 라인(300)은, 비트 도전 패턴(360), 비트 하드 마스크 패턴(364), 및 비트 스페이서(380)를 포함할 수 있다. 비트 도전 패턴(360)은, 전도성을 가지는 도핑된 실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 본 실시예의 반도체 소자(100a)는, 비트 도전 패턴(360)과 셀 드레인 영역(130b)이 전기적으로 혹은 물리적으로 연결되는 영역에서 비트 콘택 플러그(336a)를 포함할 수 있다. 비트 도전 패턴(360)은, 배선 기능을 담당하는 비트 라인 전극의 기능을 수행할 수 있다. 비트 하드 마스크 패턴(364)은, 비트 도전 패턴(360)을 보호하는 비트 라인의 캡핑막의 기능을 수행할 수 있다. 비트 콘택 플러그(336a)는 도핑된 실리콘을 포함할 수 있다. 혹은, 금속 혹은 금속 화합물을 포함할 수 있다. 비트 하드 마스크 패턴(364)은, 절연성을 가지는 실리콘 질화물을 포함할 수 있다. 비트 스페이서(380)는, 실리콘 산화물 혹은 실리콘 질화물을 포함할 수 있다. 비트 도전 패턴(360)은, 비트 전극 패턴(360d)을 포함할 수 있다. 비트 전극 패턴(360d)이 금속 화합물로 형성되고, 비트 콘택 플러그(336a)가 도핑된 실리콘으로 형성되는 경우, 비트 도전 패턴(360)은 비트 콘택 플러그(336a) 상에 비트 하부 금속 실리사이드 패턴(360a), 비트 배리어 패턴(360b) 및 비트 상부 금속 실리사이드 패턴(360c)을 더 포함할 수 있다. 비트 하부 금속 실리사이드 패턴(360a)은, 금속층 또는 금속 실리사이드화 된 물질을 포함할 수 있다. 가령, 금속 실리사이드와 금속이 공존하는 물질일 수 있다. 비트 배리어 패턴(360b)은 티타늄 질화물(TiN)을 포함할 수 있다. 비트 상부 금속 실리사이드 패턴(360c)은, 금속 실리사이드 혹은 금속 질화물을 포함할 수 있다. 이때, 비트 전극 패턴(360d)은, 비트 상부 금속 실리사이드 패턴(360c)과 동일한 금속을 포함할 수 있다.
주변 게이트(400)는, 주변 게이트 절연막(410), 주변 게이트 제1도전 패턴(422), 주변 게이트 제2도전 패턴(460), 주변 게이트 하드 마스크 패턴(464), 및 주변 게이트 스페이서(480)를 포함할 수 있다. 주변 게이트 절연막(410)은 실리콘 산화물을 포함할 수 있다. 주변 게이트 제2도전 패턴(460) 및 주변 게이트 하드 마스크 패턴(464)은, 비트 도전 패턴(360) 및 비트 하드 마스크 패턴(364)과 동일 혹은 유사한 레벨에서 동일한 물질 및/또는 두께로 형성될 수 있다. 비트 도전 패턴(360)이 비트 전극 패턴(360d) 외에 비트 하부 금속 실리사이드 패턴(360a), 비트 배리어 패턴(360b) 및 비트 상부 금속 실리사이드 패턴(360c)을 더 포함하는 경우에, 주변 게이트 제2도전 패턴(460)은 주변 게이트 전극 패턴(460d) 외에 주변 게이트 하부 금속 실리사이드 패턴(460a), 주변 게이트 배리어 패턴(460b) 및 비트 상부 금속 실리사이드 패턴(460c)을 더 포함할 수 있다. 이때, 주변 게이트 하부 금속 실리사이드 패턴(460a), 주변 게이트 배리어 패턴(460b), 주변 게이트 상부 금속 실리사이드 패턴(460c) 및 주변 게이트 전극 패턴(460d)은, 비트 하부 금속 실리사이드 패턴(360a), 비트 배리어 패턴(360b), 비트 상부 금속 실리사이드 패턴(360c) 및 비트 전극 패턴(360d)과 동일 혹은 유사한 레벨에서 동일한 물질 및/두께로 형성될 수 있다.
본 실시예의 반도체 소자(100a)는, 기판(110) 상에 형성되고, 셀 소스 영역(130a)과 스토리지 전극(500)을 전기적으로 연결하는 스토리지 콘택 플러그(390)를 포함할 수 있다. 스토리지 콘택 플러그(390)는, 도핑된 실리콘을 포함할 수 있다. 이웃하는 스토리지 콘택 플러그(390)는, 제2층간 절연막(374)에 의하여 절연될 수 있다. 즉, 스토리지 콘택 플러그(390)는 제2층간 절연막(374)을 관통하여 비트 라인(300) 사이에 형성될 수 있다.
본 실시예의 반도체 소자(100a)는, 기판(110) 내부의 셀 게이트(200)와 기판(110) 상부의 비트 라인(300) 사이에 제1층간 절연막(310)을 포함할 수 있다. 가령, 비트 콘택 플러그(336a)와 콘택을 형성하지 않은 비트 도전 패턴(360)의 하부에는 비트 도전 패턴(360)과 기판(110)을 절연시키기 위하여 제1층간 절연막(310)이 형성될 수 있다. 제1층간 절연막(310)은 상부 절연 영역(T)과 하부 절연 영역(B)을 포함할 수 있다. 여기서 하부 절연 영역(B)은 게이트 매립 트렌치(140)에 채워지는 영역을 의미할 수 있다. 하부 절연 영역(B)은 셀 게이트 도전 패턴(222)을 보호하는 캡핑 절연막의 기능을 수행할 수 있다. 상부 절연 영역(T)은 기판(110) 상부에 형성되어 상기 기판(110)과 비트 라인(300) 사이의 쇼트 패일(short fail)을 방지하는 층간 절연막의 기능을 수행할 수 있다. 제1층간 절연막(310)은 실리콘 산화막을 포함할 수 있다. 이와 같이 캡핑 절연막이 실리콘 산화막을 포함하는 경우, 캡핑 절연막이 실리콘 질화막을 포함하는 경우와 비교하여 셀 게이트(200)와 비트 라인(300) 사이의 기생 커패시턴스(parasitic capacitance)가 감소될 수 있다.
도 4를 참조하면, 본 발명의 반도체 소자(100b)는 셀 게이트 도전 패턴(222) 상에 산화 방지막(anti oxidation layer: 224)을 더 포함할 수 있다. 제1층간 절연막(310)이 셀 게이트 도전 패턴(222) 상에 직접 형성되는 경우, 셀 게이트 도전 패턴(222)이 산화되거나 이종 원자 또는 이온들의 확산으로 인하여 변성될 수 있다. 산화 방지막(224)은 셀 게이트 도전 패턴(222) 상에 형성되는 제1층간 절연막(310)에 의하여 셀 게이트 도전 패턴(222)이 산화 또는 변성되는 것을 방지할 수 있다. 산화 방지막(224)은 실리콘 질화막을 포함할 수 있다. 이 경우에도, 제1층간 절연막(310)은 상부 절연 영역(T)과 하부 절연 영역(B)을 포함할 수 있다. 하부 절연 영역(B)은 게이트 매립 트렌치(140) 내부에 존재할 수 있다.
도 6을 참조하면, 본 실시예의 반도체 소자(100c)는, 게이트 매립 트렌치(140) 내부에 셀 게이트 도전 패턴(222), 산화 방지막(224), 캡핑 절연막(308)을 포함할 수 있다. 또한, 반도체 소자(100c)는, 기판(110)과 비트 도전 패턴(360) 사이에 제1층간 절연막(310)을 포함할 수 있다. 캡핑 절연막(308)과 제1층간 절연막(310)은 동일한 물질로 형성될 수 있다. 캡핑 절연막(308)과 제1층간 절연막(310)은 실리콘 산화막을 포함할 수 있다. 비트 도전 패턴(360)과 셀 게이트 도전 패턴(222) 사이에 저유전율의 실리콘 산화막이 존재하기 때문에 비트 라인의 기생 커패시턴스가 감소될 수 있다. 이 경우 하부 절연 영역(B)과 상부 절연 영역(T)이 별개의 공정에 의하여 형성되기 때문에 구별될 수 있다. 캡핑 절연막(308)이 하부 절연 영역(B)에 해당되고, 제1층간 절연막(310)이 상부 절연 영역(T)에 해당될 수 있다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 제조방법을 첨부 도면을 참조하여 상세하게 설명하기로 한다.
<방법 제1실시예>
도 3a 내지 3w는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다. 각 도면들은, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C'의 단면 그리고 도 1b의 절단선 P-P'의 단면을 나타내고 있다.
도 3a를 참조하면, 셀 영역(CA)과 주변 영역(PA)을 포함하는 기판(110) 전체에서 소자 분리 공정이 수행될 수 있다. 기판(110) 내에 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 형성 공정을 이용하여 소자 분리 영역(120)이 형성될 수 있다. 기판(110) 내에 소자 분리 트렌치(112)를 형성하고, 소자 분리 트렌치(112) 내에 절연 물질을 충진함으로써, 셀 활성 영역(130)을 한정하는 셀 소자 분리 영역(120)이 셀 영역(CA)에 형성될 수 있다. 동시에, 주변 영역(PA)에 주변 활성 영역(132)을 한정하는 주변 소자 분리 영역(122)이 형성될 수 있다. 기판(110)은, 단결정 실리콘 혹은 실리콘 저마늄을 포함할 수 있다. 상기 절연 물질은, 절연 기능을 가지는 TEOS, TOSZ, BPSG, USG 혹은 HDP 산화물을 포함할 수 있다.
도 3b를 참조하면, 기판(110) 내에 이온 주입 공정이 실시될 수 있다. 후속 사진 및 식각 공정시 기판(110) 상에 트렌치 마스크(도 3c의 113)의 일부가 잔존하거나 제1층간 절연막(도 3g의 310)이 형성될 수 있기 때문에, 트렌치 마스크(113) 형성 전에 이온 주입 공정이 실시될 수 있다. 이온 주입 공정을 통하여 셀 활성 영역(CA)에 셀 소스 영역(130a) 및 셀 드레인 영역(130b)이 형성될 수 있다.
도 3c를 참조하면, 사진 및 식각 공정을 통하여, 기판(110) 상에 트렌치 마스크(113)가 형성될 수 있다. 트렌치 마스크(113)는 패드 산화물 패턴(114)과 마스크 패턴(116)을 포함할 수 있다. 가령, 패드 산화물 패턴(114)은 50Å ? 150Å 정도 두께의 열산화물을 포함할 수 있다. 마스크 패턴(116)은 기판(110)과의 식각 선택비가 우수한 물질로 형성됨으로써, 후속 식각 공정에서 식각 마스크로 사용될 수 있다. 마스크 패턴(116)은 실리콘 질화물을 포함할 수 있다. 혹은 마스크 패턴(116)은, SOH막을 포함할 수 있다. SOH막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 마스크 패턴(116)은 LPCVD 방법을 통하여 1,000Å ? 1,500Å 정도 두께로 형성될 수 있다. 패드 산화물 패턴(114) 및 마스크 패턴(116)은 포토 레지스트 패턴(118)을 패터닝 마스크로 이용하는 포토 리소그라피 공정을 통하여 셀 활성 영역(130)과 셀 소자 분리 영역(120)의 일부를 노출시키도록 형성될 수 있다. 이후, 제1포토 레지스트 패턴(118)이 제거될 수 있다.
도 3d를 참조하면, 리세스 공정을 통하여 셀 영역(CA)에 게이트 매립 트렌치(140)가 형성될 수 있다. 마스크 패턴(116)을 식각 마스크로 사용하여 노출된 기판(110)이 2,000Å ? 10,000Å 정도 깊이로 제거될 수 있다. 리세스 공정을 통하여, 셀 활성 영역(130)과 셀 소자 분리 영역(120)의 일부가 제거된 게이트 매립 트렌치(140)가 형성될 수 있다. 게이트 매립 트렌치(140)는 매립형 게이트 전극이 형성될 공간으로서 필요에 따라 돌출된 핀 구조로 형성될 수 있다. 가령, 셀 활성 영역(130)이 셀 소자 분리 영역(120)보다 더 제거될 수 있다. 따라서, 셀 소자 분리 영역(120)의 상면 레벨(H2)이 셀 활성 영역(130)의 상면 레벨(H1)보다 낮게 형성됨으로써, 셀 활성 영역(130)이 돌출된 핀 구조로 형성될 수 있다.
도 3e를 참조하면, 게이트 매립 트렌치(140)에 셀 게이트 절연막(212)이 형성될 수 있다. 셀 게이트 절연막(212)은 CVD 공정을 통하여 형성될 수 있다. 혹은, 셀 게이트 절연막(212)은 열 증착 공정을 통하여 리세스 채널 트렌치(212)의 바닥과 측벽의 프로파일을 따라 내벽 상에 일정한 두께로 컨포멀하게 형성될 수 있다. 셀 게이트 절연막(212)은, 실리콘 산화물을 포함할 수 있다.
도 3f를 참조하면, 셀 게이트 절연막(212) 상에는 CVD 혹은 스퍼터링 공정에 의하여 게이트 매립 트렌치(140)를 채우는 셀 게이트 도전 패턴(222)이 형성될 수 있다. 셀 게이트 도전 패턴(222)은, 도핑된 폴리실리콘, 금속, 또는 금속 화합물로 형성될 수 있다. 셀 게이트 도전 패턴(222)의 상면 레벨은 기판(110)의 상면 레벨보다 낮을 수 있다. 이후, 마스크 패턴(116)이 제거될 수 있다. 패드 산화물 패턴(114)은 제거될 수도 있고 잔존할 수도 있다. 도면에는 패드 산화물 패턴(114)이 제거된 것으로 설명된다.
도 3g를 참조하면, 기판(110) 상에 제1층간 절연막(310)이 형성될 수 있다. 기판(110) 상에 전면적으로 절연 물질을 증착하여, 기판(110)의 상면으로부터 300Å ? 700Å 두께의 제1층간 절연막(310)이 형성될 수 있다. 제1층간 절연막(310)의 일부는 게이트 매립 트렌치(140)에 충진될 수 있다. 제1층간 절연막(310)은 기판(110) 상의 패드 산화물 패턴(114)과 동일 혹은 유사한 절연 물질로 형성될 수 있기 때문에 경계면이 사라질 수 있다. 따라서, 패드 산화물 패턴(114)은 도면에는 별도로 표시되지 않는다. 제1층간 절연막(310)이 실리콘 산화물을 포함할 경우, 제1층간 절연막(310)의 유전 상수는 실리콘 질화막보다 낮을 수 있다. 가령, 제1 층간 절연막은 SiCHO, TEOS, USG 혹은 BPSG를 포함할 수 있다.
도 3h를 참조하면, 포토 리소그라피 공정을 통하여 셀 영역(CA)을 커버하고, 주변 영역(PA)을 노출시키는 주변 영역 오픈 마스크(312)가 형성될 수 있다. 주변 영역 오픈 마스크(312)는 포토 레지스트 패턴을 포함할 수 있다. 주변 영역 오픈 마스크(312)을 이용하여 주변 영역(PA)의 제1층간 절연막(310)은 완전히 혹은 부분적으로 제거될 수 있다. 이후, 주변 영역 오픈 마스크(312)가 제거될 수 있다.
도 3i를 참조하면, 주변 활성 영역(132) 상에 주변 트랜지스터의 주변 게이트 절연막(410)이 형성될 수 있다. 주변 게이트 절연막(410)은 열 증착 방법을 이용한 실리콘 열 산화물을 포함할 수 있다. 주변 게이트 절연막(410)은 30Å ~ 70Å 두께로 형성될 수 있다. 주변 게이트 절연막(410)이 제1층간 절연막(310) 상에 형성될 수 있으나, 동일 혹은 유사한 절연 물질로 형성될 수 있기 때문에 도면에서는 생략될 수 있다.
도 3j를 참조하면, 기판(110) 상에 제1도전막(320)이 전면적으로 형성될 수 있다. 제1도전막(320)은 300 ~ 600 정도의 두께로 형성될 수 있다. 제1도전막(320)은, 상부 영역에 소정 깊이의 탄소(C)를 포함할 수 있다. 제1도전막(320)은 주변 영역(PA)에서 주변 트랜지스터의 게이트 전극을 형성하는데 이용될 수 있다. 이를 위하여, 제1도전막(320)에 전도성을 주기 위한 이온 주입 공정이 추가적으로 수행될 수 있다.
도 3k를 참조하면, 제1도전막(320)이 CMP 방법 또는 에치백 방법을 이용하여 전면적으로 평탄화될 수 있다. 셀 영역(CA)에서 제1도전막(320)이 제거되어 제1층간 절연막(310)이 노출될 수 있다. 제1층간 절연막(310)은 두께가 얇아질 수 있다.
도 3l를 참조하면, 평탄화된 제1층간 절연막(310) 상에 플러그 마스크 패턴(332)이 형성될 수 있다. 플러그 마스크 패턴(332)은 포토 레지스트 패턴을 포함할 수 있다. 플러그 마스크 패턴(332)은, 셀 드레인 영역(130b)과 대응되는 제1층간 절연막(310)을 오픈하기 위한 오프닝(333)을 포함할 수 있다.
도 3m을 참조하면, 플러그 마스크 패턴(332)을 식각 마스크로 이용하여 제1층간 절연막(310)이 식각되고, 셀 드레인 영역(130b)의 일부를 노출시키는 비트 콘택 홀(334)이 형성될 수 있다. 이후, 플러그 마스크 패턴(332)이 제거될 수 있다. 이로써, 셀 드레인 영역(130b)의 일부가 노출되는 제1층간 절연막(310)이 형성될 수 있다. 여기서, 비트 콘택 홀(334)의 바닥면은 기판(110)의 다른 표면들보다 낮게 리세스될 수 있다.
도 3n를 참조하면, 셀 드레인 영역(130b)과 직접 전기적/물리적으로 연결되는 예비 비트 콘택 플러그(336a)가 형성될 수 있다. 가령, 예비 비트 콘택 플러그(336a)는 비트 콘택 홀(334)이 매립되도록 제1층간 절연막(310) 상에 전면적으로 도전 물질이 형성되고, 제1층간 절연막(310)의 상면이 노출될 때까지 도전 물질이 평탄화되어 형성될 수 있다. 상기 도전 물질은 도핑된 폴리실리콘 혹은 금속을 포함할 수 있다
도 3o를 참조하면, 셀 영역(CA)과 주변 영역(PA) 공통으로 증착 공정을 통하여 제1층간 절연막(310) 상에 하부 금속 실리사이드막(350a), 배리어막(350b), 상부 금속 실리사이드막(350c), 전극막(350d) 및 하드 마스크막(356)이 형성될 수 있다. 하부 금속 실리사이드막(350a) 및 상부 금속 실리사이드막(350c)은 금속 실리사이드화 된 물질을 포함할 수 있다. 배리어막(350b)은, 티타늄 질화물(TiN)을 포함할 수 있다. 전극막(350d)은, 금속 혹은 금속 질화물을 포함할 수 있다.
도 3p를 참조하면, 포토 리소그라피 공정을 통하여 하드 마스크막(356) 상에 비트 마스크(358)가 형성될 수 있다. 가령, 하드 마스크막(356) 상에 포토 레지스트막(도시되지 않음)이 도포되고, 포토 리소그라피 공정을 통하여 포토 레지스트막의 일부가 선택적으로 제거되어 비트 마스크(358)가 형성될 수 있다.
도 3q을 참조하면, 셀 영역(CA)에 비트 하드 마스크 패턴(364)이 형성될 수 있다. 동시에, 주변 영역(PA)에 주변 게이트 하드 마스크 패턴(464)이 형성될 수 있다. 비트 하드 마스크 패턴(364) 및 주변 게이트 하드 마스크 패턴(464)은, 비트 마스크(도 3r의 358)를 식각 마스크로 이용하여 하드 마스크막(356)의 일부를 제거함으로써, 형성될 수 있다.
도 3r를 참조하면, 비트 하드 마스크 패턴(364) 및 주변 게이트 하드 마스크 패턴(464)을 식각 마스크로 사용하여 전극막(350d), 상부 금속 실리사이드막(350c), 배리어막(350b), 하부 금속 실리사이드막(350a), 및 예비 비트 콘택 플러그(336)가 선택적으로 제거될 수 있다. 비트 하드 마스크 패턴(364)을 식각 마스크로 하는 패턴닝 공정을 통하여 셀 영역(CA)에서 비트 콘택 플러그(336a), 비트 하부 금속 실리사이드 패턴(360a), 비트 배리어 패턴(360b), 비트 상부 금속 실리사이드 패턴(360c), 및 비트 전극 패턴(360d)이 차례로 형성될 수 있다. 동시에, 주변 영역(PA)에서 주변 게이트 하드 마스크 패턴(464)을 식각 마스크로 하는 패턴닝 공정을 통하여 주변 게이트 절연막(410), 주변 게이트 제1도전 패턴(420), 주변 게이트 하부 금속 실리사이드 패턴(460a), 주변 게이트 배리어 패턴(460b), 주변 게이트 상부 금속 실리사이드 패턴(460c), 및 주변 게이트 전극 패턴(460d)이 차례로 형성될 수 있다.
도 3s를 참조하면, 셀 영역(CA)과 주변 영역(PA) 공통으로 기판(110) 상에 스페이서 절연막(370)이 형성될 수 있다. 스페이서 절연막(370)은 CVD 공정에 의하여 형성되는 질화막을 포함할 수 있다. 가령, 스페이서 절연막(370)은, 실리콘 질화막(SiN) 혹은 실리콘 산질화막(SiON)일 수 있다.
도 3t를 참조하면, 비트 하드 마스크 패턴(364), 비트 도전 패턴(360) 및 예비 비트 콘택 플러그(340b)의 양 측벽에 비트 스페이서(380)가 형성될 수 있다. 동시에, 주변 게이트 하드 마스크 패턴(464), 주변 게이트 제2도전 패턴(460), 및 주변 게이트 제2도전 패턴(460)의 양 측벽에 주변 게이트 스페이서(480)가 형성될 수 있다.
도 3u를 참조하면, 비트 하드 마스크 패턴(364) 및 주변 게이트 하드 마스크 패턴(464)을 덮는 제2층간 절연막(374)이 형성될 수 있다. 기판(110) 전체 면에 실리콘 산화막이 증착되고, 평탄화 공정을 통하여 소정 높이의 제2층간 절연막(374)이 형성될 수 있다.
도 3v를 참조하면, 셀 영역(CA)에서 제2층간 절연막(374)의 일부가 제거됨으로써, 스토리지 콘택을 형성하기 위한 스토리지 콘택 홀(376)이 형성될 수 있다. 이때, 비트 스페이서(380)는 스토리지 콘택 홀(376)이 자기 정렬되도록 하는 자기 정렬 마스크로서 기능할 수 있다.
도 3w를 참조하면, 셀 영역(CA)에서 스토리지 콘택 홀(376)에 도전 물질을 충진하고, 평탄화 공정을 수행함으로써, 스토리지 콘택 플러그(390)가 형성될 수 있다.
이후, 셀 영역(CA)의 스토리지 콘택 플러그(390) 상에 실린더 타입의 스토리지 전극(500)이 형성되어 도 2에 예시된 반도체 소자(100a)가 형성 될 수 있다.
<방법 제2실시예>
도 5a 내지 5d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다. 각 도면들은, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C' 그리고 도 1b의 절단선 P-P'의 단면을 나타내고 있다.
제2실시예는 제1실시예와 유사하므로 이하에서 상이한 점에 대해서 주로 설명하고 동일한 점에 대해서는 간략히 설명하기로 한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 대부분 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5a를 참고하면, 먼저 도 3a 내지 3f를 참조하는 공정들이 수행된 후, 트렌치 마스크(113)가 제거될 수 있다. 이 공정에서, 트렌치 마스크(113)가 모두 제거될 수도 있고, 마스크 패턴(116)만 완전히 제거되고 패드 산화물 패턴(114)의 일부가 잔존할 수도 있다. 본 실시예에서, 마스크 패턴(116)은 SOH막으로 형성될 수 있다. SOH막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 상기 SOH막은 그 총 중량을 기준으로 약 85 ? 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물을 포함할 수 있다. SOH막은 점성 및 유동성을 가지고 있으므로 스핀코팅 공정에 의해 형성될 수 있다. 또한, SOH막은 탄소를 포함하므로 실리콘 산화물 등에 대한 식각 마스크로 사용될 수 있으며, 습식 제거 또는 O2 플라즈마 공정 등으로 쉽게 제거될 수 있다.
도 5b를 참조하면, 셀 게이트 도전 패턴(222) 상에 산화 방지막(224)이 형성될 수 있다. 산화 방지막(224)은 셀 게이트 도전 패턴(222)의 산화를 방지하기 위하여 실리콘 질화막으로 형성될 수 있다. 산화 방지막(222)은 셀 게이트 도전 패턴(222)을 포함하여 셀 게이트 절연막(212)과 마스크 패턴(116) 상에 CVD 방법을 통하여 증착될 수 있다.
도 5c를 참조하면, 기판(110) 상에 형성된 산화 방지막(224)이 제거될 수 있다. 에치백 공정을 통하여, 게이트 매립 트렌치(140)의 프로파일을 따라 형성되는 산화 방지막(224)은 그대로 잔존하고, 기판(110) 상에 형성된 산화 방지막(224)만 제거될 수 있다.
도 5d를 참조하면, 산화 방지막(224) 상에 게이트 매립 트렌치(140)를 채우는 제1층간 절연막(310)이 형성될 수 있다. 이후, 도 3h 내지 도 3w를 참조하여 설명된 공정들이 수행되어 본 실시예에 의한 반도체 소자(100b)가 제조될 수 있다.
<방법 제3실시예>
도 7a 내지 7c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다. 각 도면들은, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C' 그리고 도 1b의 절단선 P-P'의 단면을 나타내고 있다.
제3실시예는 제1실시예와 유사하므로 이하에서 상이한 점에 대해서 주로 설명하고 동일한 점에 대해서는 간략히 설명하기로 한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 대부분 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7a를 참조하면, 도 3a 내지 3f를 참조하는 공정들이 수행된 후, 셀 게이트 도전 패턴(222) 상에 산화 방지막(224)이 형성될 수 있다. 산화 방지막(224)은 셀 게이트 도전 패턴(222)의 산화를 방지하기 위하여 실리콘 질화막으로 형성될 수 있다. 산화 방지막(222)은 셀 게이트 도전 패턴(222)을 포함하여 셀 게이트 절연막(212)과 마스크 패턴(116) 상에 CVD 방법 등을 통하여 형성될 수 있다.
도 7b를 참조하면, 산화 방지막(224) 상에 게이트 매립 트렌치(140)를 채우도록 캡핑 절연물(307)이 형성될 수 있다. 캡핑 절연물(307)은 실리콘 질화막보다 유전 상수가 낮은 실리콘 산화막 혹은 실리콘 산질화막을 포함할 수 있다. 유전 상수는 5 이하일 수 있다.
도 7c를 참조하면, 캡핑 절연물(307), 마스크 패턴(116), 및 패드 산화물 패턴(114)이 전면적 또는 부분적으로 제거되어 캡핑 절연막(308)이 형성될 수 있다. 캡핑 절연물(307), 마스크 패턴(116), 및 패드 산화물 패턴(114)은 CMP, 에치백, 또는 습식 식각 방법 등을 이용하여 각각 동시에 또는 차례로 제거될 수 있다.
도 7d를 참조하면, 기판(110) 상에 제1층간 절연막(310)이 형성될 수 있다. 제1층간 절연막(310)은 상기 캡핑 절연막(308)과 동일 혹은 유사한 물질로 형성될 수 있다. 제1층간 절연막(310)은 실리콘 산화막 혹은 실리콘 산질화막을 포함할 수 있다. 이후, 도 3h 내지 도 3w를 참조하여 설명된 공정들이 수행되어 본 실시예에 의한 반도체 소자(100c)가 제조될 수 있다.
<응용 실시예>
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지를 포함하는 반도체 모듈, 전자 시스템, 및 메모리 카드의 블록 다이어그램들이다.
도 8a를 참조하면, 상술한 반도체 소자(100a, 100b, 100c)는 다양한 종류의 반도체 소자들을 포함하는 반도체 모듈(600)에 적용될 수 있다. 반도체 모듈(600)은, 모듈 기판(610), 모듈 기판(610) 상부에 실장되는 반도체 집적회로 칩들(620), 모듈 기판(610)의 일측에 나란히 형성되어 반도체 집적회로 칩들(620)과 전기적으로 연결되는 모듈 접촉 단자들(630)을 포함할 수 있다. 반도체 집적회로 칩들(620)은 본 발명 실시예의 반도체 소자 기술이 적용된 것일 수 있다. 반도체 모듈(600)은 모듈 접촉 단자들(630)를 통해 외부 전자 장치와 연결될 수 있다.
도 8b를 참조하면, 상술한 반도체 소자(100a, 100b, 100c)는, 전자 시스템(700)에 적용될 수 있다. 전자 시스템(700)은, 제어기(710), 입출력 장치(720), 및 기억 장치(730)를 포함할 수 있다. 제어기(710), 입출력 장치(720), 및 기억 장치(730)는 데이터들이 이동하는 통로를 제공하는 버스(750)를 통하여 결합될 수 있다. 제어기(710)는, 하나 이상의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(710) 및 기억 장치(730)는, 본 발명 실시예에 따른 반도체 소자(100a, 100b, 100c)를 하나 이상 포함할 수 있다. 입출력 장치(720)는, 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(730)는, 데이터 및/또는 제어기(710)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(730)는, 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 전자 시스템(700)은, 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(740)를 더 포함할 수 있다. 인터페이스(740)는 유무선 형태일 수 있다. 예컨대, 인터페이스(740)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(700)은, 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다.
도 8c를 참조하면, 상술한 본 발명 실시예의 반도체 소자(100a, 100b, 100c)는 메모리 카드(800)의 형태로 제공될 수 있다. 일례로, 메모리 카드(800)는 비휘발성 기억 장치(810) 및 메모리 제어기(820)를 포함할 수 있다. 비휘발성 기억 장치(810) 및 메모리 제어기(820)는, 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 장치(810)는, 본 발명에 따른 반도체 소자 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(820)는, 호스트(830)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 장치(810)를 제어할 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 소자 110: 기판
112: 소자 분리 트렌치 113: 트렌치 마스크
114: 패드 산화물 패턴 116: 마스크 패턴
118: 포토 레지스트 패턴 120: 셀 소자 분리 영역
122: 주변 소자 분리 영역 130: 셀 활성 영역
130a: 셀 소스 영역 130b: 셀 드레인 영역
132: 주변 활성 영역 140: 게이트 매립 트렌치
200: 셀 게이트 212: 셀 게이트 절연막
222: 셀 게이트 도전 패턴 224: 산화 방지막
300: 비트 라인 307: 캡핑 절연물
308: 캐핍 절연막 310: 제1층간 절연막
312: 주변 영역 오픈 마스크 320: 제1도전막
332: 플러그 마스크 334: 비트 콘택 홀
336: 예비 비트 콘택 플러그 336a: 비트 콘택 플러그
350a: 하부 금속 실리사이드막 350b: 배리어막
350c: 상부 금속 실리사이드막 350d: 전극막
356: 하드 마스크막 358: 비트 마스크
360a: 비트 하부 금속 실리사이드 패턴
360b: 비트 배리어 패턴
360c: 비트 상부 금속 실리사이드 패턴
360d: 비트 전극 패턴
364: 비트 하드 마스크 패턴 370: 스페이스 절연막
374: 제2층간 절연막 376: 스토리지 콘택 홀
390: 스토리지 콘택 플러그 380: 비트 스페이스
400: 주변 게이트 410: 주변 게이트 절연막
420: 주변 게이트 제1도전 패턴 460: 주변 게이트 제2도전 패턴
460a: 주변 게이트 하부 금속 실리사이드 패턴
460b: 주변 게이트 배리어 패턴
460c: 주변 게이트 상부 금속 실리사이드 패턴
460d: 주변 게이트 전극 패턴
464: 주변 게이트 하드 마스크 패턴
480: 주변 게이트 스페이스
500: 스토리지 전극
B: 하부 절연 영역 T: 상부 절연 영역
112: 소자 분리 트렌치 113: 트렌치 마스크
114: 패드 산화물 패턴 116: 마스크 패턴
118: 포토 레지스트 패턴 120: 셀 소자 분리 영역
122: 주변 소자 분리 영역 130: 셀 활성 영역
130a: 셀 소스 영역 130b: 셀 드레인 영역
132: 주변 활성 영역 140: 게이트 매립 트렌치
200: 셀 게이트 212: 셀 게이트 절연막
222: 셀 게이트 도전 패턴 224: 산화 방지막
300: 비트 라인 307: 캡핑 절연물
308: 캐핍 절연막 310: 제1층간 절연막
312: 주변 영역 오픈 마스크 320: 제1도전막
332: 플러그 마스크 334: 비트 콘택 홀
336: 예비 비트 콘택 플러그 336a: 비트 콘택 플러그
350a: 하부 금속 실리사이드막 350b: 배리어막
350c: 상부 금속 실리사이드막 350d: 전극막
356: 하드 마스크막 358: 비트 마스크
360a: 비트 하부 금속 실리사이드 패턴
360b: 비트 배리어 패턴
360c: 비트 상부 금속 실리사이드 패턴
360d: 비트 전극 패턴
364: 비트 하드 마스크 패턴 370: 스페이스 절연막
374: 제2층간 절연막 376: 스토리지 콘택 홀
390: 스토리지 콘택 플러그 380: 비트 스페이스
400: 주변 게이트 410: 주변 게이트 절연막
420: 주변 게이트 제1도전 패턴 460: 주변 게이트 제2도전 패턴
460a: 주변 게이트 하부 금속 실리사이드 패턴
460b: 주변 게이트 배리어 패턴
460c: 주변 게이트 상부 금속 실리사이드 패턴
460d: 주변 게이트 전극 패턴
464: 주변 게이트 하드 마스크 패턴
480: 주변 게이트 스페이스
500: 스토리지 전극
B: 하부 절연 영역 T: 상부 절연 영역
Claims (10)
- 기판 내에 활성 영역을 한정하는 소자 분리 영역을 형성하고,
상기 활성 영역과 상기 소자 분리 영역의 일부를 제거하여, 게이트 매립 트렌치를 형성하며,
상기 게이트 매립 트렌치의 내벽 상에 게이트 절연막을 형성하고,
상기 게이트 절연막 상에 상기 게이트 트렌치를 채우는 게이트 도전 패턴을 형성하되, 상기 게이트 도전 패턴의 상면 레벨은 상기 기판의 상면 레벨보다 낮고,
상기 기판과 상기 게이트 도전 패턴 상에 상기 게이트 트렌치를 채우는 층간 절연막을 형성하되, 상기 층간 절연막은 상부 절연 영역과 하부 절연 영역을 포함하고, 상기 하부 절연 영역은 상기 게이트 매립 트렌치에 채워지고, 상기 상부 절연 영역은 상기 기판 상부에 형성되며,
상기 층간 절연막을 관통하여 상기 활성 영역과 연결되는 예비 비트 콘택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 층간 절연막은, 실리콘 산화물을 포함하는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 층간 절연막은, SiCHO, TEOS, USG, 혹은 BPSG을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 층간 절연막을 형성하기 전에,
상기 게이트 도전 패턴 상에 산화 방지막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 4 항에 있어서,
상기 산화 방지막을 형성하는 것은,
상기 기판, 상기 셀 게이트 절연막 및 상기 게이트 도전 패턴 상에 산화 방지막을 증착하고,
상기 기판 상에 형성된 산화 방지막을 제거하는 것을 포함하는 반도체 소자의 제조 방법. - 제 5 항에 있어서,
상기 산화 방지막은 실리콘 질화막 혹은 실리콘 산질화막을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 게이트 매립 트렌치를 형성하는 것은,
상기 기판 상에 상기 활성 영역과 상기 소자 분리 영역의 일부를 노출시키는 트렌치 마스크를 형성하고,
상기 트렌치 마스크를 식각 마스크로 사용하여 상기 노출된 활성 영역과 상기 노출된 소자 분리 영역의 일부를 제거하는 것을 포함하는 반도체 소자의 제조 방법. - 기판 내에 활성 영역을 한정하는 소자 분리 영역을 형성하고,
기판 상에 상기 활성 영역과 상기 소자 분리 영역의 일부를 노출시키는 트렌치 마스크를 형성하고,
상기 트렌치 마스크를 식각 마스크로 이용하여 상기 활성 영역과 상기 소자 분리 영역의 일부가 제거되는 게이트 매립 트렌치를 형성하며,
상기 게이트 매립 트렌치의 내벽 상에 게이트 절연막을 형성하며,
상기 게이트 절연막 상에 상기 게이트 매립 트렌치의 일부를 채우는 게이트 도전 패턴을 형성하며,
상기 게이트 도전 패턴 상에 산화 방지막을 형성하며,
상기 산화 방지막 상에 캡핑 절연막을 형성하며,
상기 기판 상에 층간 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 캡핑 절연막 및 상기 층간 절연막은 동일한 물질로 형성되는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 캡핑 절연막을 형성하는 것은,
상기 게이트 매립 트렌치를 채우고, 상기 트렌치 마스크 상에 캡핑 절연물을 형성하고,
상기 캡핑 절연물을 제거하되, 상기 게이트 매립 트렌치 내에 잔존시키는 것을 포함하는 반도체 소자의 제조 방법.
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