KR20150055385A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 기판 상에 제1 층간 절연막과, 상기 제1 층간 절연막을 관통하는 제1 메탈 컨택 플러그를 형성하고, 상기 제1 메탈 컨택 플러그 상에, 제2 층간 절연막과, 상기 제2 층간 절연막을 관통하고 상기 제1 메탈 컨택 플러그와 오버랩되는 제1 층간 배선을 형성하고, 상기 제1 층간 배선을 마스크로, 상기 제2 층간 절연막을 상기 제1 메탈 컨택 플러그가 노출될 때까지 식각하고, 상기 제1 층간 배선을 마스크로, 상기 노출된 제1 메탈 컨택 플러그의 일부를 식각하여 메탈 컨택 플러그를 형성하고, 상기 제1 층간 배선을 덮는 제3 층간 절연막을 형성하는 것을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 기판 상에 여러 소자를 연결하는 배선 작업은, 각각의 배선들이 단락(Short)되지 않고, 여러 소자들을 연결하는 배선들이 전기적으로 개방(Open)되지 않아야 하는 것이 우선되어야 한다. 최근의 급격한 기술의 발전에 따라 반도체 소자의 대용량화, 고집적화가 이루어 지면서, 반도체 기판 상의 배선을 배치시키는 것이 중요하게 여겨지고 있다.
본 발명이 해결하려는 과제는, 신뢰성을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성이 개선된 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 층간 절연막과, 상기 제1 층간 절연막을 관통하는 제1 메탈 컨택 플러그(Metal contact plug)를 형성하고, 상기 제1 메탈 컨택 플러그 상에, 제2 층간 절연막과, 상기 제2 층간 절연막을 관통하고 상기 제1 메탈 컨택 플러그와 오버랩되는 제1 층간 배선을 형성하고, 상기 제1 층간 배선을 마스크로, 상기 제2 층간 절연막을 상기 제1 메탈 컨택 플러그가 노출될 때까지 식각하고, 상기 제1 층간 배선을 마스크로, 상기 노출된 제1 메탈 컨택 플러그의 일부를 식각하여 메탈 컨택 플러그를 형성하고, 상기 제1 층간 배선을 덮는 제3 층간 절연막을 형성하는 것을 포함한다.
상기 제3 층간 절연막을 형성하는 것은, 상기 제3 층간 절연막을 스텝 커버리지가 불량한 방법을 통해 형성하여 상기 제3 층간 절연막 내에 에어 갭을 형성하는 것을 포함할 수 있다.
상기 제2 층간 절연막을 형성하기 전에, 상기 제1 층간 절연막과 상기 제1 메탈 컨택 플러그 상에 식각 정지막을 형성하는 것을 더 포함할 수 있다.
상기 제2 층간 절연막은 PETEOS를 포함하고, 상기 식각 정지막은 SiN을 포함할 수 있다.
상기 제1 층간 배선을 형성하는 것은 구리 다마신 공정을 이용하는 것을 포함할 수 있다.
상기 제2 층간 절연막을 관통하고 상기 제1 메탈 컨택 플러그와 오버랩되지 않는 제2 층간 배선을 형성하는 것을 더 포함하되, 상기 제1 메탈 컨택 플러그와 상기 제2 층간 배선과의 제1 거리는, 상기 메탈 컨택 플러그와 상기 제2 층간 배선과의 제2 거리보다 클 수 있다.
상기 제1 층간 배선을 형성하는 것은, 상기 제1 층간 배선이 상기 제1 메탈 컨택 플러그의 측면 상에는 미형성되도록 상기 제1 층간 배선을 형성하는 것을 포함할 수 있다.
상기 노출된 제1 메탈 컨택 플러그의 일부를 식각하는 것은, 상기 노출된 제1 메탈 컨택 플러그의 양측을 식각하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 셀 어레이 영역 및 주변 영역이 정의된 기판을 제공하고, 상기 셀 어레이 영역에 메모리 소자를 형성하고, 상기 주변 영역에 층간 배선을 형성하는 것을 포함하되, 상기 층간 배선을 형성하는 것은, 제1 메탈 컨택 플러그 상에 상기 제1 메탈 컨택 플러그와 오버랩되는 구리 배선을 형성하고, 상기 구리 배선을 마스크로 상기 제1 메탈 컨택 플러그의 일부를 식각하여 메탈 컨택 플러그를 형성하고, 상기 구리 배선을 덮는 층간 절연막을 형성하는 것을 포함한다.
상기 메모리 소자는 BCAT과 상기 BCAT에 전기적으로 접속되는 커패시터를 포함할 수 있다.
상기 셀 어레이 영역에, 상기 커패시터와 전기적으로 접속되는 랜딩 패드를 형성하는 것과, 상기 주변 영역에, 상기 메탈 컨택 플러그와 전기적으로 접속되는 비트 라인을 형성하는 것을 더 포함하되, 상기 랜딩 패드와 상기 비트 라인은 동시에 형성될 수 있다.
상기 셀 어레이 영역에 상기 커패시터와 전기적으로 연결되는 스토리지 컨택을 형성하는 것을 더 포함하되, 상기 메탈 컨택 플러그와 스토리지 컨택은 동시에 형성될 수 있다.
상기 반도체 소자는 DRAM(Dynamic Random Access Memory)을 포함할 수 있다.
상기 제1 메탈 컨택 플러그를 식각하는 것은, 습식 식각을 이용하여 상기 제1 메탈 컨택 플러그를 식각하는 것을 포함할 수 있다.
상기 습식 식각은 클로린(Cl)을 이용하여 식각하는 것을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자는 기판 상에 형성된 제1 층간 절연막, 상기 제1 층간 절연막을 관통하여 형성되는 메탈 컨택 플러그, 상기 메탈 컨택 플러그와 오버랩되는 제1 층간 배선, 상기 메탈 컨택 플러그와 오버랩되지 않고 상기 제1 층간 절연막 상에 형성되는 제2 층간 배선, 상기 제2 층간 배선과 상기 메탈 컨택 플러그를 이격시키는 트렌치, 상기 제1 층간 절연막 상에 상기 트렌치를 메워 형성되는 제2 층간 절연막 및 상기 제2 층간 절연막 내에 형성되는 에어 갭을 포함한다.
상기 메탈 컨택 플러그는 제1 금속을 포함하고, 상기 제1 및 제2 층간 배선은 상기 제1 금속과 다른 제2 금속을 포함할 수 있다.
상기 제1 금속은 텅스텐을 포함하고, 상기 제2 금속은 구리를 포함할 수 있다.
상기 기판은 매립형 게이트가 형성되는 셀 어레이 영역과, 상기 메탈 컨택 플러그의 하부에 연결되는 주변 영역을 포함하고, 상기 셀 어레이 영역 상에 형성되는 제1 트랜지스터와, 상기 트랜지스터와 전기적으로 연결되는 제1 비트 라인과, 상기 트랜지스터와 전기적으로 연결되는 커패시터를 더 포함하고, 상기 주변 영역 상에 제2 트랜지스터와, 상기 제2 트랜지스터와 전기적으로 연결되는 제2 비트 라인을 더 포함할 수 있다.
상기 제1 비트 라인은 상기 제2 비트 라인과 전기적으로 연결될 수 있다.
상기 제1 트랜지스터는 BCAT(Buried Channel Array Transistor)을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A선을 따라 절단한 단면도로서, 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 4 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 14a는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 14b는 도 14의 B-B선을 따라 절단한 단면도로서, 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 15는 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 회로도이다.
도 16은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 17 내지 도 21은 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 예시적 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 24 및 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A선을 따라 절단한 단면도 로서, 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2를 참고하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 제1 층간 절연막(100), 상부가 식각된 제1 메탈 컨택 플러그(200), 제1 층간 배선(300a), 제2 층간 배선(300b), 제1 트렌치(350) 및 제2 층간 절연막(400)을 포함한다.
구체적으로, 제1 층간 절연막(100)은 반도체 기판 상에 형성될 수 있다. 제1 층간 절연막(100)은 제1 층간 절연막(100)의 하부에 있는 반도체 소자들과 제1 층간 절연막(100)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다.
제1 층간 절연막(100)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
도 1을 참고하면, 제1 층간 배선(300a) 및 제2 층간 배선(300b)은 Y방향으로 평행하게 연장될 수 있다. M2 배선은 제1 층간 배선(300a) 및 제2 층간 배선(300b)의 하부에 형성되어 X방향으로 연장될 수 있다. 제1 층간 배선(300a) 및 제2 층간 배선(300b)은 M2 배선과 수직적으로는 오버랩되지 않을 수 있다.
상부가 식각된 제1 메탈 컨택 플러그(200)는 제1 층간 절연막(100)을 관통하여 형성될 수 있다. 상부가 식각된 제1 메탈 컨택 플러그(200)는 제1 층간 배선(300a)과 M2배선의 사이에 수직하게 형성된 비아홀(150) 내에 형성될 수 있다. 즉, 상부가 식각된 제1 메탈 컨택 플러그(200)의 상면은 제1 층간 배선(300a)과 오버랩될 수 있고, 상부가 식각된 제1 메탈 컨택 플러그(200)의 하면은 M2배선과 오버랩될 수 있다. 상부가 식각된 제1 메탈 컨택 플러그(200)는 제1 층간 배선(300a)과 M2 배선을 전기적으로 접속할 수 있다.
상부가 식각된 제1 메탈 컨택 플러그(200)는 예를 들어, 금속을 포함할 수 있다. 구체적으로, 본 실시예에서, 상부가 식각된 제1 메탈 컨택 플러그(200)는 예를 들어, 텅스텐을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 층간 배선(300a)은 제1 층간 절연막(100) 상에 형성될 수 있다. 제1 층간 배선(300a)은 상부가 식각된 제1 메탈 컨택 플러그(200)와 오버랩된다. 구체적으로, 상부가 식각된 제1 메탈 컨택 플러그(200)의 상면뿐만 아니라 측면까지 오버랩될 수 있다. 제1 층간 배선(300a)은 상부가 식각된 제1 메탈 컨택 플러그(200)와 전기적으로 연결될 수 있다. 제1 층간 배선(300a)은 도전체일 수 있다. 본 실시예에서, 예를 들어, 제1 층간 배선(300a)은 구리 배선일 수 있다. 구리 배선은 기존의 알루미늄보다 전기 전도도가 높고, 비용을 낮출 수 있다.
제2 층간 배선(300b)은 제1 층간 절연막(100) 상에 형성될 수 있다. 제2 층간 배선(300b)은 제1 층간 배선(300a)과 평행하게 Y방향으로 연장될 수 있다. 제2 층간 배선(300b)은 상부가 식각된 제1 메탈 컨택 플러그(200)와 오버랩되지 않을 수 있다.
제2 층간 배선(300b)은 도전체일 수 있다. 제2 층간 배선(300b)은 제1 층간 배선(300a)과 같은 물질로 형성될 수 있다. 본 실시예에서, 제2 층간 배선(300b)은 예를 들어, 구리 배선일 수 있다.
제1 트렌치(350)는 제1 층간 절연막(100)과 상부가 식각된 제1 메탈 컨택 플러그(200) 상에 형성될 수 있다. 제1 트렌치(350)의 형상은 여러 가지일 수 있다. 예를 들어, 제1 트렌치(350)는 도시된 것처럼, 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다. 또는, 제1 트렌치(350)는 바닥면과 측벽의 연결 부분이 둥근 형상일 수도 있다. 제1 트렌치(350)는 바닥면이 평평할 수도 있다. 단, 이에 제한되는 것은 아니다.
제1 트렌치(350)의 측벽의 상부에는 제1 층간 배선(300a) 및 제2 층간 배선(300b)이 배치될 수 있다. 한편, 제1 트렌치(350)의 측벽의 하부 및 바닥면에는 도시된 것과 같이 제1 층간 절연막(100) 및 상부가 식각된 제1 메탈 컨택 플러그(200)가 배치될 수 있다.
제2 층간 절연막(400)은 제1 트렌치(350) 내에 형성될 수 있다. 구체적으로, 제2 층간 절연막(400)은 제1 트렌치(350)를 메워 형성될 수 있다. 제2 층간 절연막(400)은 절연물질로 가득 채워질 수 있다. 제2 층간 절연막(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
본 실시예에서, 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)는 도시된 것과 같이 제1 트렌치(350)에 의해 이격될 수 있다. 따라서, 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)가 전기적으로 연결되지 않을 수 있다.
구체적으로, 제1 층간 배선(300a) 및 제2 층간 배선(300b)은 서로 다른 소자를 연결하는 배선인바, 서로 연결되지 않는 것이 원칙이다. 따라서, 제1 층간 배선(300a)이 상부가 식각된 제1 메탈 컨택 플러그(200)와 접속되는 경우에, 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)도 서로 연결되지 않아야 한다. 단 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)는 전체 반도체 소자(1)의 규모가 소형화 및 고집적화 됨에 따라 서로 가까워 질 수 있다. 따라서, 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)가 연결되어야 하는 경우에도 공정상의 원인에 의해 제1 층간 배선(300a) 또는 제2 층간 배선(300b)의 배치가 원하지 않은 위치에 이루어지는 경우에는 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)가 연결될 수 있다. 이때에, 제1 트렌치(350)가 형성되면 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)의 연결을 방지할 수 있다. 이에 따라, 본 발명의 제1 실시예에 따른 신뢰성이 개선된 반도체 소자(1)를 제공할 수 있다.
이어서, 도 3 내지 도 12를 참조하여 본 발명의 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 3은 본 발명의 제1 실시예에 따른 순서도이고, 도 4 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참조하면, 제1 층간 절연막을 관통하는 비아홀 및 제1 층간 절연막의 상면을 덮는 메탈 컨택막을 형성한다.
구체적으로, 도 4를 참조하면, 메탈 컨택막(195P)은 제1 층간 절연막(100)을 덮을 수 있다. 메탈 컨택막(195P)은 제1 층간 절연막(100)을 관통하여 형성된 비아홀(150)을 메울 수 있다. 메탈 컨택막(195P)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
다시 도 3을 참조하면, 제1 층간 절연막에 더미 메탈 컨택 플러그를 형성한다(S300).
구체적으로, 도 5를 참조하면, 제1 메탈 컨택 플러그(195)는 메탈 컨택막(195P)을 제1 층간 절연막(100)이 노출될 때까지 식각하여 상부가 식각된 제1 메탈 컨택 플러그(200)형성할 수 있다. 상부가 식각된 제1 메탈 컨택 플러그(200)의 상면은 제1 층간 절연막의 상면과 동일 평면일 수 있다. 상기 "동일 평면"은 미세한 단차를 포함하는 의미일 수 있다. 메탈 컨택막(195P)을 식각하는 것은 화학 기계적 연마(Chemical Mechanical Polish, CMP)공정을 포함할 수 있다.
다시 도 3을 참조하면, 제1 층간 절연막의 상면과 상부가 식각된 제1 메탈 컨택 플러그의 상면을 덮는 식각 정지막을 형성할 수 있다(S310).
구체적으로, 도 6을 참조하면, 식각 정지막(199)은 제1 층간 절연막(100) 상에 형성될 수 있다. 식각 정지막(199)은 추후에 식각을 용이하게 할 수 있다. 구체적으로, 식각비가 불량한 물질로 형성되어 식각의 종료 지점을 설정하기 쉽게 할 수 있다. 식각 정지막(199)은 본 실시예에서, 예를 들어, SiON 또는 SiN 을 포함할 수 있다. 필요에 따라, 식각 정지막(199)을 형성하는 것은 생략될 수 있다.
다시 도 3을 참조하면, 식각 정지막의 상면에 제3 층간 절연막을 형성할 수 있다(S320).
구체적으로, 도 7을 참고하면, 제3 층간 절연막(299)은 식각 정지막(199) 상에 형성될 수 있다. 만일, 식각 정지막(199)의 형성이 생략된다면 제3 층간 절연막(299)은 제1 층간 절연막(100) 및 제1 메탈 컨택 플러그(195) 상에 형성될 수도 있다.
제3 층간 절연막(299)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), PETEOS(Plasma Enhanced TetraEthylOrthoSilicate Glass) 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
다시 도 3을 참조하면, 더미 상부가 식각된 제1 메탈 컨택 플러그를 노출할 때까지 제3 층간 절연막, 식각 정지막 및 제1 층간 절연막을 식각하여, 제2 트렌치 및 제3 트렌치를 형성할 수 있다(S330).
구체적으로, 도 8을 참고하면, 제2 트렌치(250a)는 제1 메탈 컨택 플러그(195)를 노출시킬 수 있다. 제3 트렌치(250b)는 제1 메탈 컨택 플러그(195)를 노출시키지 않고, 제1 메탈 컨택 플러그(195)의 사이에 형성될 수 있다. 제2 트렌치(250a) 및 제3 트렌치(250b)의 하면은 제1 메탈 컨택 플러그(195)의 상면보다 낮을 수 있다.
전술했듯이, 식각 정지막(199)은 식각을 용이하게 할 수 있다. 구체적으로, 식각 정지막(199)이 없이는 정밀하게 식각 시간을 조절해야 한다. 하지만, 식각 정지막(199)은 식각비가 상대적으로 좋지 않은 물질로 이루어져 식각비가 좋은 물질이 식각되는 동안에 식각되지 않고 유지될 수 있다. 따라서, 추후에 식각 정지막(199)을 제거하면 원하는 부분까지 용이하게 식각할 수 있다.
제1 메탈 컨택 플러그(195)는 상면이 노출될 수 있다. 또한 제1 층간 절연막(100)이 식각되어 도 8에서 도시되었듯이, 제1 메탈 컨택 플러그(195)의 측면이 노출될 수 있다. 제1 메탈 컨택 플러그(195)가 노출될 때까지 식각을 함과 동시에 제1 메탈 컨택 플러그(195)와 오버랩되지 않는 제1 층간 절연막(100), 식각 정지막(199) 및 제3 층간 절연막(299)의 일부가 식각될 수 있다.
다시 도 3을 참조하면, 제2 트렌치 내에 제1 층간 배선이 형성될 수 있고, 제3 트렌치 내에 제2 층간 배선이 형성될 수 있다(S340).
구체적으로, 도 9를 참고하면, 제1 층간 배선(300a)은 제2 트렌치(250a) 내에 형성될 수 있다. 제2 층간 배선(300b)은 제3 트렌치(250b) 내에 형성될 수 있다. 제1 층간 배선(300a)은 제1 메탈 컨택 플러그(195)의 상면 및 측면과 오버랩될 수 있다.
제1 층간 배선(300a) 및 제2 층간 배선(300b)은 구리를 포함할 수 있다. 구체적으로, 제1 층간 배선(300a) 및 제2 층간 배선(300b)은 구리 다마신 공정으로 형성될 수 있다.
구체적으로, 구리 다마신 공정을 설명한다. 먼저, 전세정(Pre-cleaning)을 통하여 제2 트렌치(250a)및 제3 트렌치(250b) 내의 오염물질을 제거할 수 있다. 오염물질은 자연 산화막(Native Oxide)와 폴리머와 같은 물질을 포함할 수 있다.
이어서, 확산 방지막(Diffusion Barriers)를 형성할 수 있다. 이때, 방지막 재료로는 Ti, TiN, Ta 및 TaN 등이 사용될 수 있다.
이어서, 구리 씨앗층(Copper Seed Layer)를 형성할 수 있다. 이때, 구리 씨앗층은 전해 도금에 의한 벌크(bulk) 구리막 형성을 위한 핵 생성 위치(nucleation site)를 제공할 수 있다.
이어서, 구리 전해 도금(Electro-Chemical Plating) 공정을 수행할 수 있다. 전류를 통해서 구리 전해 도금 용액에서 구리 이온을 발생시킴으로써 도금이 이루어 질 수 있다.
다시 도 3을 참조하면, 제1 층간 배선 및 제2 층간 배선을 마스크로 제1 메탈 컨택 플러그가 노출될 때까지 식각할 수 있다(S350).
구체적으로, 도 10을 참조하면, 제1 메탈 컨택 플러그(195)가 노출되려면, 제3 층간 절연막(299) 및 식각 정지막(199)이 식각될 뿐만 아니라, 제1 층간 절연막(100)도 식각될 수도 있다. 제1 층간 절연막(100)이 식각되는 경우에는 제1 메탈 컨택 플러그(195)의 측면도 노출된다. 단, 이에 제한되는 것은 아니다.
이 때에, 제3 층간 절연막(299) 및 식각 정지막(199)의 일부가 제1 층간 배선(300a)의 측면에 남아있을 수 있다. 즉, 제3 층간 절연막(299) 및 식각 정지막(199)의 전부가 식각되는 것이 일반적이지만, 이에 제한되는 것은 아니다.
다시 도 3을 참조하면, 노출된 제1 메탈 컨택 플러그 및 제1 층간 절연막을 식각하여 제1 트렌치 및 상부가 식각된 제1 메탈 컨택 플러그를 형성할 수 있다(S360).
구체적으로, 도 11을 참고하면, 제1 트렌치(350)는 제1 층간 절연막(100)과 상부가 식각된 제1 메탈 컨택 플러그(200) 상에 형성될 수 있다. 제1 트렌치(350)의 형상은 여러 가지일 수 있다. 예를 들어, 제1 트렌치(350)는 도시된 것처럼, 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다. 또는, 제1 트렌치(350)는 바닥면과 측벽의 연결 부분이 둥근 형상 형상일 수도 있다. 제1 트렌치(350)는 바닥면이 평평할 수도 있다. 단, 이에 제한되는 것은 아니다.
제1 트렌치(350)의 측벽의 상부에는 제1 층간 배선(300a) 및 제2 층간 배선(300b)이 배치될 수 있다. 한편, 제1 트렌치(350)의 측벽의 하부 및 바닥면에는 도시된 것과 같이 제1 층간 절연막(100) 및 상부가 식각된 제1 메탈 컨택 플러그(200)가 배치될 수 있다.
상부가 식각된 제1 메탈 컨택 플러그(200)는 제1 메탈 컨택 플러그(195)가 식각되어 형성될 수 있다. 상부가 식각된 제1 메탈 컨택 플러그(200)는 제1 트렌치(350)에 의해서 제2 층간 배선(300b)과 이격될 수 있다.
제1 트렌치(350)는 제1 층간 배선(300a) 및 제2 층간 배선(300b)을 마스크로 제1 메탈 컨택 플러그(195)를 식각하여 형성될 수 있다. 제1 메탈 컨택 플러그(195)를 식각하는 것은 습식 식각을 이용하여 식각하는 것일 수 있다. 구체적으로, 클로린(Cl)을 식각액으로 사용하여 제1 메탈 컨택 플러그(195)를 식각 할 수 있다.
다시 도 3을 참조하면, 제2 층간 절연막은 제1 트렌치를 메워 형성될 수 있다(S370).
구체적으로, 도 12를 참고하면, 제2 층간 절연막(400)은 절연물질로 가득 채워질 수 있다. 제2 층간 절연막(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
구체적으로, 제1 트렌치(350)가 형성되면, 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)와의 거리(d2)는 제2 층간 배선(300b)과 제1 메탈 컨택 플러그(195)와의 거리(d1) 보다 멀어질 수 있다. 제2 층간 배선(300b)의 배치가 공정상의 원인으로 원하지 않는 곳에 형성되는 경우가 되면 d1은 0이 될 수 있다. 즉, 제2 층간 배선(300b)과 제1 메탈 컨택 플러그(195)가 연결될 수 있다. 이런 경우에도, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 제1 트렌치(350)를 형성함으로써, 제2 층간 배선(300b)과 상부가 식각된 제1 메탈 컨택 플러그(200)의 연결을 방지할 수 있다.
도 13을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대해 설명한다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 구체적으로, 도 13은 도 1의 A-A를 따라 절단한 단면을 나타낸다. 본 실시예는 에어 갭(500)을 제외하고는 전술한 제1 실시예와 실질적으로 동일하므로, 전술한 제1 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 13을 참고하면, 본 발명의 제2 실시예에 따른 반도체 소자(2)는 에어 갭(500)을 더 포함할 수 있다.
에어 갭(500)은 제2 층간 절연막(400) 내에 형성될 수 있다. 구체적으로, 제2 층간 절연막(400)을 스텝 커버리지가 불량한 방법을 통해 형성하는 경우 에어 갭(500)이 생길 수 있다. 본 실시예에서는, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 제2 층간 절연막(400)이 형성될 수 있다.
에어 갭(500)은 제2 층간 배선(300b) 및 상부가 식각된 제1 메탈 컨택 플러그(200) 간의 기생 커패시턴스를 줄여주는 역할을 할 수 있다, 구체적으로, 도전체 사이에 유전체가 존재하면 커패시턴스가 존재할 수 있다. 이러한 커패시턴스는 도전체 사이의 거리가 먼 경우에는 매우 작은 값이 되므로 무시될 수 있다. 다만, 최근의 경향에 의해 반도체 소자의 경박단소화가 이루어지면서, 도전체 사이의 거리가 줄어들면 커패시턴스가 무시할 수 없는 값이 되어 문제가 될 수 있다. 이러한 커패시턴스를 기생 커패시턴스(Parasitic Capacitance)라 한다. 기생 커패시턴스가 커지면 반도체 소자(2)의 동작이 정상적이지 않을 수 있다. 원하는 회로에 추가로 병렬 커패시턴스가 생성되기 때문이다. 제2 층간 절연막(400)에 에어 갭(500)이 형성되면 제2 층간 절연막(400) 전체의 유전율이 감소하여 기생 커패시턴스가 감소할 수 있다. 이에 따라, 본 발명의 제2 실시예에 따른 신뢰성이 개선된 반도체 소자(2)가 제공될 수 있다.
도 14a 및 도 14b를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대해 설명한다.
도 14a는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 14b는 도 14a의 B-B선을 따라 절단한 단면도로서, 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 본 실시예는 제1 층간 배선(300a)과 제2 메탈 컨택 플러그(201)의 배치 구조를 제외하고는 전술한 제1 실시예와 실질적으로 동일하므로, 전술한 제1 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 14a를 참고하면, 제3 층간 배선(301a) 및 제4 층간 배선(301b)은 Y방향으로 평행하게 연장될 수 있다. M2 배선은 제3 층간 배선(301a) 및 제4 층간 배선(301b)의 하부에 형성되어 X방향으로 연장될 수 있다. 제3 층간 배선(301a) 및 제4 층간 배선(301b)은 M2 배선과 수직적으로는 오버랩되지 않을 수 있다.
도 14b를 참고하면, 본 발명의 제3 실시예에 따른 반도체 소자(3)는 제2 메탈 컨택 플러그(201), 제3 층간 배선(301a), 제4 층간 배선(301b), 제4 트렌치(351) 및 제5 트렌치(353)를 더 포함할 수 있다.
제2 메탈 컨택 플러그(201)는 양측이 모두 식각된 형상일 수 있다. 즉, 제4 트렌치(351)와 제5 트렌치(353)에 의해 깎인 형상일 수 있다. 제2 메탈 컨택 플러그(201)의 상면은 제3 층간 배선(301a)과 오버랩될 수 있다. 단, 제2 메탈 컨택 플러그(201)의 측면은 제3 층간 배선(301a)과 오버랩되지 않을 수 있다.
제3 층간 배선(301a)은 제2 메탈 컨택 플러그(200)의 상면에만 오버랩될 수 있다. 도 14a를 참고하면, 구체적으로, 제3 층간 배선(301a)이 제2 메탈 컨택 플러그(200) 상면에 정확히 정렬될 수 있다. 이 경우, 제3 층간 배선(301a)은 제2 메탈 컨택 플러그(201)의 측면 상에는 미형성될 수 있다.
제3 층간 배선(301a)은 제2 메탈 컨택 플러그(201)와 전기적으로 접속될 수 있다. 제3 층간 배선(301a)은 도전체일 수 있다. 본 실시예에서는, 제3 층간 배선은 예를 들어, 구리 배선일 수 있다.
제4 층간 배선(301b)은 제2 메탈 컨택 플러그(201)와 오버랩되지 않을 수 있다. 제4 층간 배선(301b)은 도전체일 수 있다. 즉, 제4 층간 배선(301b)은 제1 층간 배선(300a)과 같은 물질로 형성될 수 있다. 제4 층간 배선(301b)은 본 실시예에서, 예를 들어, 구리 배선일 수 있다.
제4 트렌치(351)는 제1 층간 절연막(100)과 제2 메탈 컨택 플러그(201) 상에 형성될 수 있다. 제4 트렌치(351)는 제1 트렌치(350)와 유사한 형상일 수 있다.
제4 트렌치(351)의 측벽의 상부에는 제3 층간 배선(301a) 및 제4 층간 배선(301b)이 배치될 수 있다. 한편, 제4 트렌치(351)의 측벽의 하부 및 바닥면에는 도시된 것과 같이 제1 층간 절연막(100) 및 제2 메탈 컨택 플러그(201)가 배치될 수 있다.
제5 트렌치(353)는 제1 층간 절연막(100)과 제2 메탈 컨택 플러그(201) 상에 형성될 수 있다. 제5 트렌치(353)는 제2 메탈 컨택 플러그(201)를 중심으로 제4 트렌치(351)와 대응되는 위치에 형성될 수 있다. 제5 트렌치(353)의 형상은 제4 트렌치(351)의 형상과 유사할 수 있다.
제4 트렌치(351) 및 제5 트렌치(353)가 형성되면, 제4 층간 배선(301b)과 제2 메탈 컨택 플러그(201)와의 거리(d3)는 제4 층간 배선(301b)과 제1 메탈 컨택 플러그(195)와의 거리 보다 멀어질 수 있다. 제4 층간 배선(301b)의 배치가 공정상의 원인으로 원하지 않는 곳에 위치되는 경우가 되면, 제4 층간 배선(301b)과 제1 메탈 컨택 플러그(195)가 연결될 수 있다. 이런 경우에도, 본 발명의 제3 실시예에 따른 반도체 소자(3)는 제4 트렌치(351)를 형성함으로써, 제4 층간 배선(301b)과 제2 메탈 컨택 플러그(201)의 연결을 방지할 수 있다.
도 15 및 도 16을 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자에 대해 설명한다.
도 15는 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 회로도이다. 도 16은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 15를 참고하면, 본 발명의 제4 실시예에 따른 반도체 소자(4)는 메모리 소자일 수 있다. 예를 들어, DRAM(Dynamic Random Access Memory)일 수 있다. DRAM은 메모리 소자가 정렬해 있는 셀 어레이(Cell Array)영역과 코어(Core) 및 주변(Peri) 영역(이하 "주변 영역"이라 한다.)으로 나뉠 수 있다.
셀 어레이 영역에서는 게이트 전극(1020)을 포함하는 트랜지스터로 이루어진 셀이 3차원 구조로 모여있을 수 있다. 각 행의 Y 방향으로 연속되는 워드 라인(Word line)과 각 열의 X방향으로 연속되는 제1 비트 라인(Bit line)(1100)은 하나의 셀 평면에 의해 공유될 수 있다. 셀 평면은 복수일 수 있다. 즉, 여러 개의 셀 평면은 Z방향으로 적층될 수 있다.
주변 영역에서는 제1 비트 라인(1100)을 선택하는 셀렉트(Select) 신호를 이용하여 각 셀의 주소(address)를 선택할 수 있다. 제2 비트 라인(600)은 각각의 셀 평면의 제1 비트 라인(1100)과 전기적으로 연결될 수 있다. 제2 비트 라인(600)은 Z방향으로 연장될 수 있다. 본 실시예에서, 예를 들어, 제1 비트 라인(1100)은 로컬 비트 라인일 수 있고, 제2 비트 라인(600)은 글로벌 비트 라인일 수 있다.
도 16을 참고하면, 본 발명의 제4 실시예에 따른 반도체 소자(4)는 게이트 전극(1020), 제1 비트 라인(1100), 랜딩 패드(1200), 커패시터(1300), 스토리지 컨택(1400), 제2 비트 라인(600) 등을 더 포함한다.
구체적으로, 기판상에 셀 어레이 영역과 주변 영역을 구분하는 STI (Shallow Trench Isolation)막이 형성될 수 있다.
셀 어레이 영역에서는 BCAT(Buried Channel Array Transistor)이 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 구체적으로, 제1 활성 영역(900)내에 복수개의 게이트 트렌치(1000)가 형성되고, 게이트 절연막(1030)이 차례로 형성될 수 있다. 게이트 트렌치(1000)는 게이트 전극(1020)과 캡핑 패턴(1040)으로 메워질 수 있다. 게이트 트렌치(1000) 측면에 제1 소오스/드레인 영역(1010a)과 제2 소오스/드레인 영역(1010b)이 형성될 수 있다. 제1 소오스/드레인 영역(1010a)은 두 개의 게이트 트렌치(1000) 사이에 형성될 수 있다. 제2 소오스/드레인 영역(1010b)은 STI막과 게이트 트렌치(1000) 사이에 형성될 수 있다.
게이트 트렌치(1000), 제1 소오스/드레인 영역(1010a) 및 제2 소오스/드레인 영역(1010b) 상에 제4 층간 절연막(1050)이 형성되고, 제4 층간 절연막(1050)을 관통하는 제1 비트 라인 컨택(1060)이 형성될 수 있다. 제1 비트 라인 컨택(1060) 상에 제1 비트 라인 컨택(1060)과 전기적으로 연결되는 제1 비트 라인(1100)이 형성될 수 있다.
제5 층간 절연막(1110)은 제4 층간 절연막(1050) 상에 형성될 수 있다. 컨택 플러그(1120)는 제4 층간 절연막(1050) 및 제5 층간 절연막(1110)을 관통하여 형성될 수 있다. 랜딩 패드(1200)는 컨택 플러그(1120) 상에 형성되어, 컨택 플러그(1120)와 전기적으로 접속될 수 있다.
커패시터(1300)는 랜딩 패드(1200) 상에 형성되어, 랜딩 패드(1200)와 전기적으로 접속될 수 있다. 제6 층간 절연막(1150)은 커패시터(1300)를 덮도록 형성될 수 있다. 제1 층간 절연막(100)은 제6 층간 절연막(1150) 상에 형성될 수 있다. 스토리지 컨택(1400)은 제1 층간 절연막(100) 및 제6 층간 절연막(1150)을 관통하여 형성될 수 있다. 스토리지 컨택(1400)은 커패시터(1300)와 전기적으로 접속될 수 있다.
주변 영역에서는 게이트 패턴이 형성될 수 있다. 제2 활성 영역(800) 상에 게이트 산화막(515), 제1 도전층(520), 제2 도전층(510), 절연층(530)을 순차적으로 형성하고, 게이트 패턴 측면에 게이트 스페이서(540)를 형성할 수 있다.
제3 소오스/드레인 영역(550)은 게이트 패턴 측면에, 제2 활성 영역(800) 내에 형성될 수 있다. 제5 층간 절연막(1110)은 게이트 패턴과 제3 소오스/드레인 영역(550)을 덮도록 형성될 수 있다. 제2 비트 라인 컨택(560)은 제5 층간 절연막(1110)을 관통하여, 제3 소오스/드레인 영역(550)과 전기적으로 연결될 수 있다. 제2 비트 라인(600)은 제2 비트 라인 컨택(560) 상에 형성되어 제2 비트 라인 컨택(560)과 전기적으로 연결될 수 있다.
제1 층간 절연막(100)은 제2 비트 라인(600) 및 제5 층간 절연막(1110)을 덮도록 형성될 수 있다. 상부가 식각된 제1 메탈 컨택 플러그(200)는 제1 층간 절연막을 관통하여 형성될 수 있다. 제1 층간 배선(300a)은 상부가 식각된 제1 메탈 컨택 플러그(200)와 오버랩되게 형성될 수 있고, 제2 층간 배선(300b)은 상부가 식각된 제1 메탈 컨택 플러그(200)와 오버랩되지 않게 형성될 수 있다. 제1 트렌치(350)는 상부가 식각된 제1 메탈 컨택 플러그(200) 및 제1 층간 절연막(100) 상에 형성될 수 있다. 제3 층간 절연막(299)은 제1 트렌치(350)를 메워 형성될 수 있다. 에어 갭(500)은 제3 층간 절연막(299) 내에 형성될 수 있다.
이어서, 도 17 내지 도 21을 참조하여 본 발명의 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 17 내지 도 21은 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17을 참조하면, 셀 어레이 영역상에 트랜지스터를 형성한다. 트랜지스터는 BCAT(Buried Channel Array Transistor)일 수 있다. 단, 이에 제한되는 것은 아니다. 여기서는 BCAT인 경우를 예시로 든다.
반도체 기판은 STI막에 의해 셀 어레이 영역과 주변 영역으로 나누어질 수 있다. 제1 활성 영역(900) 상에 복수개의 게이트 트렌치(1000)를 형성하고 게이트 절연막(1030), 게이트 전극(1020) 및 캡핑 패턴(1040)을 순차적으로 형성할 수 있다. 두 개의 게이트 트렌치(1000) 사이에 제1 소오스/드레인 영역(1010a)이 형성될 수 있고, STI막과 게이트 트렌치(1000) 사이에 각각 제2 소오스/드레인 영역(1010b)이 형성될 수 있다.
도 18을 참고하면, 셀 어레이 영역의 제1 비트 라인(1100)과 주변 영역의 게이트 패턴이 동시에 형성될 수 있다.
셀 어레이 영역에서는, 제4 층간 절연막(1050)이 게이트 트렌치(1000), 제1 소오스/드레인 영역(1010a) 및 제2 소오스/드레인 영역(1010b) 상에 형성될 수 있다. 제1 비트 라인 컨택(1060)은 제4 층간 절연막(1050)을 관통하여 형성될 수 있다. 제1 비트 라인 컨택(1060)은 제1 소오스/드레인 영역(1010a)과 전기적으로 연결될 수 있다. 제1 비트 라인(1100)은 제1 비트 라인 컨택(1060) 상에 형성되어, 제1 비트 라인 컨택(1060)과 전기적으로 접속될 수 있다.
주변 영역에서는, 게이트 패턴이 형성될 수 있다. 제2 활성 영역(800) 상에 게이트 산화막(515), 제1 도전층(520), 제2 도전층(510), 절연층(530)을 순차적으로 형성하고, 이어서 게이트 패턴 측면에 게이트 스페이서(540)를 형성할 수 있다. 제3 소오스/드레인 영역(550)은 게이트 패턴 측면에, 제2 활성 영역(800) 내에 형성될 수 있다.
이 때에, 셀 어레이 영역의 제1 비트 라인(1100)과 주변 영역의 게이트 패턴은 동시에 형성될 수 있다.
도 19를 참고하면, 제5 층간 절연막(1110)은 셀 어레이 영역의 제1 비트 라인(1100)과 제4 층간 절연막(1050) 상에 그리고, 주변 영역의 게이트 패턴 및 제3 소오스/드레인 영역(550) 상에 형성될 수 있다.
셀 어레이 영역에서 컨택 플러그(1120)는 제5 층간 절연막(1110) 및 제4 층간 절연막(1050)을 관통하여 형성될 수 있다. 랜딩 패드(1200)는 컨택 플러그(1120) 상에 형성되어 컨택 플러그(1120)와 전기적으로 연결될 수 있다.
주변 영역에서 제2 비트 라인 컨택(560)은 제5 층간 절연막(1110)을 관통하여 형성될 수 있다. 제2 비트 라인(600)은 제2 비트 라인 컨택(560) 상에 형성되어, 제2 비트 라인 컨택(560)과 전기적으로 접속될 수 있다.
여기서, 셀 어레이 영역의 랜딩 패드(1200)와 주변 영역의 제2 비트 라인(600)은 동시에 형성될 수 있다.
도 20을 참고하면, 셀 어레이 영역의 스토리지 컨택(1400)과 주변 영역의 상부가 식각된 제1 메탈 컨택 플러그(200)가 동시에 형성될 수 있다.
셀 어레이 영역에서는, 커패시터(1300)가 랜딩 패드(1200) 상에 형성되어 랜딩 패드(1200)와 전기적으로 연결될 수 있다. 제6 층간 절연막(1150)은 커패시터(1300)를 덮도록 형성될 수 있다. 셀 어레이 영역의 제6 층간 절연막(1150) 과 주변 영역의 제2 비트 라인(600) 및 제5 층간 절연막(1110) 상에 제1 층간 절연막(100)이 형성될 수 있다.
셀 어레이 영역에서는, 스토리지 컨택(1400)이 제6 층간 절연막(1150)과 제1 층간 절연막(100)을 관통하여 형성될 수 있다. 주변 영역에서는, 제1 메탈 컨택 플러그(195)가 제2 비트 라인(600) 상에 형성되어 제2 비트 라인(600)과 전기적으로 연결될 수 있다.
이때에, 셀 어레이 영역의 스토리지 컨택(1400)과 주변 영역의 제1 메탈 컨택 플러그(195)는 동시에 형성될 수 있다.
도 21을 참고하면, 주변 영역에서, 제1 층간 절연막(100) 및 제1 메탈 컨택 플러그(195) 상에 식각 정지막(199) 및 제3 층간 절연막(299)이 형성될 수 있다. 식각 정지막(199)과 제3 층간 절연막(299)은 제1 메탈 컨택 플러그(195)가 노출될 때까지 식각될 수 있다.
이어서, 제1 메탈 컨택 플러그(195) 상면에 제1 메탈 컨택 플러그(195)와 오버랩되는 제1 층간 배선(300a)이 형성될 수 있다. 이때에, 제1 메탈 컨택 플러그(195)와 오버랩되지 않는 제2 층간 배선(300b)도 형성될 수 있다.
제1 층간 배선(300a) 및 제2 층간 배선(300b)을 마스크로 제3 층간 절연막(299), 식각 정지막(199) 및 제1 층간 절연막(100)이 제1 메탈 컨택 플러그(195)가 노출될 때까지 식각될 수 있다. 제3 층간 절연막(299) 및 식각 정지막(199)은 전부 식각될 수 있다. 단 일부만이 식각되어 남을 수도 있다.
제1 메탈 컨택 플러그(195)는 제1 층간 배선(300a) 및 제2 층간 배선(300b)을 마스크로 제1 트렌치(350)가 형성되도록 식각될 수 있다. 제1 메탈 컨택 플러그(195)가 식각되어 상부가 식각된 제1 메탈 컨택 플러그(200)가 형성될 수 있다. 이 때, 제1 메탈 컨택 플러그(195)는 습식 식각에 의해 식각될 수 있다. 이때, 식각액은 클로린(Cl)일 수 있다.
제1 트렌치(350)의 형상은 여러 가지 일 수 있다. 예를 들어, 도시된 것처럼 측벽이 일정한 각도를 가지고 기울어진 형상일 수 있다. 또는 제1 트렌치(350)는 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다.
제2 층간 절연막(400)은 제1 트렌치(350)를 메워 형성될 수 있다. 제2 층간 절연막(400)은 절연물질로 가득 채워질 수 있다. 제2 층간 절연막(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
에어 갭(500)은 제2 층간 절연막(400)을 스텝 커버리지가 불량한 방법을 이용해 형성하여 형성할 수 있다. 에어 갭(500)을 포함하는 경우 기생 커패시턴스가 줄어들어 반도체 소자(4)의 신뢰성을 개선할 수 있다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 예시적 블록도이다.
도 22를 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(2200)은 컨트롤러(2210), 입출력 장치(2220, I/O), 기억 장치(2230), 인터페이스(2240) 및 버스(2250, bus)를 포함할 수 있다. 컨트롤러(2210), 입출력 장치(2220), 기억 장치(2230) 및/또는 인터페이스(2240)는 버스(2250)를 통하여 서로 결합 될 수 있다. 버스(2250)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(2210)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2220)는 키 패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(2230)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(2230)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(2230)는 DRAM을 포함할 수 있다.
인터페이스(2240)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2240)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2240)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(2200)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 23을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 제1 메모리(2310)는 메모리 카드(2300)에 채용될 수 있다. 메모리 카드(2300)는 호스트(2330)와 제1 메모리(2310) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(2320)를 포함할 수 있다.
제2 메모리(2321)는 중앙 처리 장치(2322)의 동작 메모리(Cache Memory)로 사용될 수 있다. 제2 메모리(2321)은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 포함할 수 있다. 호스트 인터페이스(2323)은 호스트(2323)가 메모리 카드(2300)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(2324)는 제1 메모리(2310)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(2325)는 제1 메모리(2310)와 인터페이싱할 수 있다. 중앙 처리 장치(2322)는 메모리 컨트롤러(2320)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 24 및 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 24는 태블릿 PC이고, 도 25는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 층간 절연막 200: 상부가 식각된 제1 메탈 컨택 플러그
300a: 제1 층간 배선 300b: 제2 층간 배선
350: 제1 트렌치 400: 제2 층간 절연막
500: 에어 갭

Claims (10)

  1. 기판 상에 제1 층간 절연막과, 상기 제1 층간 절연막을 관통하는 제1 메탈 컨택 플러그를 형성하고,
    상기 제1 메탈 컨택 플러그 상에, 제2 층간 절연막과, 상기 제2 층간 절연막을 관통하고 상기 제1 메탈 컨택 플러그와 오버랩되는 제1 층간 배선을 형성하고,
    상기 제1 층간 배선을 마스크로, 상기 제2 층간 절연막을 상기 제1 메탈 컨택 플러그가 노출될 때까지 식각하고,
    상기 제1 층간 배선을 마스크로, 상기 노출된 제1 메탈 컨택 플러그의 일부를 식각하여 상부가 식각된 제1 메탈 컨택 플러그를 형성하고,
    상기 제1 층간 배선을 덮는 제3 층간 절연막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제3 층간 절연막을 형성하는 것은, 상기 제3 층간 절연막을 스텝 커버리지가 불량한 방법을 통해 형성하여 상기 제3 층간 절연막 내에 에어 갭을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 층간 배선을 형성하는 것은 구리 다마신 공정을 이용하는 것을 포함하는 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 층간 절연막을 관통하고 상기 제1 메탈 컨택 플러그와 오버랩되지 않는 제2 층간 배선을 형성하는 것을 더 포함하되,
    상기 제1 메탈 컨택 플러그와 상기 제2 층간 배선과의 제1 거리는, 상기 상부가 식각된 제1 메탈 컨택 플러그와 상기 제2 층간 배선과의 제2 거리보다 큰 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 층간 배선을 형성하는 것은, 상기 제1 층간 배선이 상기 제1 메탈 컨택 플러그의 측면 상에는 미형성되도록 상기 제1 층간 배선을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  6. 셀 어레이 영역 및 주변 영역이 정의된 기판을 제공하고,
    상기 셀 어레이 영역에 메모리 소자를 형성하고,
    상기 주변 영역에 층간 배선을 형성하는 것을 포함하되,
    상기 층간 배선을 형성하는 것은,
    제1 메탈 컨택 플러그 상에 상기 제1 메탈 컨택 플러그와 오버랩되는 구리 배선을 형성하고,
    상기 구리 배선을 마스크로 상기 제1 메탈 컨택 플러그의 일부를 식각하여 상부가 식각된 제1 메탈 컨택 플러그를 형성하고,
    상기 구리 배선을 덮는 층간 절연막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  7. 기판 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 형성되는 메탈 컨택 플러그;
    상기 메탈 컨택 플러그와 오버랩되는 제1 층간 배선;
    상기 메탈 컨택 플러그와 오버랩되지 않고 상기 제1 층간 절연막 상에 형성되는 제2 층간 배선;
    상기 제2 층간 배선과 상기 메탈 컨택 플러그를 이격시키는 트렌치;
    상기 제1 층간 절연막 상에 상기 트렌치를 메워 형성되는 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에 형성되는 에어 갭을 포함하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 메탈 컨택 플러그는 제1 금속을 포함하고, 상기 제1 및 제2 층간 배선은 상기 제1 금속과 다른 제2 금속을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 금속은 텅스텐을 포함하고,
    상기 제2 금속은 구리를 포함하는 반도체 소자.
  10. 제7 항에 있어서,
    상기 기판은 매립형 게이트가 형성되는 셀 어레이 영역과,
    상기 메탈 컨택 플러그의 하부에 연결되는 주변 영역을 포함하고,
    상기 셀 어레이 영역 상에 형성되는 제1 트랜지스터와,
    상기 트랜지스터와 전기적으로 연결되는 제1 비트 라인과,
    상기 트랜지스터와 전기적으로 연결되는 커패시터를 더 포함하고,
    상기 주변 영역 상에 제2 트랜지스터와,
    상기 제2 트랜지스터와 전기적으로 연결되는 제2 비트 라인을 더 포함하는 반도체 소자.
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