KR20080060360A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 포토레지스트 마진 감소를 극복하고, 브릿지 페일(bridge fail)을 개선하며, 전도성 파티클(particle)에 의한 브릿지 페일을 감소시키는데 적합한 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체 기판 상부에 층간절연막에 매립되는 콘택 플러그를 형성하는 단계와, 상기 플러그가 형성된 상기 기판 상부에 금속배선을 형성하는 단계와, 상기 금속배선 상에 콘택마스크를 형성하는 단계와, 상기 콘택마스크를 식각베리어로 상기 금속배선을 부분 식각하여 홈을 형성하는 단계와, 상기 홈이 형성된 금속배선의 표면을 따라 스페이서용 물질막을 형성하는 단계와, 상기 홈의 측벽에 스페이서를 형성하면서 상기 층간절연막이 노출될 때까지 상기 홈을 식각하여 이웃한 금속배선을 분리시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내측벽에 보호막을 형성하는 단계를 포함하고, 이에 본 발명은 본 발명은 70㎚ 이하의 금속 배선 형성시 포토레지스트 패턴 마진의 감소 극복이 가능한 효과를 얻을 수 있고, 인접 금속 배선 간의 브릿지 페일(bridge fail) 개선이 가능하며, 플러그와 금속 배선 간의 오버랩 마진을 증가시키는 효과가 있으며, 과도 식각으로 인해 발생할 수 있는 금속 배선의 노치(notch) 현상을 감소시킬 수 있는 효과가 있으며, 전도성 파티클에 의한 금속배선과 콘택 플러그 또는 인접한 금속배선 간의 브릿지 페일을 방지할 수 있는 효과가 있다.
포토레지스트 마진, 브릿지 페일, 금속 배선
Description
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 단면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 콘택 플러그 24 : 제1 베리어 메탈
25 : 금속 배선 26 : 제2 베리어 메탈
27 : 반사방지막 28 : 포토레지스트 패턴
29a : 콘택홀 30a : 스페이서
31a : 보호막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 금속배선 형성방법에 관한 것이다.
다층 구조를 갖는 DRAM의 제조 공정 중, 금속 배선의 디자인 룰(design rule)이 감소함에 따라서 라인(line)과 간격(space)의 선폭을 작게 정의(define) 하기 위해서는 포토 마스크 공정시 포토레지스트(photo resist) 두께가 절대적으로 감소되야만 하는 실정이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한다. 이어서, 층간절연막(12)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀에 플러그용 전도막을 매립하여 반도체 기판(11)과 콘택되는 플러그(13)를 형성한다.
이어서, 층간절연막(12) 상에 제1 베리어 메탈(14)을 형성한다. 이때, 베리어 메탈(barrier metal)은 Ti(14a)/TiN(14b)이 적층 형성된 구조이며, 계속해서 제1 베리어 메탈(14) 상에 금속 배선(15)을 형성한다.
다음으로, 금속 배선(15) 상에 제2 베리어 메탈(16)을 형성한다. 이때, 베리어 메탈은 Ti(16a)/TiN(16b)이 적층 형성된 구조로 형성한다.
계속해서, 제2 베리어 메탈(16) 상에 반사방지막(17)을 증착하고, 반사방지막(16)의 소정 영역 상에 포토레지스트 패턴(18)을 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(18)을 마스크로 반사방지막(17), 제2 베리어 메탈(16), 금속배선(15) 및 제1 베리어 메탈(14)을 식각하여 층간절연막(12)의 표면을 노출시키는 콘택홀(19)을 형성한다.
한편, 포토레지스트 패턴(18)을 마스크로 콘택홀(19)을 과도 식각(over etch)함으로 포토레지스트 패턴(18)의 두께는 콘택홀(19) 깊이에 따라 두꺼워진다.
그러나, 콘택홀(19) 식각 과정에서 포토레지스트 패턴과 플러그(13)의 오버랩 마진 부족으로 인하여 플러그(13)의 일부가 오픈되어(A) 후속 공정에서 금속 배선과의 쇼트가 발생하는 문제가 있다.
또한, 콘택홀(19) 과도 식각에 따른 금속 배선의 노치 현상(notch)이 발생하는 문제가 있다. 노치 현상에 대해 간략히 설명하면 다음과 같다. 통상, 이웃하는 금속 배선(15) 간 브릿지(bridge)를 방지하기 위해서는 이웃하는 금속배선(15)을 서로 분리시키기 위한 식각공정시 충분한 과도 식각이 이루어져야 하는데, 이때 금속 배선(15) 저부의 제1 베리어 메탈(14)이 금속 배선(15)과의 식각율 차이에 의해 지나치게 과도 식각되면서 금속 배선(15)이 무너지는 현상을 노치 현상이라 한다.
또한, 콘택홀(19) 형성을 위한 식각 과정에서 발생되는 금속 찌꺼기가 도 1b의 'B' 영역, 즉 콘택홀(19)의 상부 표면에 잔류하게 되면서 이웃하는 금속 배선(15) 간 브릿지를 유발할 수 있는 우려가 있다.
상술한 종래 기술에 따르면 콘택홀 식각 공정시 포토레지스트 마진 부족으로 인한 금속 배선의 탑 어택(top attack) 발생이 발생하고, 충분한 과도 식각을 진행하지 못하므로 이웃하는 금속 배선 간의 브릿지로 인한 페일이 필연적으로 유발된 다.
또한, 플러그와 금속 배선 간의 오버랩 마진 부족으로 칩 콘택 식각에 많은 부담이 되고 있다. 일반적으로, 이러한 포토레지스트 마진 부족으로 인해 발생하는 공정 문제를 해결하기 위해서 하드마스크를 적용하는 것이 일반적이다. 그러나 이 방법은 하드마스크 물질 선정에 세심한 주의가 필요하며, 여전히 과도 식각에 따른 금속배선의 노치 현상을 제어하기 어려운 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 다음과 같은 목적들이 있다.
첫째, 본 발명은 포토레지스트 두께 마진 감소를 극복하고, 브릿지 페일을 개선하는데 적합한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 전도성 파티클(particle)에 의한 브릿지 페일을 감소시키는데 적합한 반도체 소자의 금속배선 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 반도체 기판 상부에 층간절연막에 매립되는 콘택 플러그를 형성하는 단계와, 상기 플러그가 형성된 상기 기판 상부에 금속배선을 형성하는 단계와, 상기 금속배선 상에 콘택마스크를 형성하는 단계와, 상기 콘택마스크를 식각베리어로 상기 금속배선을 부분 식각하여 홈을 형성하는 단계와, 상기 홈이 형성된 금속배선의 표면을 따라 스페이서용 물질막을 형성하는 단계와, 상기 홈의 측벽에 스페이서를 형성하면서 상기 층간절연막이 노출될 때까지 상기 홈을 식각하여 이웃한 금속배선을 분리시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내측벽에 보호막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한다. 이어서, 층간절연막(22)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀에 플러그용 전도막을 매립하여 반도체 기판(21)과 콘택되는 플러그(23)를 형성한 다. 플러그(23)는 텅스텐 플러그를 사용한다.
이어서, 층간절연막(22) 상에 제1 베리어 메탈(24)을 형성한다. 이때, 베리어 메탈은 Ti(24a)/TiN(24b)이 적층 형성된 구조이며, 제1 베리어 메탈(24) 상에 금속 배선(25)을 형성한다. 금속배선(25)은 알루미늄(Al) 또는 구리(Cu)를 사용한다.
다음으로, 금속배선(25) 상에 제2 베리어 메탈(26)을 형성한다. 이때, 제2베리어 메탈(26)은 Ti(26a)/TiN(26b)이 적층 형성된 구조로 형성한다.
계속해서, 제2 베리어 메탈(26) 상에 반사방지막(Anti Reflection Coating SiON, 27)을 증착하고, 반사방지막(26)의 소정 영역 상에 포토레지스트 패턴(28)을 형성한다. 이 때, 포토레지스트 패턴(28)은 후속 공정에서 진행하는 부분 식각(Partial Etch)시 마스크로 사용하므로, 부분 식각을 실시하는 만큼의 두께만 필요하다.
한편, 층간절연막(22)은 BSG(Boron-Silicate-Glass)막, BPSG(Boron-Phosphorus-Silicate-Glass)막, PSG(Phosphorus-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(28)을 마스크로 반사방지막(27), 제2 베리어 메탈(26) 및 금속배선(25)을 차례로 부분 식각하여 홈(29)을 형성한다. 이 때, 부분 식각은 금속 배선(25)의 30∼50% 깊이 만큼 진행한다.
이어서, 부분 식각 공정을 실시한 후 포토레지스트 패턴(28)을 스트립(strip)하고, 세정(cleaning)을 진행한다.
도 2c에 도시된 바와 같이, 홈(29)이 형성된 결과물의 표면을 따라 스페이서용 물질막(30)을 증착한다. 스페이서용 물질막(30)은 스텝커버리지(step coverage) 특성이 열악한 막을 사용하는데 이는, 홈(29)의 상부가 측면과 바텀부 대비 더 많은 두께의 스페이서용 물질막(30)이 증착되는 불균일한(non uniform) 증착 특성을 이용하기 위함이다. 스페이서용 물질막(30)은 USG(Undoped-Silicon-Glass)막을 사용한다.
도 2d에 도시된 바와 같이, 블랭킷 건식 식각(blanket etch) 또는 에치백(etch back) 공정을 실시하여 층간절연막(22)의 콘택홀 예정지역이 노출될 때까지 콘택홀(29a)식각 공정을 실시한다. 이 때, 스페이서용 물질막도 식각되면서 홈(29)의 측벽에 스페이서(30a)가 형성되고, 스페이서(30a)가 식각베리어 역할을 하여 층간절연막(22)의 콘택홀(29a) 식각 공정시, 금속 배선간의 브릿지 페일을 방지할 수 있다.
또한, 산화막 계열의 스페이서(30a)를 적용하므로써, 금속 배선의 측벽을 보호하므로, 측벽에 발생할 수 있는 노치 현상도 개선할 수 있다.
한편, 마스크를 사용하지 않는 블랭킷 식각을 진행하므로, 원가 절감 및 공정 시간 단축 측면에서 유리하다.
도 2e에 도시된 바와 같이, 콘택홀(29a) 식각후 반사방지막(27a, 도 2d참조)은 모두 식각되고, 식각 공정에 따른 디펙트 없이 콘택홀(29a)이 형성됨을 알 수 있다.
이어서, 도 2f에 도시된 바와 같이, 콘택홀(29a)을 포함하는 기판(21) 상부의 단차를 따라 드롭(drop)성 전도성 파티클로부터 인접한 금속배선(25) 간의 브릿지를 방지하기 위한 절연막(31)을 형성한다. 이때, 절연막(31)은 산화막 또는 질화막 계열의 물질을 이용하여 100~500Å 정도의 두께로 형성한다. 예컨대, 산화막 계열의 물질로는 TEOS, HDP, USG, SOD(Spin On Dielectric), BPSG 막으로 형성한다. 또한, 질화막 계열의 물질로는 SiN, Si3N4, SiON으로 형성한다. 이외에도, 절연을 위한 물질은 모두 사용 가능하다.
이어서, 도 2g에 도시된 바와 같이, 에치백 공정(32)을 실시하여 절연막(31)을 식각한다. 이로써, 콘택홀(29a, 도 2e참조) 내측벽에 스페이서용 보호막(31a)이 형성된다.
상기에서 설명한 바와 같이, 금속배선에 대해 부분 식각을 실시하여 홈을 형성한 후 전체 콘택홀 식각을 진행하므로써, 포토레지스트 패턴의 높이를 낮출 수 있고, 이에 따라 포토레지스트 패턴과 플러그간의 마진을 좀더 확보하여 플러그가 오픈되어 금속배선과의 쇼트 현상을 방지할 수 있다. 또한, 금속배선을 분리하는 콘택홀 내측벽에 스페이서를 형성함으로써 후속 공정에서 금속 식각공정시 전도성 파티클에 의한 금속배선과 콘택 플러그 간의 브릿지를 유발 또는 인접한 금속배선 간의 브릿지 페일을 억제시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 70㎚ 이하의 금속 배선 형성시 포토레지스트 패턴 마진의 감소 극복이 가능한 효과를 얻을 수 있다.
또한, 본 발명은 인접 금속 배선 간의 브릿지 페일(bridge fail) 개선이 가능하다.
또한, 본 발명은 플러그와 금속 배선 간의 오버랩 마진을 증가시키는 효과가 있다.
또한, 본 발명은 과도 식각으로 인해 발생할 수 있는 금속 배선의 노치(notch) 현상을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 전도성 파티클에 의한 금속배선과 콘택 플러그 또는 인접한 금속배선 간의 브릿지 페일을 방지할 수 있는 효과가 있다.
Claims (11)
- 반도체 기판 상부에 층간절연막에 매립되는 콘택 플러그를 형성하는 단계;상기 플러그가 형성된 상기 기판 상부에 금속배선을 형성하는 단계;상기 금속배선 상에 콘택마스크를 형성하는 단계;상기 콘택마스크를 식각베리어로 상기 금속배선을 부분 식각하여 홈을 형성하는 단계;상기 홈이 형성된 금속배선의 표면을 따라 스페이서용 물질막을 형성하는 단계;상기 홈의 측벽에 스페이서를 형성하면서 상기 층간절연막이 노출될 때까지 상기 홈을 식각하여 이웃한 금속배선을 분리시키는 콘택홀을 형성하는 단계; 및상기 콘택홀의 내측벽에 보호막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 보호막을 형성하는 단계는,상기 콘택홀을 포함하는 상기 반도체 기판 상부의 단차를 따라 상기 보호막용 절연막을 증착하는 단계; 및상기 절연막을 식각하여 분리된 상기 콘택홀의 양측벽에 상기 절연막을 잔류 시키는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서,상기 절연막을 잔류시키는 단계는 에치백(etch back) 공정으로 실시하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서,상기 절연막은 산화막 또는 질화막 계열의 물질로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 보호막은 100~500Å의 두께로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 콘택마스크를 식각베리어로 상기 금속배선을 부분 식각하여 홈을 형성하는 단계는 상기 금속배선 두께의 30∼50% 만큼 부분 식각하는 반도체 소자의 금속배선 형성방법.
- 제 6 항에 있어서,상기 금속배선은 알루미늄 또는 구리로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 스페이서용 물질막은 USG 막으로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 홈의 측벽에 스페이서를 형성하면서 상기 층간절연막이 노출될 때까지 상기 홈을 식각하는 단계는 블랭킷 식각으로 진행하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 콘택 플러그가 형성된 상기 기판 상부에 금속 배선을 형성하는 단계는,상기 콘택 플러그가 형성된 전면에 제1 베리어 메탈을 형성하는 단계;상기 제1 베리어 메탈 상에 상기 금속 배선을 형성하는 단계; 및상기 금속배선 상에 제2 베리어 메탈을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 콘택 플러그는 텅스텐 또는 폴리실리콘막으로 형성하는 반도체 소자의 금속배선 형성방법.
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| KR1020060134330A KR20080060360A (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060134330A KR20080060360A (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 금속배선 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080060360A true KR20080060360A (ko) | 2008-07-02 |
Family
ID=39812893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060134330A KR20080060360A (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080060360A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9379118B2 (en) | 2013-11-13 | 2016-06-28 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices including interlayer wiring structures |
-
2006
- 2006-12-27 KR KR1020060134330A patent/KR20080060360A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9379118B2 (en) | 2013-11-13 | 2016-06-28 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices including interlayer wiring structures |
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