KR100784074B1 - 반도체 소자의 비트 라인 형성 방법 - Google Patents

반도체 소자의 비트 라인 형성 방법 Download PDF

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Abstract

본 발명은 소정의 구조물이 형성된 반도체 기판 상부에 제 1층간절연막을 형성한 후, 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 소정깊이 식각한 후, 베리어 메탈층을 형성하여 상기 콘택홀을 매립하는 단계와, 전체구조상부에 제 2 층간절연막을 형성하는 단계와, 상기 베리어 메탈층이 노출되도록 상기 제 2 층간절연막을 식각한 후, 제 2 도전층을 매립하는 단계를 포함하는 반도체 소자의 비트 라인 형성 방법을 개시한다.
비트 라인(Bit Line), 베리어 메탈(Barrier Metal)

Description

반도체 소자의 비트 라인 형성 방법{Method of manufacturing bit line in a semiconductor device}
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성 공정을 순차적으로 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 게이트 패턴
104 : 접합 영역 106 : 제 1 층간절연막
108 : 제 1 도전층 110 : 베리어 메탈층
112 : 제 2 층간 절연막 114 : 포토 레지스트(PR)
116 : 제 2 도전층
본 발명은 반도체 소자의 비트-라인 형성 방법에 관한 것으로, 특히 베리어 메탈(Barrier Metal)에 의한 비트라인 정전용량(Capacitance)값 및 저항(Resistance)값을 증가를 방지할 수 있는 반도체 소자의 비트 라인 형성 방법에 관한 것이다.
이하, 반도체 소자의 소형화에 따른 종래의 비트라인 형성방법의 문제점과 소자내 커플링 커패시터에 의한 RC 딜레이(Delay) 문제에 대해 간략히 설명한다.
종래의 비트라인 형성방법은, 게이트 및 접합영역을 포함한 소정의 하부 구조물이 형성된 반도체 기판상에 제 1 층간절연막을 증착한다. 상기 제 1 층간절연막의 소정영역을 식각하여 게이트들 및 게이트들 사이의 접합영역을 동시에 노출시키는 콘택홀(Contact Hole)을 형성한 후, 상기 콘택홀 내부에 폴리실리콘막을 매립시켜 콘택 플러그를 형성한다.
콘택 플러그가 형성된 제 1 층간절연막 상부에, 예컨데, BPSG로 이루어진 제 2 층간절연막을 증착한다. 그런 다음, 상기 제 2 층간절연막을 식각하여 콘택 플러그를 노출시키는 콘택홀, 즉, 비트라인 콘택홀을 형성한다. 비트라인 콘택홀 및 제 2 층간절연막 상부에 Ti/TiN 성분의 베리어 메탈을 증착한다. 상기 Ti/TiN 성분의 베리어 메탈 상부에 비트라인 콘택홀을 매립하도록 텅스텐막을 증착하여 텅스텐 비트라인을 형성한다.
전술한 바와 같이 종래 반도체 소자의 비트 라인 형성방법은, 최근 반도체 소자의 소형화 추세에 따라 메모리 셀의 회로 선폭이 점점 미세하게 진행됨에 따라 저항이 높은 베리어 메탈이 제 2 층간절연막의 측벽에도 증착되기 때문에 낮은 저항을 요구하는 미세 소자 제조에 적용할 경우 비트 라인 저항이 급격히 증가하는 문제가 발생한다.
또한, 100나노급(nm) 이하의 반도체 소자에서는 하부 소자의 패턴 사이즈가 감소하게 되고, 이로 인해 비트라인의 패턴 사이의 스페이스(Space) 또한 점점 줄어들게 되어 커플링 커패시터에 의한 RC 딜레이(Delay) 문제가 심각하게 대두되고 있다.
일예로, 플래시 소자에서 제 1 비트 라인과 인접한 커플링 커패시턴스(capacitance)를 일으킬 수 있는 금속막은 먼저, 하부의 워드라인과, 인접한 제 2 및 제 3 비트라인들과, 상부의 금속배선등이 있다. 워드라인과 상기 제 1 비트라인은 제 1 층간 절연막에 의해 분리되어 있지만 이들 사이에서 제 1 상호 커패시턴스가 존재하게 된다. 또한, 상기 제 1 비트라인과 인접한 제 2 및 제 3 비트라인들 간에도 제 2 층간 절연막에 의해 전기적으로 분리되어 있지만, 이들 사이에도 제 2 상호 커패시턴스가 존재하게 된다. 또한 상기 제 1 비트라인과 상부의 금속 배선간도 제 3 층간 절연막에 의해 전기적으로 분리되어 있지만, 이들 사이에도 제 3 상호 커패시턴스가 존재한다.
이러한 커플링 커패시턴스는 비트 라인의 두께와 인접한 비트 라인들 간의 간격이 중요한 요소이다. 즉, 비트 라인 커패시턴스를 줄이기 위해서는 비트 라인의 두께는 감소시키고 인접한 비트 라인간의 간격은 넓히는 것이 유리하지만, 비트 라인의 두께와 비트 라인간의 간격을 너무 줄이면 비트 라인의 저항이 증가하는 문제가 발생하기 때문에 두가지 요소를 고려하여 최적의 조건을 찾아야 한다.
본 발명의 목적은 콘택홀에 매립된 제 1 도전층을 소정깊이 식각한 후, 베리어 메탈층을 형성한 다음 베리어 메탈 상부에 비트라인을 형성하여, 미세선폭에서 비트라인 사이의 층간절연막 두께를 유지함으로써, 베리어 메탈층에 의한 비트라인 저항(Resistance)값 증가 및 정전용량(Capacitance)값 증가를 방지할 수 있는 반도체 소자의 비트 라인 형성방법을 제공함에 있다.
또한 본 발명의 다른 목적은 콘택과 비트 라인을 동시에 형성하여 공정의 단순화를 이루고, 메탈 패터닝에 수반되는 건식 식각에 의한 플라즈마 열화를 방지하여 셀의 신뢰성을 향상시킬 수 있는 반도체 소자의 비트 라인 형성 방법을 제공함에 있다.
본 발명에 따른 반도체 소자의 비트라인 형성방법은, 소정의 구조물이 형성된 반도체 기판 상부에 제 1층간절연막을 형성한 후, 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 소정깊이 식각한 후, 베리어 메탈층을 형성하여 상기 콘택홀을 매립하는 단계와, 전체구조상부에 제 2 층간절연막을 형성하는 단계와, 상기 베리어 메탈층이 노출되도록 상기 제 2 층간절연막을 식각한 후, 제 2 도전층을 매립하는 단계를 포함한다.
상기 제 1 도전층은 폴리실리콘(poly-Si)으로 형성한다.
상기 베리어 메탈층은 티타늄(Ti) 또는 티타늄나이트라이드(TiN)로 형성한다. 상기 콘택홀을 매립한 후, 화학적 기계적 연마공정을 실시하여 평탄화하는 단계를 더 포함한다.
상기 제 2 층간절연막의 식각폭을 상기 베리어 메탈층의 폭보다 소정폭 크게하여 오정렬을 방지한다. 상기 제 2 도전층은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 중 어느 하나로 형성한다. 상기 제 2 층간절연막의 폭은 제 2 도전층의 폭보다 소정폭 크게 형성한다.
본 발명은 낸드 플래시(NAND Flash) 소자를 일예로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 비트 라인 형성 공정을 순차적으로 나타낸 도면이다.
도 1a를 참조하면, 본 발명의 일실시예에 따른 비트 라인 형성 공정을 위한 준비 단계로, 반도체 기판(100)에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막(미도시)을 형성하여 액티브 영역과 필드 영역을 확정한 후, 액티브 영역의 반도체 기판(100) 상부에 게이트 양측면에 형성한 산화막 스페이서를 포함한 게이트 패턴(102)을 형성한 다음, 불순물 이온주입 공정을 통해 접합 영역(소오스/드레인 영역)(104)을 형성한다.
상기 접합 영역(104) 및 상기 게이트 패턴(102)의 상부에 제 1 층간절연막(106)을 형성하고, 제 1 층간절연막(106)에 접합 영역(104)의 일부분을 노출시키는 콘택홀을 형성한다. 콘택홀 내부에 제 1 도전층(108)을 형성한다.
상기 제 1 도전층(108)은 텅스텐(W), 알루미늄(Al)과 같은 금속물질을 사용해도 무방하나, 본 발명에서는 폴리실리콘(Poly-Si)으로 증착하는 것이 바람직하다. 상기 제 1도전층(108)을 폴리실리콘으로 형성하는 이유는 미세소자에서는 콘택홀의 사이즈(Size)가 작기 때문에 상기 폴리실리콘으로 제 1 도전층(108)을 형성하기가 용이하며, 또한 텅스텐과 같은 금속물질을 이용할 경우 증착가스에 의해 반도체 소자의 부식을 유발할 수 있기 때문이다. 한편, 상기 제 1 도전층(108)을 증착한 이후에는 화학적 기계적 연마(CMP)로 평탄화한다.
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도 1b를 참조하면, 제 1 도전층(108)에 대해 전면 식각 공정을 수행하면 상기 제 1 도전층(108)과 제 1 층간절연막(106) 간에 소정 깊이의 단차가 생긴다.
상기 소정 깊이의 단차는 차후에 베리어 메탈(Barrier Metal)층(도 1c의 110)을 증착시킬 깊이이므로, 베리어 메탈의 역할인 전도성 물질간의 확산방지막의 기능을 수행할 정도의 깊이 이상만 확보되면 된다.
도 1c를 참조하면, 콘택홀이 완전히 매립되도록 전체 구조상부에 베리어 메탈층(110)을 형성한다. 여기서 통상 상기 베리어 메탈층(110)의 재료로는 티타늄 나이트라이드(TiN)를 사용한다.
상기 베리어 메탈층(110)이 증착된 이후에는 다시 화학적 기계적 연마(CMP)로 평탄화 한 후, 상기 베리어 매탈층(110)과 제 1 층간절연막(106)의 상부에 제 2 층간절연막(112)을 증착한다.
도 1b 및 도 1c의 공정순서는 셀 드레인(Cell Drain) 영역에 콘택 플러그를 형성할 때의 공정순서이며, 셀 소오스(Cell Source) 영역의 콘택 플러그를 형성할 때는 공정순서를 변경하여, 셀 소오스 영역에 콘택홀을 형성한 후 도전층 증착 전에 베리어 메탈층을 먼저 증착한다. 여기서, 셀 드레인 영역은 낸드 플래시 메모리 소자의 셀 스트링 구조에서 비트라인과 연결되는 드레인 영역을 의미하고, 셀 소오스 영역은 셀 스트링 구조에서 공통 소오스 라인과 연결되는 소오스 영역을 의미한다.
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도 1d를 참조하면, 상기 제 2 층간절연막(112) 상부에 포토 레지스트(PR)(114)를 도포하고 노광 및 현상 공정으로 포토 레지스트(114)를 패터닝한다. 패터닝된 포토레지스트(114)를 마스크로 제 2 층간절연막(112)을 식각하여 베리어 메탈층(110)을 노출시킨다.
이때, 상기 제 2 층간절연막(112)의 식각폭은 베리어 메탈층(110)의 폭보다 소정폭 크게 하는데, 그 이유는 공정시 발생될 수 있는 오정렬 문제를 해결하기 위함이다.
도 1e를 참조하면, 포토 레지스트(114)를 제거하고, 제 2 도전층(116)을 형성한 후 화학적 기계적 연마(CMP)로 평탄화함으로써 도 1a 내지 도 1e의 비트 라인 형성 공정이 완료된다. 상기 제 2 도전층(116)의 재료는 통상 텅스텐(W) 또는 알루미늄(Al) 중 어느 하나로 형성하는 것이 바람직하다. 이때, 비트라인인 제 2 도전층(116)의 폭은 제 2 도전층(116) 사이의 제 2 층간절연막(112)의 폭보다 크지 않도록 형성한다.
상기와 같이 본 발명은 베리어 메탈(barrier metal)층을 콘택홀 내에 형성하므로, 메모리 셀의 회로선폭이 미세하게 진행되어도 저 정전용량(Capacitance) 값과 저 저항(Resistance) 값을 구현할 수 있다.
또한 본 발명은 기존의 다마신 공정(Damascene Process)을 그대로 유지한채 진행되므로, 콘택과 비트라인을 동시에 형성할 수 있어 공정의 단순화를 이룰 수 있고, 메탈 패터닝에 수반되는 건식 식각에 의한 플라즈마 열화를 방지하여 셀의 신뢰성을 향상 시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 콘택홀에 매립된 제 1 도전층을 소정 깊이 식각한 후, 베리어 메탈층을 형성한 다음, 베리어 메탈 상부에 비트라인을 형성하여, 미세선폭에서 비트라인 사이의 층간절연막 두께를 유지함으로써, 베리어 메탈(Barrier Metal)층에 의한 비트라인 정전용량(Capacitance)값 및 저항(Resistance)값을 증가를 방지할 수 있다. 따라서 페이지 버퍼(Page Buffer)에서 인가된 바이어스(Bias)를 선택된 메모리 소자까지 안정적으로 전달할 수 있기 때문에 시간 차(Timing Differance)에 의한 프로그램 디스터번스(Program Disturbance)를 방지 할 수 있다.
또한 본 발명은 기존의 다마신 공정(Damascene Process)을 그대로 유지한채 진행되므로, 콘택과 비트라인을 동시에 형성할 수 있어 공정의 단순화를 이룰 수 있고, 메탈 패터닝에 수반되는 건식 식각에 의한 플라즈마 열화를 방지하여 셀의 신뢰성을 향상 시킬 수 있다.

Claims (8)

  1. 반도체 기판의 셀 소오스 영역에 형성된 제1 콘택홀 내부에 제1 베리어 메탈층 및 제1 도전층을 순차적으로 형성하여 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그가 형성된 상기 반도체 기판 상부에 제1 층간절연막을 형성한 후, 상기 제1 층간 절연막에 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀 내부에 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층의 상부를 식각한 후, 상기 제2 도전층 상부의 상기 제2 콘택홀 내부에 제2 베리어 메탈층을 형성하여 제2 콘택 플러그를 형성하는 단계;
    상기 제2 콘택 플러그를 포함한 상기 반도체 기판 상에 제 2 층간절연막을 형성하는 단계; 및
    상기 제2 베리어 메탈층이 노출되도록 상기 제 2 층간절연막을 식각한 후, 상기 제2 층간 절연막이 식각된 부분을 제 3 도전층으로 채우는 단계를 포함하는 반도체 소자의 비트 라인 형성 방법.
  2. 제 1항에 있어서,
    상기 제 2 도전층은 폴리실리콘(poly-si)으로 형성하는 반도체 소자의 비트 라인 형성 방법.
  3. 제 1항에 있어서,
    상기 제2 베리어 메탈층은 티타늄(Ti) 또는 티타늄나이트라이드(TiN)로 형성하는 반도체 소자의 비트라인 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 베리어 메탈층은 상기 제2 콘택홀이 채워지도록 상기 반도체 기판 상에 형성된 후, 화학적 기계적 연마공정에 의해 상기 제2 콘택홀에만 잔류되는 반도체 소자의 비트 라인 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 층간절연막의 식각폭을 상기 제2 베리어 메탈층의 폭보다 크게하여 오정렬을 방지하는 반도체 소자의 비트 라인 형성 방법.
  6. 제 1항에 있어서,
    상기 제 3 도전층은 텅스텐(W), 알루미늄(Al) 중 어느 하나로 형성하는 반도체 소자의 비트 라인 형성 방법.
  7. 제 1항에 있어서,
    상기 제 3 도전층 사이의 상기 제 2 층간절연막의 폭이 상기 제 3 도전층의 폭보다 큰 반도체 소자의 비트 라인 형성 방법.
  8. 삭제
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