KR20040057698A - 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 금속배선 형성을 위한 비아홀 형성시 상부 임계치수가 넓어지는 현상을 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상에 제1오픈부를 갖는 제1절연막을 형성하는 단계; 상기 제1오픈부에 매립된 플러그를 형성하는 단계-상기 플러그 상단에 심이 발생됨; 상기 플러그가 형성된 전면에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계; 상기 하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계; 및 적어도 상기 하드마스크를 식각마스크로 상기 제2절연막을 식각하여 상기 플러그를 노출시키는 제2오픈부를 형성하되, 이 때 상기 심이 발생된 부분의 상기 플러그까지 식각하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 금속배선 형성 방법에 관한 것이다.
반도체소자 예컨대, 반도체 메모리소자의 셀 사이즈가 미세화됨에 따라 높은 정전용량을 확보하기 위해서는 캐패시터의 수직 높이의 증가가 필요하고, 이에 따라 절연막의 두께는 증가하게 된다.
한편, 고집적화에 따라 단위소자 간의 절연을 위한 절연막의 두께 중 하부 전도층과의 콘택을 위해 식각되어야 할 두께 예컨대, 비트라인의 전원라인 연결을 위해서 식각해야할 절연막의 두께는 17000Å ∼ 19000Å 정도이다.
한편, 깊은 콘택홀 식각시 과도한 식각 타겟으로 인한 식각마스크의 문제는 하드마스크의 적용으로 어느 정도 해결이 가능하나, 전술한 깊은 콘택홀 형성을 위한 식각 공정에서 가장 문제가 되는 것은 식각 단면이 휘는 보윙 프로파일이다.
이렇듯, 깊은 콘택홀 형성을 위한 식각 공정에서는 통상 2000Å ∼ 10000Å의 깊이에서 피식각층 예컨대, 절연막이 과도 식각되는 보윙 현상이 발생한다.
이러한 보윙 현상은 깊은 콘택홀 형성시 레디컬(Radical) 또는 이온 충격(Ion bombardment)에 의해 2000Å ∼ 10000Å의 깊이에서 절연막이 과도 식각되어 발생하는 것으로, 입사되는 이온 및 레디컬은 이 부위에서 반사되어 하부를 식각하게 되므로 하부 식각을 진행 할수록 보윙 현상은 더욱 심각해진다.
한편, 전술한 보윙 현상은 콘택홀에 전도배선 또는 플러그 물질을 매립하는 과정에서 공극(Void)을 발생시키며, 이는 결국 심(Seam)을 유발하게 된다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 금속배선 형성 공정을 도시한 단면도이다.
먼저, 반도체소자를 이루기 위한 여러요소가 형성된 기판(10) 상에 전도층(11)을 형성한 다음, 그 상부에 통상의 층간절연용인 산화막 계열의 절연막(12)을 증착한다.
여기서, 전도층(11)은 소스/드레인 등의 불순물접합층, 콘택 패드(플러그), 게이트전극, 비트라인 또는 금속배선 등 모든 전도성 패턴을 포함한다.
절연막(12)은 산화막 계열의 물질막이 단층 또는 다층 구조로 형성된 것을 포함한다. 이러한 산화막 계열의 물질막은 BPSG(Boro Phospho Silicate Glass)막, LP(Low Pressure)-TEOS(Tetra Ethyl Ortho Silicate)막, PE(Plasma Enhanced)-TEOS막, PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막 등을 포함한다.
이어서, 절연막(12) 상에 반사방지막(Organic Anti-Refrective Coating, 도시하지 않음)을 형성하는 바, 반사방지막의 고유한 특성인 노광시 난반사 방지의 역할 뿐만아니라 특히, ArF용 포토레지스트와의 식각 특성 및 제거시의 용이함을 위해 유기 계열(Organic)의 물질을 이용한다.
계속해서, 반사방지막 상에 포토레지스트를 도포한 다음, ArF 또는 KrF 등의 노광원을 이용한 사진식각 공정을 통해 콘택홀 형성용 포토레지스트 패턴(13)을 형성한다.
구체적으로, 반사방지막 상에 포토레지스트를 일정 두께로 도포한 다음, 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다.
이어서, 포토레지스트 패턴(13)을 식각마스크로 절연막(12)을 식각하여 콘택홀(14)을 형성한다. 이어서, 포토레지스트 스트립(Photoresist strip) 공정을 공정을 실시하여 포토레지스트 패턴(13)과 반사방지막을 제거한 다음, 세정 공정을 통해 식각시 발생한 부산물을 제거한다.
한편, 깊은 콘택홀 형성을 위한 식각 공정시 보윙 현상(15)은 식각되는 상단부로 부터 2000Å ∼ 10000Å의 깊이에서 발생한다.
도 1b는 깊은 콘택홀(14)이 형성되고 2000Å ∼ 10000Å의 깊이에서 절연막(12)이 횡방향으로 과도 식각되어 보윙 현상(15)이 발생한 공정 단면을 나타낸다.
이어서, 콘택홀(14)이 형성된 프로파일 따라 Ti/TiN 또는 Ta/TaN 등의 금속막을 증착하고 그 전면에 콘택홀(14)을 충분히 매립할 정도로 플러그 또는 전도배선 형성용 전도성 물질을 증착한다.
계속해서, 절연막(12)이 노출되는 식각 타겟으로 전면식각(Etchback) 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 하부의 전도층(11)에 콘택되며 콘택홀(14)에 매립된 도 1c의 확산방지막(17)과 플러그(16) 구조를 형성한다.
한편, 전술한 보윙 현상(15)으로 인해 금속막과 플러그용 전도성 물질을 증착하는 과정에서 공극이 발생하게 되고, 이로 인해 플러그간 분리를 위한 평탄화 과정에서 심(19)이 유발된다.
이 때, 플러그(17)의 손실(Loss) 뿐만아니라 콘택홀(14) 측벽에서 확산방지막(16)의 손실 또한 발생하게 된다.
계속해서, 플러그(17)가 형성된 전면에 절연막(20)을 증착하고, 금속배선 형성을 위한 포토레지스트 패턴(21)을 형성한 다음, 포토레지스트 패턴(21)을 식각마스크로 절연막(20)을 식각하여 플러그(17)을 노출시키는 오픈부 즉, 비아홀(22)을 형성한다.
한편, 절연막(20)의 두께가 증가할수록 포토레지스트 패턴(21)만을 식각마스크로 사용할 경우 비아홀(22) 상단부에서 임계치수(Critical Dimension; 이하 CD라 함)가 넓어지는 현상(Top CD widening, 23)이 발생한다. 이로 인해 후속 금속배선 형성시 오버랩(Overlap) 마진이 부족해지며, 반도체소자의 불량이 발생한다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 금속배선 형성을 위한 비아홀 형성시 상부 임계치수가 넓어지는 현상을 방지할 수 있는 반도체소자 제조방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 금속배선 형성 공정을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 따른 반도체소자의 금속배선 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판 31 : 전도층
32 : 제1절연막 36 : 확산방지막
37 : 플러그 38 : 공극
40 : 제2절연막 41 : 하드마스크
42 : 포토레지스트 패턴 43 : 제2오픈부(비아홀)
상기와 같은 문제점을 해결하기 위해 본 발명은, 전도층 상에 제1오픈부를갖는 제1절연막을 형성하는 단계; 상기 제1오픈부에 매립된 플러그를 형성하는 단계-상기 플러그 상단에 심이 발생됨; 상기 플러그가 형성된 전면에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계; 상기 하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계; 및 적어도 상기 하드마스크를 식각마스크로 상기 제2절연막을 식각하여 상기 플러그를 노출시키는 제2오픈부를 형성하되, 이 때 상기 심이 발생된 부분의 상기 플러그까지 식각하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
본 발명은 하부에 콘택 플러그를 갖는 금속배선을 형성시, 금속배선 형성을 위한 비아홀을 형성함에 있어서, 절연막 상에 하드마스크를 형성하고 하드마스크를 식각마스크로 사용함으로써 비아홀 상단부의 패턴 넓어짐 현상을 방지하고, 이 때 플러그의 심 발생 부위까지 식각함으로써 플러그의 심으로 인한 소자의 전기적 특성 열화를 방지하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 따른 반도체소자의 금속배선 형성 공정을 도시한 단면도이다.
먼저, 반도체소자를 이루기 위한 여러요소가 형성된 기판(30) 상에 전도층(31)을 형성한 다음, 그 상부에 통상의 층간절연용인 산화막 계열의 제1절연막(32)을 증착한다.
여기서, 전도층(31)은 소스/드레인 등의 불순물접합층, 콘택 패드(플러그), 게이트전극, 비트라인 또는 금속배선 등 모든 전도성 패턴을 포함한다.
제1절연막(32)은 산화막 계열의 물질막이 단층 또는 다층 구조로 형성된 것을 포함한다. 이러한 산화막 계열의 물질막은 BPSG막, LP-TEOS막, PE-TEOS막, PSG막 또는 BSG막 등을 포함한다.
이어서, 제1절연막(32) 상에 반사방지막(Organic Anti-Refrective Coating, 도시하지 않음)을 형성하는 바, 반사방지막의 고유한 특성인 노광시 난반사 방지의 역할 뿐만아니라 특히, ArF용 포토레지스트와의 식각 특성 및 제거시의 용이함을 위해 유기 계열(Organic)의 물질을 이용한다.
계속해서, 반사방지막 상에 포토레지스트를 도포한 다음, ArF 또는 KrF 등의 노광원을 이용한 사진식각 공정을 통해 콘택홀 형성용 포토레지스트 패턴(33)을 형성한다.
구체적으로, 반사방지막 상에 포토레지스트를 일정 두께로 도포한 다음, 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(33)을 형성한다.
이어서, 포토레지스트 패턴(33)을 식각마스크로 절연막(32)을 식각하여 콘택홀(34)을 형성한다. 이어서, 포토레지스트 스트립(Photoresist strip) 공정을 공정을 실시하여 포토레지스트 패턴(33)과 반사방지막을 제거한 다음, 세정 공정을 통해 식각시 발생한 부산물을 제거한다.
한편, 깊은 콘택홀 형성을 위한 식각 공정시 보윙 현상(35)은 식각되는 상단부로 부터 2000Å ∼ 10000Å의 깊이에서 발생한다.
도 2b는 깊은 콘택홀(14)이 형성되고 2000Å ∼ 10000Å의 깊이에서 절연막(32)이 횡방향으로 과도 식각되어 보윙 현상(35)이 발생한 공정 단면을 나타낸다.
이어서, 콘택홀(34)이 형성된 프로파일 따라 금속막을 증착하고 그 전면에 콘택홀(34)을 충분히 매립할 정도로 플러그 또는 전도배선 형성용 전도성 물질을 증착한다.
여기서, 금속막은 후속 금속배선 등의 형성 공정에서 금속 원소 등이 하부로 확산되어 전기적 특성을 열화시키는 것을 방지하기 위한 것으로, Ti, TiN, TiW, Ta 및 TaN으로 이루어진 그룹으로부터 선택된 둘 이상의 물질을 포함하도록 하는 것이 바람직하다.
또한, 플러그 또는 전도배선용 전도성 물질은 폴리실리콘막, 텅스텐막 또는 알루미늄막 등을 포함한다.
계속해서, 절연막(32)이 노출되는 식각 타겟으로 전면식각 또는 CMP 공정을 실시하여 하부의 전도층(31)에 콘택되며 콘택홀(34)에 매립된 도 2c의확산방지막(37)과 플러그(36) 구조를 형성한다.
한편, 전술한 보윙 현상(35)으로 인해 금속막과 플러그용 전도성 물질을 증착하는 과정에서 공극이 발생하게 되고, 이로 인해 플러그간 분리를 위한 평탄화 과정에서 심(39)이 유발된다.
한편, 플러그(37) 분리 공정시 플러그(37)의 손실 뿐만아니라 콘택홀(34) 측벽에서 확산방지막(36)의 손실 또한 발생하게 된다.
계속해서, 플러그(37)가 형성된 전면에 제2절연막(40)을 증착하고, 하드마스크용 물질막을 증착한다.
제2절연막(40)은 산화막 계열의 물질막이 단층 또는 다층 구조로 형성된 것을 포함한다. 이러한 산화막 계열의 물질막은 BPSG막, LP-TEOS막, PE-TEOS막, PSG막 또는 BSG막 등을 포함한다.
하드마스크용 물질막은 전술한 제2절연막(40)과의 식각선택비를 물질로서 실리콘산화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막이나, 폴리실리콘막을 사용한다.
이어서, 하드마스크용 물질막 상에 금속배선 형성을 위한 포토레지스트 패턴(42)을 형성한 다음, 포토레지스트 패턴(42)을 식각마스크로 하드마스크용 물질막을 식각하여 하드마스크(41)를 형성함으로써, 비아홀 형성 영역을 정의한다.
계속해서, 포토레지스트 패턴(42)과 하드마스크(41)를 식각마스크로 제2절연막(40)을 식각하여 플러그(37)을 노출시키는 오픈부 즉, 비아홀(43)을 형성한다.
한편, 하드마스크(41) 형성 후 포토레지스트 패턴(42)을 제거하는 공정을 먼저 실시할 수도 있다.
하드마스크(41)는 포토레지스트 패턴(42)에 비해 식각 내성이 강하므로 비아홀(43) 상단부의 CD 확장을 방지할 수 있다. 아울러, 제2절연막(40) 식각 공정에서 하부의 플러그(37)를 같이 식각하며, 심(39)이 발생된 부분까지 식각을 한다.
따라서, 도 2d에서는 심 발생 영역과 공극(38) 발생 영역까지 비아홀(43)에 의해 오픈되었음을 알 수 있다.
따라서, 후속 금속배선 물질을 증착하고 패터닝하여 금속배선을 형성하더라도 심 또는 공극으로 인한 반도체소자의 전기적 특성 열화를 방지할 수 있다.
한편, 제2절연막(40)의 두께가 5000Å 이하인 경우에는 하드마스크(41)를 굳이 사용하지 않아도 된다.
전술한 바와 같이 이루어지는 본 발명은, 심이 발생된 플러그 상부를 노출시키는 비아홀 형성시 하드마스크를 사용하여 플러그의 심이 발생된 부분까지 식각함으로써, 심 또는 공극에 의한 전기적 특성 열화를 방지할 수 있으며, 비아홀 상단부의 CD 확대를 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 금속배선 형성을 위한 비아홀 형성시 하부 플러그의 심을 제거할 수 있어, 궁극적으로 반도체 소자의 수율 및 성능을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (7)
- 전도층 상에 제1오픈부를 갖는 제1절연막을 형성하는 단계;상기 제1오픈부에 매립된 플러그를 형성하는 단계-상기 플러그 상단에 심이 발생됨;상기 플러그가 형성된 전면에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계;상기 하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계; 및적어도 상기 하드마스크를 식각마스크로 상기 제2절연막을 식각하여 상기 플러그를 노출시키는 제2오픈부를 형성하되, 이 때 상기 심이 발생된 부분의 상기 플러그까지 식각하는 단계를 포함하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 하드마스크용 물질막은, 폴리실리콘막 또는 질화막 계열인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 플러그는, 폴리실리콘막, 텅스텐막 또는 알루미늄막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제1오픈부의 프로파일을 따라 상기 플러그 하부에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 4 항에 있어서,상기 확산방지막은,Ti, TiN, TiW, Ta 및 TaN으로 이루어진 그룹으로부터 선택된 둘 이상의 물질을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제1오픈부는 그 측면이 보윙 프로파일을 갖는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제2오픈부는 비아홀인 것을 특징으로 하는 반도체소자 제조방법.
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| KR1020020084489A KR20040057698A (ko) | 2002-12-26 | 2002-12-26 | 반도체소자 제조방법 |
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| KR20040057698A true KR20040057698A (ko) | 2004-07-02 |
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| KR (1) | KR20040057698A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8093122B2 (en) | 2007-12-24 | 2012-01-10 | Hynix Semiconductor Inc. | Method for fabricating vertical channel transistor |
-
2002
- 2002-12-26 KR KR1020020084489A patent/KR20040057698A/ko not_active Application Discontinuation
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