KR20030002623A - 다마신 공정을 이용한 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 금속배선 형성시 디싱(dishing)현상을 최소화하여 하여 금속배선의 저항을 안정적으로 확보하므로 공정마진을 향상시킬 수 있는 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법에 의하면, 트랜지스터 및 하부 금속 배선이 형성된 반도체 기판에 있어서, 상기 반도체 기판상에 제 1 층간 절연막, 제 1 절연막, 제 2 층간 절연막, 제 2 절연막을 순차적으로 형성하는 단계와, 상기 기판 표면이 소정부분 노출되도록 상기 제 1, 제 2, 층간 절연막과 제 1, 제 2 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와, 상기 비아홀의 제 1 절연막까지 레지스트를 증착하는 단계와, 상기 제 2 절연막과 제 2 층간 절연막을 선택적으로 식각하여 상부 금속배선 라인이 정의된 트랜치을 형성하는 단계와, 상기 결과물 상부에 금속층을 증착한 후, CMP 공정을 이용하여 상기 트랜치에 금속층을 매립하는 단계를 포함하는 것을 특징으로 한다.

Description

다마신 공정을 이용한 반도체 소자의 제조방법{a method for manufacturing semiconductor device using damascene}
본 발명은 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 금속배선 형성시 디싱(dishing)현상을 최소화하여 하여 금속배선의 저항을 안정적으로 확보하므로 공정마진을 향상시킬 수 있는 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
최근 들어, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬 콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도 1은 종래의 반도체소자의 SAC 제조방법을 나타낸 단면도이다.
먼저, 반도체기판(10)에 소정의 하부구조물, 예를 들어 소자분리 절연막(11)과 게이트 절연막(12), 하드 마스크(14)를 구비한 게이트 전극(12)과, 상기 게이트 전극(14) 측벽에 형성된 스페이서(15) 및 소오스/드레인 영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막(16)과 산화막 재질의 층간절연막(17)을 순차적으로 형성한다.
그 다음, 상기 반도체기판(10)에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 상기 층간절연막(17)을 노출시키는 감광막 패턴(도면에 도시하지 않았음)을 형성한 후, 상기 감광막 패턴에 의해 노출되어 있는 상기 층간절연막(17)을 건식식각하여 상기 식각방지막(16)을 노출시킨 후, 상기 식각방지막(16)을 식각하여 콘택홀을 형성한다.
한편, 상기 식각방지막(16)을 다결정실리콘으로 사용하는 경우, 이는 다시 식각방지막을 전면에 형성하는 방법과 콘택홀이 형성될 지역에만 다결정실리콘층 패드를 형성하는 방법으로 나누어지는데, 이러한 다결정실리콘 SAC 방법은 산화막과는 다른 식각기구를 가지는 다결정실리콘을 식각방지막으로 사용하므로 산화막과는 높은 식각선택비차를 얻을 수 있으나, 전면 증착 방법은 콘택홀간의 절연 신뢰성이 떨어지고, 패드를 형성하는 방법은 콘택 패드와 실리콘기판간의 오정렬 발생시 기판에 손상이 발생되는데, 이를 방지하기 위하여 스페이서 또는 폴리머를 사용하여 콘택 패드를 확장시키는 방법이 제시되고있으나, 이 역시 0.18㎛ 이하의 디자인룰을 실현할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 제시되고있는 것이 질화막을 식각방지막으로 사용하는 SAC방법이다. 이 방법은 층간절연막과 식각방지막간의 식각선택비차가 5 : 1 이상으로 큰 조건에서 건식식각하여 질화막을 제거하여 콘택홀을 형성하는데, 상기 식각공정은 식각선택비를 증가시키기 위하여 다량의 폴리머를 발생시키는 C-H-F계 가스나 수소를 포함하는 가스를 불활성 가스와 혼합하여 사용한다.
도 2a 내지 도 2c는 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)상에 하부 금속배선(21)상에 제 1 층간 절연막(22)을 형성하고, 상기 제 1 층간 절연막(22)상에 제 1 절연막(23)과 제 2 층간 절연막(24)을 순차적으로 형성한다. 이때, 상기 제 1, 제 2 층간 절연막(22)(24)은 IMD(Inter Metal Directic)이다.
그리고 상기 제 2 층간 절연막(24)상에 제 1 포토레지스트(25)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(25)를 마스크로 이용하여 상기 하부 금속배선(21)이 소정부분 노출되도록 상기 제 1, 제 2 층간 절연막(22)(24)과 제 1 절연막(23)을 선택적으로 식각하여 비아홀(26)을 형성한다.
도 2b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(25)를 제거한 후, 상기 비아홀(26)을 포함한 상기 제 2 층간 절연막(24)상에 레지스트(27)를 증착한다. 그리고 상기 레지스트(27)상에 제 2 포토레지스트(28)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 레지스트(27)는 유기 바텀 반사방지막(Organic Bottof Anti Reflective Coating : O-BARC)이다.
즉, 상기 레지스트(27)는 후 공정에서 트랜치 식각시 유발되는 비아홀(26)내 기판의 불량(attack)을 방지하기 위해 증착한다.
도 2c에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(28)를 마스크로 이용하여 상기 제 2 층간 절연막(24)을 선택적으로 식각하여 트랜치를 형성하므로 상부 금속 라인을 정의할 경우, 상기 제 1 절연막(23)이 제 2 층간 절연막(24) 식각시 베리어(barrier) 역할을 한다.
이어, 상기 트랜치를 포함한 제 2 층간 절연막(24)상에 금속층(29)을 증착한 후, CMP 공정을 이용하여 상기 트랜치에 금속층(29)을 매립한다.
그러나 상기와 같은 종래의 다마신 공정을 이용한 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
CMP 공정을 이용하여 트랜치에 금속층을 매립할 경우, 셀 지역과 같은 패턴 밀도가 높은 지역에서 디싱(dishing) 현상이 발생한다.
따라서, 지역별로 금속층의 두께가 달라지므로 금속 저항이 나빠진다.
이를 해결하기 위해 층간 절연막의 두께를 두껍게 할 경우, 트랜치 식각 타겟이 높아져 트랜치 주위로 층간 절연막이 식각되지 않아 펜스(fence)형태 및 페지팅(faceting) 현상이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 CMP 공정을 이용하여 트랜치에 금속층을 매립할 때 디싱 현상을 최소화하여 소자 속도 및 신뢰성을 향상시킬 수 있는 다마신 공정을 이용한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체소자의 SAC 제조방법을 나타낸 단면도
도 2a 내지 도 2c는 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도
도 3a 내지 도 3은 본 발명의 일실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 하부 금속배선 102 : 제 1 층간 절연막
103 : 제 1 절연막 104 : 제 2 층간 절연막
105 : 제 2 절연막 106 : 제 1 포토레지스트
107 : 비아홀 108 : 유기 바텀 반사방지막
109 : 제 2 포토레지스트 110 : 트랜치
111 : 금속층
상기와 같은 목적을 달성하기 위한 본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법은 트랜지스터 및 하부 금속 배선이 형성된 반도체 기판에 있어서, 상기 반도체 기판상에 제 1 층간 절연막, 제 1 절연막, 제 2 층간 절연막, 제 2 절연막을 순차적으로 형성하는 단계와, 상기 기판 표면이 소정부분 노출되도록 상기 제 1, 제 2, 층간 절연막과 제 1, 제 2 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와, 상기 비아홀의 제 1 절연막까지 레지스트를 증착하는 단계와, 상기제 2 절연막과 제 2 층간 절연막을 선택적으로 식각하여 상부 금속배선 라인이 정의된 트랜치을 형성하는 단계와, 상기 결과물 상부에 금속층을 증착한 후, CMP 공정을 이용하여 상기 트랜치에 금속층을 매립하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1, 제 2 절연막은 베리어층인 것을 특징으로 한다.
또한, 상기 제 1 절연막은 질화막 및 SiON이고, 두께는 500∼1000Å인 것을 특징으로 한다.
또한, 상기 제 2 절연막은 CMP 공정시 선택비가 있는 LP-질화막, PE-질화막, SiON이고, 두께는 100∼2000Å인 것을 특징으로 한다.
또한, 상기 트랜치 형성 단계는 상기 레지스트와 제 2 절연막간의 높은 선택비를 갖는 방법을 이용하여 상기 제 1 절연막을 스톱층으로 이용하여 식각하는 단계와, 상기 제 2 층간 절연막과 제 2 절연막간의 식각 선택비가 없는 방법을 이용하여 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 트랜치 형성시 트랜치 주위로 라운딩이 형성되는 것을 특징으로 한다.
또한, 상기 제 1, 제 2, 제 3 층간 절연막은 산화막이고, 두께는 1500∼2500Å인 것을 특징으로 한다.
또한, 상기 레지스트는 유기 반사방지막(Organic ARC)DUV 32 패널 타입(Plannar type)을 사용하는 것을 특징으로 한다.
또한, 상기 제 2 절연막과 제 2 층간 절연막의 선택비를 7∼8 : 1로 유지하기 위해 12∼18sccm C4F8및 3∼6sccm O2가스를 이용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법에 대하여 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)상에 하부 금속배선(101)이 형성된 제 1 층간 절연막(102)을 형성하고, 상기 제 1 층간 절연막(102)상에 제 1 절연막(103)과 제 2 층간 절연막(104)을 형성한 후, 상기 제 2 층간 절연막(104)상에 제 2 절연막(105)을 순차적으로 형성한다. 이때, 상기 제 1, 제 2 층간 절연막(102)(104)은 IMD(Inter Metal Directic)이고, 두께는 1500∼2500Å이다. 그리고 상기 제 1, 제 2 절연막(103)(105)은 베리어층이다.
한편, 상기 제 2 절연막(105)은 후 공정의 CMP(Chemical Mechanical Polishing) 공정시 선택비가 있는 물질로 LP-질화막(Low Pressure Nitride), PE-질화막(Plasma Enhanced Nitride), SION 등을 사용하며, 두께는 100∼2000Å이다. 그리고 상기 제 1 절연막(103)은 질화막(nitride) 또는 SiON을 사용하고, 두께는 500∼500Å이다.
이어, 상기 제 2 절연막(105)상에 제 1 포토레지스트(106)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(106)를 마스크로 이용하여 상기 하부 금속배선(101)이 소정부분 노출되도록 상기 제 1, 제 2 층간 절연막(102)(104)과 제 1, 제 2 절연막(103)(105)을 선택적으로 식각하여 비아홀(107)을 형성한다.
도 3b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(106)를 제거한 후, 상기 비아홀(107)을 포함한 제 2 절연막(105)상에 레지스트(108)를 증착한다. 이때, 상기 레지스트(108)는 유기 바텀 반사방지막(O-BARC)으로 종류는 DUV 32 패널 타입(pannar type)이며, 상기 비아홀(108)의 제 1 절연막(103)까지만 증착한다.
그리고 상기 레지스트(108) 및 제 2 절연막(105)상에 제 2 포토레지스트(109)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
도 3c에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(109)를 마스크로 이용하여 상기 제 2 층간 절연막(104)과 제 2 절연막(105)을 선택적으로 식각하여 상부 금속배선을 정의한 트랜치(110)를 형성한 후, 상기 패터닝된 제 2 포토레지스트(109)를 제거한다.
여기서, 상기 트랜치(110) 형성시 상기 레지스트(108)와 제 2 절연막(105)간의 높은 선택비를 갖는 방법을 이용하여 상기 제 1 절연막(103)을 스톱층으로 이용하여 식각한 후, 상기 제 2 층간 절연막(104)과 제 2 절연막(105)간의 식각 선택비가 없는 방법을 이용하여 식각한다.
한편, 상기 트랜치(110) 에지(edge)에서의 취약함을 보상하기 위해 상기 제 2 절연막(105)과 제 2 층간 절연막(104)의 선택비를 약 7∼8 : 1로 유지하기 위해 12∼18sccm C4F8및 3∼6sccm O2가스를 이용한다.
또한, 상기 트랜치(110) 형성후 트랜치(110) 주위(A)로 라운딩되어 후속 금속 매립시 용이한다.
도 3d에 도시한 바와 같이 상기 트랜치(110)를 포함한 제 2 절연막(105)상에 금속층(111)을 증착하고, 상기 제 2 절연막(105)을 베리어층으로 이용하여 CMP 공정을 통해 상기 트랜치(110)에 상기 금속층(111)을 매립한다.
이상에서 설명한 바와 같이 본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법에 의하면, CMP 공정을 이용하여 트랜치에 금속층을 매립할 때 디싱 현상을 방지하므로 금속 저항을 안정적으로 조절할 수 있어 소자 속도 등의 신뢰성을 향상시킬 수 있다.
또한, 층간 절연막의 두께를 최소화하므로 트랜치 식각 타겟을 최적화할 수 있다.
그리고 베리어층을 사용하므로 오버 CMP(Over Chemical Mechanical Polishing)가 가능하여 마이크로 금속 브리지(Micro Metal Bridge)를 방지할 수 있다.

Claims (9)

  1. 트랜지스터 및 하부 금속 배선이 형성된 반도체 기판에 있어서,
    상기 반도체 기판상에 제 1 층간 절연막, 제 1 절연막, 제 2 층간 절연막, 제 2 절연막을 순차적으로 형성하는 단계와;
    상기 기판 표면이 소정부분 노출되도록 상기 제 1, 제 2, 층간 절연막과 제 1, 제 2 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와;
    상기 비아홀의 제 1 절연막까지 레지스트를 증착하는 단계와;
    상기 제 2 절연막과 제 2 층간 절연막을 선택적으로 식각하여 상부 금속배선 라인이 정의된 트랜치을 형성하는 단계와;
    상기 결과물 상부에 금속층을 증착한 후, CMP 공정을 이용하여 상기 트랜치에 금속층을 매립하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2 절연막은 베리어층인 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 질화막 및 SiON이고, 두께는 500∼1000Å인 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 절연막은 CMP 공정시 선택비가 있는 LP-질화막, PE-질화막, SiON이고, 두께는 100∼2000Å인 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 트랜치 형성 단계는 상기 레지스트와 제 2 절연막간의 높은 선택비를 갖는 방법을 이용하여 상기 제 1 절연막을 스톱층으로 이용하여 식각하는 단계와;
    상기 제 2 층간 절연막과 제 2 절연막간의 식각 선택비가 없는 방법을 이용하여 식각하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 트랜치 형성시 트랜치 주위로 라운딩이 형성되는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1, 제 2, 제 3 층간 절연막은 IMD(Inter Metal Directic)이고, 두께는 1500∼2500Å인 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 레지스트는 유기 반사방지막(Organic ARC)DUV 32 패널 타입(Plannar type)을 사용하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 2 절연막과 제 2 층간 절연막의 선택비를 7∼8 : 1로 유지하기 위해 12∼18sccm C4F8및 3∼6sccm O2가스를 이용하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
KR1020010038302A 2001-06-29 2001-06-29 다마신 공정을 이용한 반도체 소자의 제조방법 KR20030002623A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100441685B1 (ko) * 2002-09-19 2004-07-27 삼성전자주식회사 듀얼 다마신 공정
KR100702791B1 (ko) * 2005-12-28 2007-04-03 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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KR100441685B1 (ko) * 2002-09-19 2004-07-27 삼성전자주식회사 듀얼 다마신 공정
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