KR100726146B1 - 단채널효과를 억제한 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 게이트라인의 측벽에 형성되는 이중 질화막 구조에서 디자인룰 감소에 따른 단채널 효과를 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 실리콘 기판 상부에 게이트라인을 형성하는 단계, 상기 게이트라인 상부에 버퍼산화막과 제1질화막을 적층하는 단계, 상기 제1질화막 상에 상기 게이트라인 사이를 채우는 층간절연막을 형성하는 단계, 상기 제1질화막에서 식각이 멈출때까지 상기 층간절연막을 식각하여 상기 게이트라인 사이에 플러그용 홀을 형성하는 단계, 상기 제1질화막의 과도식각을 수반하는 전면식각을 진행하여 상기 플러그용 홀을 완전히 오픈시킴과 동시에 상기 실리콘 기판의 표면 아래로 꺼지는 홈을 형성하는 단계, 상기 홈을 포함한 전면에 제2질화막을 형성하는 단계, 상기 제2질화막을 전면식각하여 상기 플러그용 홀과 홈을 완전히 오픈시키는 단계, 및 상기 플러그용 홀과 홈에 매립되는 플러그를 형성하는 단계를 포함한다.
게이트측벽질화막, 셀측벽질화막, 플러그, 단채널효과, 전면 식각
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 실리콘기판 32 : 필드산화막
33 : 게이트산화막 34 : 폴리실리콘막
35 : 텅스텐실리사이드막 36 : 게이트하드마스크질화막
37, 37a : 버퍼산화막 38, 38a : 게이트측벽질화막
39, 39a : 게이트측벽산화막 40 : 층간절연막
41, 41a : 플러그용 홀 42 : BO USG
43 : 홈 44, 44a : 셀측벽질화막
45 : 폴리실리콘플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 단채널 효과를 억제한 반도체소자의 제조 방법에 관한 것이다.
DRAM의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. 통상의 자기정렬콘택 공정은 배리어 질화막(barrier nitride)을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법을 사용하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 실리콘기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 실리콘기판(11) 상부에 게이트산화막(13), 폴리실리콘막(14), 텅스텐실리사이드막(15) 및 게이트하드마스크질화막(16)의 순서로 적층된 게이트라인을 형성한다. 이때, 게이트라인은 셀영역과 주변회로영역에 각각 형성된다.
다음으로, 게이트라인을 포함한 전면에 버퍼산화막(17), 게이트측벽질화막(18), 게이트측벽산화막(19)을 차례로 적층한다.
다음으로, 주변회로영역에 대해 스페이서 식각을 진행한다. 즉, 게이트측벽산화막(19) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역은 덮는 마스크를 형성한 후, 주변회로영역에 노출된 게이트측벽산화막(19), 게이트측벽질화막(18) 및 버퍼산화막(17)을 전면식각하여 게이트스페이서(100)를 형성한다. 따라서, 주변회로영역에 형성되는 게이트스페이서(100)은 버퍼산화막(17a), 게이트측벽질화막(18a) 그리고 게이트측벽산화막(19a)으로 구성되는 3중 구조이다.
이와 같은 스페이서식각후에 셀영역에는 게이트측벽산화막(19)이 잔류한다.
도 1b에 도시된 바와 같이, 주변회로영역은 덮고 셀영역은 오픈시키는 셀영역오픈마스크(Cell Open Mask, 도시 생략)를 형성한 후, 셀영역에 잔류하고 있는 게이트측벽산화막(19)을 습식식각한다.
다음으로, 셀영역오픈마스크를 제거하고, 게이트측벽산화막(19) 식각후 노출된 게이트측벽질화막(18)을 포함한 전면에 셀측벽질화막(20)을 형성한다.
도 1c에 도시된 바와 같이, 셀측벽질화막(20) 상부에 층간절연막(21)을 증착한 후, 자기정렬콘택식각공정을 진행하여 셀영역에 게이트라인 사이의 반도체 기판(11)을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀을 채울때까지 폴리실리콘막을 증착한 후, 게이트라인의 표면이 드러날때까지 CMP 공정을 진행하여 콘택홀에 매립되는 폴리실리콘 플러그(22)를 형성한다. 여기서, 폴리실리콘플러그(22)는 후속 비트라인콘택 및 스토리지노드콘택을 실리콘기판과 연결시키기 위한 패드 역할을 하는 것으로, 랜딩플러그(Landing plug)라고도 일컫는다.
상술한 종래기술은 셀영역에 형성되는 트랜지스터에서 게이트라인의 측벽에 형성되는 질화막이 게이트측벽질화막(18)과 셀측벽질화막(20)으로 구성된 이중 질화막 구조를 갖는다.
그러나, 이와 같은 이중 질화막 구조에서 디자인룰이 감소하면 소스(S)와 드레인(D) 사이의 채널거리(d1)가 줄어들어 단채널 효과(Short effect)가 발생하는 문제가 있다. 여기서, 소스(S)와 드레인(D)은 폴리실리콘플러그(22) 형성전에 이온주입을 통해 형성하거나 게이트라인 형성후에 이온주입을 통해 형성된 것이다.
이와 같이, 단채널 효과가 발생하면 DRAM의 리프레시 특성을 저하시키는 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 게이트라인의 측벽에 형성되는 이중 질화막 구조에서 디자인룰 감소에 따른 단채널 효과를 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체소자의 제조 방법은 실리콘 기판 상부에 게이트라인을 형성하는 단계, 상기 게이트라인 상부에 버퍼산화막과 제1질화막을 적층하는 단계, 상기 제1질화막 상에 상기 게이트라인 사이를 채우는 층간절연막을 형성하는 단계, 상기 제1질화막에서 식각이 멈출때까지 상기 층간절연막을 식각하여 상기 게이트라인 사이에 플러그용 홀을 형성하는 단계, 상기 제1질화막의 과도식각을 수반하는 전면식각을 진행하여 상기 플러그용 홀을 완전히 오픈시킴과 동시에 상기 실리콘 기판의 표면 아래로 꺼지는 홈을 형성하는 단계, 상기 홈을 포함한 전면에 제2질화막을 형성하는 단계, 상기 제2질화막을 전면식각하여 상기 플러그용 홀과 홈을 완전히 오픈시키는 단계, 및 상기 플러그용 홀과 홈에 매립되는 플러그를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 홈을 형성하는 단계는 상기 플러그용 홀을 포함한 전면에 배리어산화막을 증착하는 단계, 상기 배리어산화막을 식각배리어로 하여 상기 버퍼산화막까지 식각하도록 상기 제1질화막의 전면 식각하여 상기 실리콘기판을 노출시키는 단계, 및 상기 제1질화막의 과도식각을 진행하여 상기 노출된 실리콘기판을 소정 깊이로 식각하여 상기 홈을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 홈은 1Å∼1000Å 깊이로 형성되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 실리콘기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 실리콘기판(31) 상부에 게이트산화막(33), 폴리실리콘막(34), 텅스텐실리사이드막(35) 및 게이트하드마스크질 화막(36)의 순서로 적층된 게이트라인을 형성한다.
다음으로, 게이트라인을 포함한 전면에 버퍼산화막(37), 게이트측벽질화막(38), 게이트측벽산화막(39)을 차례로 적층한다. 이때, 게이트측벽질화막(38)은 SixNy(x=1∼5, y=1∼7 )을 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 방법을 이용하여 1Å∼150Å 두께로 증착한 것이고, 게이트측벽산화막(39)은 500Å∼700Å 두께의 TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성하며, 버퍼산화막(37)은 90Å∼100Å 두께의 TEOS 산화막일 수 있다.
다음으로, 주변회로영역에 대해 스페이서 식각을 진행한다. 즉, 게이트측벽산화막(39) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역은 덮는 마스크를 형성한 후, 주변회로영역에 노출된 게이트측벽산화막(39), 게이트측벽질화막(38) 및 버퍼산화막(37)을 전면식각하여 게이트스페이서(200)를 형성한다. 따라서, 주변회로영역에 형성되는 게이트스페이서(200)은 버퍼산화막(37), 게이트측벽질화막(38) 그리고 게이트측벽산화막(39)으로 구성되는 3중 구조이다.
이와 같은 스페이서식각후에 셀영역에는 게이트측벽산화막(39)이 잔류한다.
도 2b에 도시된 바와 같이, 주변회로영역은 덮고 셀영역은 오픈시키는 셀영역오픈마스크(Cell Open Mask, 도시 생략)를 형성한 후, 셀영역에 잔류하고 있는 게이트측벽산화막(39)을 습식식각한다.
다음으로, 셀영역오픈마스크를 제거하고, 게이트측벽산화막(39) 식각후 노출된 게이트측벽질화막(38)을 포함한 전면에 층간절연막(40)을 증착한다.
다음으로, 층간절연막(40)을 자기정렬콘택식각을 통해 식각하여 플러그용 홀(41)을 형성한다. 이때, 게이트측벽질화막(38)에서 식각이 멈춘다.
도 2c에 도시된 바와 같이, BO USG(Barrier Oxide Undoped Silicate Glass, 42)를 증착한 후, 전면식각을 통해 플러그용 홀(41)의 하단에 잔류하고 있는 게이트측벽질화막(38)을 식각하여 플러그용 홀(41a)을 완전히 오픈시킨다. 이때, 게이트측벽질화막(38) 식각시에 하부의 버퍼산화막(37)도 제거되어 플러그용 홀(41a)이 완전히 오픈되는 것이다.
이러한 게이트측벽질화막(38) 식각시에 식각타겟을 실리콘 기판(31) 표면 아래까지 설정하여 과도식각(over etch)을 진행한다. 즉, BO USG(42)를 배리어로 하여 버퍼산화막(37)까지 식각하도록 게이트측벽질화막(38)을 전면 식각하여 실리콘기판(31)을 노출시키고, 게이트측벽질화막(38)에 대한 과도식각을 진행하여 노출된 실리콘기판(31)을 소정 깊이로 식각하여 홈(43)을 형성한다. 여기서, 홈(43)은 소스와 드레인이 형성될 실리콘기판(31) 내에 형성되는 것으로, 홈(43)의 깊이는 1Å∼1000Å이다.
한편, 게이트측벽질화막(38)을 전면식각하여 홈을 형성할 때, BO USG(42)를 이용하므로써 게이트라인 상부의 게이트측벽질화막(38)이 식각되는 것을 방지한다. 이를 위해 BO USG(42)는 게이트라인 상부에서의 증착두께가 게이트라인의 측면에서의 증착두께보다 더 두꺼운 증착프로파일을 갖고 증착하여, 전면식각후에 게이트라인 상부에 BO USG(42)를 남긴다. BO USG(42)는 PECVD법을 이용하여 증착하므로써, 게이트라인 상부와 측면에서의 증착두께를 다르게 할 수 있다.
도 2d에 도시된 바와 같이, 전세정을 통해 BO USG(42)를 제거한 후, 전면에 셀측벽질화막(44)을 1Å∼1000Å 두께로 증착한다. 이때, 셀측벽질화막(44)은 SixNy(x=1∼5, y=1∼7 )을 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 방법으로 증착한 것이다.
도 2e에 도시된 바와 같이, BO USG(도시 생략) 증착 및 전면식각을 통해 셀측벽질화막(44)을 식각하므로써 플러그용 홀(41b) 및 홈(43)을 완전히 오픈시킨다.
위와 같은 공정 후에, 잔류하는 셀측벽질화막(44a)은 플러그용 홀(41a)의 내부에 스페이서 형태로 잔류한다. 즉, 게이트라인의 양측벽에 접하는 스페이서 형태를 갖는다.
도 2f에 도시된 바와 같이, 플러그용 홀(41a) 및 홈(43)을 완전히 채울때까지 전면에 폴리실리콘막을 증착한다. 이때, 폴리실리콘은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 450℃∼700℃의 온도에서 100Å∼5000Å 두께로 증착한다.
한편, 폴리실리콘막 증착전에 기생산화막 제거를 위해 습식케미컬을 이용한 딥 공정을 진행하는데, 딥공정시 습식케미컬은 불산(HF), BOE(HF+NH4F), H2O
2, H2O의 혼합용액을 이용한다.
다음으로, 게이트라인의 표면이 드러날때까지 CMP 공정을 진행하여 폴리실리콘플러그(45)를 형성한다.
상술한 실시예에 따르면, 셀측벽질화막을 소스와 드레인이 형성될 실리콘기판(31)의 표면 아래까지 형성하여, 채널의 물리적 길이를 'd2'처럼 길게 할 수 있다. 결과적으로, 셀측벽질화막(44a)이 실리콘기판 표면 아래까지 형성되어 절연막으로 이용되므로써 채널의 물리적 거리를 충분히 확보하여 디자인룰이 감소함에 따라 발생하는 단채널 효과를 억제할 수 있다.
또한, 본 발명은 플러그용 홀 형성시 발생되는 식각손상에 의해 게이트라인의 폴리실리콘막이나 텅스텐실리사이드막이 드러나더라도 플러그용 홀 형성후에 셀측벽질화막(44a)을 형성하므로써 이 셀측벽질화막이 폴리실리콘플러그와 게이트라인간에 브릿지를 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀측벽질화막을 소스와 드레인이 형성될 실리콘기판의 표면 아래까지 형성하여 소스와 드레인간 채널길이가 디자인룰에 의해 줄어들어 발생하는 단채널 효과를 억제할 수 있는 효과가 있다.
또한, 본 발명은 셀측벽질화막 형성전에 플러그용 홀을 형성하므로써 플러그용 홀의 CD(Critical Dimension)를 용이하게 조절할 수 있는 효과가 있다.
또한, 본 발명은 플러그용 홀 형성후에 셀측벽질화막을 형성하므로써 식각손상에 의한 게이트라인과 폴리실리콘플러그간 브릿지에 의해 유발되는 숏트를 방지할 수 있는 효과가 있다.
Claims (6)
- 실리콘 기판 상부에 게이트라인을 형성하는 단계;상기 게이트라인 상부에 버퍼산화막과 제1질화막을 적층하는 단계;상기 제1질화막 상에 상기 게이트라인 사이를 채우는 층간절연막을 형성하는 단계;상기 제1질화막에서 식각이 멈출때까지 상기 층간절연막을 식각하여 상기 게이트라인 사이에 플러그용 홀을 형성하는 단계;상기 제1질화막의 과도식각을 수반하는 전면식각을 진행하여 상기 플러그용 홀을 완전히 오픈시킴과 동시에 상기 실리콘 기판의 표면 아래로 꺼지는 홈을 형성하는 단계;상기 홈을 포함한 전면에 제2질화막을 형성하는 단계;상기 제2질화막을 전면식각하여 상기 플러그용 홀과 홈을 완전히 오픈시키는 단계; 및상기 플러그용 홀과 홈에 매립되는 플러그를 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 홈을 형성하는 단계는,상기 플러그용 홀을 포함한 전면에 배리어산화막을 증착하는 단계;상기 배리어산화막을 식각배리어로 하여 상기 버퍼산화막까지 식각하도록 상기 제1질화막의 전면 식각하여 상기 실리콘기판을 노출시키는 단계; 및상기 제1질화막의 과도식각을 진행하여 상기 노출된 실리콘기판을 소정 깊이로 식각하여 상기 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제2항에 있어서,상기 홈은, 1Å∼1000Å 깊이로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제2항에 있어서,상기 배리어산화막은,PECVD법을 이용하여 USG로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 제1질화막은 1Å∼150Å 두께로 형성하고, 상기 제2질화막은 1Å∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 제1질화막과 제2질화막은 SixNy(x=1∼5, y=1∼7)으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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Applications Claiming Priority (1)
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653436A (ja) * | 1992-02-03 | 1994-02-25 | Micron Semiconductor Inc | アクセストランジスタチャネル領域へのリン拡散の問題を解決する改良されたスタックド−トレンチ型ｄｒａｍセル |
| JP2000243929A (ja) * | 1999-02-19 | 2000-09-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2004006449A (ja) * | 2002-05-30 | 2004-01-08 | Toshiba Corp | 半導体集積回路装置 |
| KR20040019172A (ko) * | 2002-08-26 | 2004-03-05 | 삼성전자주식회사 | 반도체 장치의 콘택 플러그 및 그 형성 방법 |
-
2004
- 2004-07-30 KR KR1020040060286A patent/KR100726146B1/ko not_active IP Right Cessation
Patent Citations (4)
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| Publication number | Publication date |
|---|---|
| KR20060011439A (ko) | 2006-02-03 |
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