KR20040019172A - 반도체 장치의 콘택 플러그 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치의 콘택 플러그 및 그 형성 방법을 제공한다. 이를 형성하는 방법은 반도체기판 상에 게이트 패턴을 형성하고, 게이트 패턴의 측벽에 게이트 스페이서를 형성하고, 반도체기판을 식각하여 콘택 트렌치를 형성한 후, 콘택 트렌치를 채우는 콘택 플러그를 형성하는 단계를 포함한다. 콘택 트렌치는 게이트 패턴 및 게이트 스페이서를 식각 마스크로 사용한 식각 공정을 통해 형성한다. 콘택 트렌치에 의해 콘택 플러그와의 접촉 면적이 증가함으로써, 콘택 플러그와 반도체기판 사이의 접촉 저항을 줄일 수 있다.

Description

반도체 장치의 콘택 플러그 및 그 형성 방법{Contact Plug Of Semiconductor Device And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 장치의 콘택 플러그 및 그 형성 방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 상기 반도체 장치를 구성하는 각 구성 요소들의 폭(width) 및 이들 사이의 간격(space)은 감소하고 있다. 이에 따라, 모오스 트랜지스터(MOS transistor)의 소오스/드레인(source/drain)에 접속하는 콘택 플러그(contact plug)가 형성되는 공간인, 콘택홀(contact)의 폭 역시 감소하고 있다.
상기 소오스/드레인과 상기 콘택 플러그 사이의 접촉 저항(contact resistance)은 상기 콘택홀의 넓이(area)에 비례하고, 상기 콘택홀의 넓이는 상기 콘택홀 폭의 제곱에 비례한다. 이에 따라, 반도체 장치의 고집적화에 따른 상기 콘택홀의 폭의 감소는 상기 접촉 저항의 증가 원인이 된다.
한편, 반도체 장치의 고속화 및 소비 전력의 최소화를 위해서는, 상기 소오스/드레인과 상기 콘택 플러그 사이의 접촉 저항을 최소화하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인과 콘택 플러그 사이의 접촉 저항을 최소화할 수 있는 반도체 장치의 콘택 플러그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소오스/드레인과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치를 제공하는 데 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 콘택 플러그를 형성하는 방법을 나타내는 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 리세스된 상부면을 갖는 콘택 트렌치를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 측벽에 게이트 스페이서를 형성한 후, 상기 게이트 패턴 및 상기 게이트 스페이서를 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써 콘택 트렌치를 형성하는 단계를 포함한다. 이후, 상기 콘택 트렌치를 채우는 콘택 플러그를 형성한다.
상기 게이트 스페이서를 형성하는 단계는 상기 게이트 패턴이 형성된 반도체기판의 전면을 덮는 스페이서 절연막을 형성한 후, 상기 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴 사이에서 상기 반도체기판의 상부면을 노출시키는 단계를 포함하는 것이 바람직하다. 이때, 상기 콘택 트렌치는 상기 스페이서 절연막을 이방성 식각하는 단계를 과도식각의 방법으로 실시하여 형성할 수 있다.
상기 콘택 트렌치를 형성하는 단계는 이방성 식각의 방법으로 실시하는 것이 바람직하고, 이렇게 형성되는 상기 콘택 트렌치는 50 내지 300Å의 깊이인 것이 바람직하다.
또한, 상기 콘택 트렌치를 형성하기 전에, 상기 게이트 스페이서를 포함하는 반도체기판의 전면을 덮는 식각 정지막을 형성할 수도 있다. 이후, 상기 식각 정지막 상에 상기 게이트 패턴 사이를 채우는 층간절연막을 더 형성한 후, 상기 층간절연막 및 상기 식각 정지막을 패터닝하여 상기 게이트 스페이서 사이에서 상기 반도체기판의 상부면을 노출시킨다. 이때, 상기 콘택 트렌치는 상기 층간절연막 및 상기 식각 정지막을 패터닝하는 단계를 과도식각의 방법으로 실시함으로써, 형성할 수도 있다.
상기 콘택 플러그를 형성하는 단계는 상기 콘택 트렌치가 형성된 반도체기판의 전면을 덮는 플러그 도전막을 형성한 후, 상기 게이트 패턴의 상부면이 노출될 때까지 상기 플러그 도전막을 평탄화 식각하는 단계를 포함하는 것이 바람직하다.
바람직하게는, 상기 게이트 스페이서를 형성하기 전에, 상기 게이트 패턴을 마스크로 사용하는 저농도 이온 주입 공정을 더 실시할 수도 있다. 또한, 상기 콘택 플러그를 형성하기 전에, 상기 게이트 패턴 옆쪽의 상기 반도체기판에 고농도 불순물 영역을 더 형성할 수 있다. 상기 고농도 불순물 영역은 상기 게이트 스페이서 및 상기 게이트 패턴을 마스크로 사용하는 이온 주입 공정을 통해 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 리세스된 상부면을 갖는 콘택 트렌치에 접촉하는 콘택 플러그를 구비하는 반도체 장치를 제공한다. 이 장치는 반도체기판 상의 소정영역에 배치된 복수개의 게이트 패턴들, 상기 게이트 패턴들의 양측벽에 형성된 게이트 스페이서 및 상기 게이트 스페이서 사이에 배치된 콘택 플러그를 포함한다. 이때, 상기 콘택 플러그의 하부면은 상기 게이트 패턴 아래에서의 반도체기판 상부면보다 낮다.
또한, 상기 게이트 패턴은 차례로 적층된 게이트 도전막 패턴 및 캐핑 절연막 패턴으로 형성하되, 상기 콘택 플러그의 상부면은 상기 캐핑 절연막 패턴의 상부면과 같은 높이인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법을 나타내는 공정단면도들이다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막이 형성된 반도체기판 상에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)을 포함하는 반도체기판 전면에 게이트 도전막 및 캐핑 절연막을 차례로 형성한다.
상기 캐핑 절연막 및 상기 게이트 도전막을 차례로 패터닝하여, 상기 활성영역 및 상기 소자분리막을 가로지르는 캐핑 절연막 패턴(130) 및 게이트 도전막 패턴(120)을 형성한다. 차례로 적층된 상기 캐핑 절연막 패턴(130) 및 상기 게이트 도전막 패턴(120)은 게이트 패턴(140)을 구성한다. 상기 게이트 패턴(140)을 이온 주입 마스크로 사용하여, 상기 활성영역에 저농도 불순물 영역(160)을 형성한다.
도 2를 참조하면, 상기 저농도 불순물 영역(160)을 형성한 후, 상기 게이트 패턴(140)을 포함하는 반도체기판의 전면에 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 이방성 식각하여, 상기 게이트 패턴(140)의 양측벽에 게이트 스페이서(150)를 형성한다.
상기 게이트 스페이서(150)를 이온 주입 마스크로 사용하는 또다른 이온 주입 공정을 실시하여, 상기 활성영역에 고농도 불순물 영역(170)을 형성한다. 상기 고농도 불순물 영역(170)은 상기 저농도 불순물 영역(160)보다 높은 불순물 농도 및 깊은 깊이를 갖도록 형성한다. 이에 따라, 상기 고농도 및 저농도 불순물 영역(170, 160)은 LDD(lightly doped drain) 구조를 형성하며, 트랜지스터의 소오스/드레인(source/drain)으로 사용된다.
도 3을 참조하면, 상기 고농도 불순물 영역(170)이 형성된 반도체기판의 전면에, 식각 정지막(180)을 콘포말하게 형성한다. 상기 식각 정지막(180)은 층간절연막을 패터닝하는 후속 공정에서, 층간절연막 하부의 물질막들에 대한 식각 손상을 예방하는 역할을 한다. 이에 따라, 상기 식각 정지막(180)은 층간절연막으로 주로 사용되는 실리콘 산화막에 대해 식각 선택성을 갖는 물질로 형성한다. 바람직하게는, 상기 식각 정지막(180)은 실리콘 질화막으로 형성한다.
도 4를 참조하면, 상기 식각 정지막(180) 상에 층간절연막을 형성한다. 상기 층간절연막은 통상적으로 실리콘 산화막으로 형성한다. 상기 층간절연막을 패터닝하여, 소정영역에서 상기 식각정지막(180)의 상부면을 노출시키는 개구부(195)를 갖는 층간 절연막 패턴(190)을 형성한다. 상기 층간절연막 패턴(190) 형성을 위한 식각 공정은 상기 식각 정지막(180)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다. 이에 따라, 상기 층간절연막의 높이 차이에 따라 발생할 수도 있는, 상기 층간절연막을 식각하는 동안 그 하부의 물질막이 식각 손상을 받는 문제는 최소화될 수 있다.
이후, 상기 노출된 식각 정지막(180)을 이방성 식각하여, 상기 고농도 불순물 영역(170)의 상부면을 노출시키는 식각 정지막 패턴(185)을 형성한다. 상기 식각 정지막 패턴(185)은 통상적으로 상기 게이트 스페이서(150)의 외측벽에 잔존하지만, 경우에 따라서는 완전히 제거될 수도 있다.
도 5를 참조하면, 상기 노출된 고농도 불순물 영역(170)을 이방성 식각하여, 콘택 트렌치(200)를 형성한다. 상기 콘택 트렌치(200)는 상기 게이트 패턴(140) 아래의 상기 반도체기판(100)보다 낮은 상부면을 갖는 갭영역이다. 이때, 상기 콘택 트렌치(200)는 50 내지 300Å의 깊이로 형성되는 것이 바람직하다.
상기 콘택 트렌치(200)를 형성하는 단계는 상기 층간절연막 패턴(190) 및 상기 캐핑절연막 패턴(130)에 대해 식각 선택성을 갖는 실리콘 식각 레서피를 사용한다. 한편, 상기 콘택 트렌치(200)는 도 2에서 설명한, 상기 게이트 스페이서(150)를 형성하는 단계 또는 그 이후에 실시될 수도 있는 과도식각의 단계를 통해 형성할 수 있다.
상기 콘택 트렌치(200)에 의해, 상기 고농도 불순물 영역(170)의 노출되는 넓이는 넓어진다. 이러한 넓이의 증가에 의해, 상기 고농도 불순물 영역(170)과 후속 공정에서 형성되는 콘택 플러그 사이의 접촉 저항은 감소한다. 상기 콘택 트렌치(200)의 폭이 15㎚인 경우에 대해 산술적인 계산을 해보면, 상기 콘택 트렌치(200)의 하부면의 넓이는 대략 7×10-16㎡이다. 이 하부면의 넓이는 상기 콘택 트렌치(200)를 형성하지 않는 종래 기술에 따른 방법에서 상기 콘택 플러그(300)가 접촉하게 되는 상기 고농도 불순물 영역(140)의 면적이다. 한편, 상기 콘택 트렌치(200)를 100Å의 깊이로 형성하면, 상기 콘택 플러그(300)와 접촉하는 상기 콘택 트렌치(200)의 면적은 9.4×10-16㎡이 된다. 즉, 상기 콘택 트렌치(200)와 상기 콘택 플러그(300) 사이의 접촉 면적은 134% 만큼 증가한다.
도 6을 참조하면, 상기 콘택 트렌치(200)가 형성된 상기 반도체기판의 전면에, 콘택 도전막을 형성한다. 이후, 상기 게이트 패턴(140)의 상부면이 노출될 때까지, 상기 콘택 도전막을 평탄화 식각하는, 소위 노드 분리 공정을 실시한다. 이에 따라, 상기 게이트 패턴(140) 아래에 배치된 상기 반도체기판(100)의 상부면보다 낮은 하부면을 갖는 콘택 플러그(300)가 형성된다. 이때, 상기 콘택플러그(300)는 상기 게이트 패턴(140)의 상부면과 동일한 높이를 갖는다. 상기 콘택 플러그들(300)은 상기 층간절연막 패턴(190)의 개구부(195) 내에 형성된다. 이에 비해, 상기 층간절연막 패턴(190)으로 덮였던 영역에는 상기 평탄화 식각 공정에서 잔존한 층간절연막 패턴(192)이 배치된다. 상기 잔존한 층간절연막 패턴(192) 역시 상기 게이트 패턴(140) 및 상기 콘택 플러그(300)와 동일한 높이를 갖는다.
상기 콘택 도전막은 티타늄, 티타늄 질화막, 탄탈륨 질화막, 텅스텐, 구리, 알루미늄 및 다결정 실리콘 등의 물질 중에서 선택된 적어도 한가지 물질로 형성한다. 이에 더하여, 상기 콘택 플러그(300)와 상기 고농도 불순물 영역(170) 사이에는 확산 방지막 물질 또는 접착 개선막 물질이 더 형성될 수도 있다. 또한, 상기 콘택 플러그(300) 형성을 위한 상기 평탄화 식각 공정은 화학 기계적 연마(chemical mechanical polishing) 기술을 사용하여 실시하는 것이 바람직한데, 전면 에치백(etch-back) 기술을 사용하여 실시될 수도 있다.
도 5에서 설명한 것처럼, 상기 콘택 트렌치(200)에 의해, 상기 콘택 플러그(300)와 상기 고농도 불순물 영역(170) 사이의 접촉 면적은 증가한다. 그 결과, 상기 콘택 플러그(300)와 상기 고농도 불순물 영역(170) 사이의 전기적 저항은 감소한다.
도 6을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 콘택 플러그 구조체에 대해 설명한다.
도 6을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막들이 배치된다. 상기 활성영역 상에는, 상기 소자분리막 및 상기 활성영역을가로지르는 복수개의 게이트 패턴들(140)이 배치된다. 상기 게이트 패턴들(140)은 차례로 적층된 게이트 도전막 패턴(120) 및 캐핑 절연막 패턴(130)으로 구성된다. 상기 게이트 패턴(140)과 상기 활성영역 사이에는 게이트 절연막 패턴(110)이 배치된다. 상기 게이트 패턴들(140)의 양측벽에는 게이트 스페이서(150)가 배치된다.
상기 게이트 절연막 패턴(150)은 실리콘 산화막으로 이루어지고, 상기 게이트 도전막 패턴(120)은 다결정 실리콘, 텅스텐, 실리사이드 등을 포함하는 도전성 물질들 중의 적어도 한가지로 이루어지는 것이 바람직하다. 또한, 상기 캐핑 절연막 패턴(130)은 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막 중의 한가지인 것이 바람직하다.
상기 게이트 패턴들(140)의 사이에는 상기 게이트 스페이서(150)의 외측벽을 덮는 층간절연막 패턴(192)이 배치된다. 상기 층간절연막 패턴(192)은 상기 반도체기판(100)의 상부면을 노출시키는 개구부를 갖는다. 상기 개구부에는 상기 게이트 스페이서(150)를 덮는 콘택 플러그(300)가 배치된다. 상기 콘택 플러그(300)의 하부면은 상기 게이트 패턴(140) 아래에서의 반도체기판 상부면보다 낮다. 즉, 상기 콘택 플러그(300)는 상기 반도체기판(100)의 상부에 꽂힌 모양을 구성한다.
상기 콘택 플러그(300)는 상기 게이트 패턴(140) 및 상기 층간절연막 패턴(192)의 상부면과 같은 높이의 상부면을 갖는 것이 바람직하다. 또한, 상기 게이트 패턴(140) 사이의 활성영역에는, 저농도 불순물 영역(160) 및 고농도 불순물 영역(170)이 통상적인 모양의 LDD 구조를 구성하면서 배치된다. 상기 콘택 플러그(300)는 상기 고농도 불순물 영역(170)에 직접 접촉한다.
본 발명에 따르면, 고농도 불순물 영역에 콘택 트렌치를 형성한다. 이에 따라, 콘택 플러그와 소오스/드레인 사이의 접촉 면적이 증가하여, 접촉 저항을 감소시킬 수 있다. 그 결과 저전력 및 빠른 동작 속도를 갖는 반도체 장치를 제조할 수 있다.

Claims (11)

  1. 반도체기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 패턴 및 상기 게이트 스페이서를 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써, 콘택 트렌치를 형성하는 단계; 및
    상기 콘택 트렌치를 채우는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 스페이서를 형성하는 단계는
    상기 게이트 패턴이 형성된 반도체기판의 전면을 덮는 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴 사이에서 상기 반도체기판의 상부면을 노출시키는 단계를 포함하되, 상기 콘택 트렌치는 상기 스페이서 절연막을 이방성 식각하는 단계를 과도식각의 방법으로 실시하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 콘택 트렌치를 형성하는 단계는 이방성 식각의 방법으로 실시하는 것을특징으로 하는 반도체 장치의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 콘택 트렌치는 50 내지 300Å의 깊이로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 콘택 트렌치를 형성하기 전에,
    상기 게이트 스페이서를 포함하는 반도체기판의 전면을 덮는 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 상기 게이트 패턴 사이를 채우는 층간절연막을 형성하는 단계; 및
    상기 게이트 스페이서 사이에서 상기 반도체기판의 상부면을 노출시키도록, 상기 층간절연막 및 상기 식각 정지막을 패터닝하는 단계를 더 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  6. 제 5 항에 있어서,
    상기 콘택 트렌치는 상기 층간절연막 및 상기 식각 정지막을 패터닝하는 단계를 과도식각의 방법으로 실시하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는
    상기 콘택 트렌치가 형성된 반도체기판의 전면을 덮는 플러그 도전막을 형성하는 단계; 및
    상기 게이트 패턴의 상부면이 노출될 때까지, 상기 플러그 도전막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성 방법.
  8. 제 1 항에 있어서,
    상기 게이트 스페이서를 형성하기 전에, 상기 게이트 패턴을 마스크로 사용하는 저농도 이온 주입 공정을 실시하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 콘택 플러그를 형성하기 전에, 상기 게이트 스페이서 및 상기 게이트 패턴을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 게이트 패턴 옆쪽의 상기 반도체기판에 고농도 불순물 영역을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  10. 반도체기판 상의 소정영역에 배치된 복수개의 게이트 패턴들;
    상기 게이트 패턴들의 양측벽에 형성된 게이트 스페이서; 및
    상기 게이트 스페이서 사이에 배치된 콘택 플러그를 포함하되, 상기 콘택 플러그의 하부면은 상기 게이트 패턴 아래에서의 반도체기판 상부면보다 낮은 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 도전막 패턴 및 캐핑 절연막 패턴으로 형성하되, 상기 콘택 플러그의 상부면은 상기 캐핑 절연막 패턴의 상부면과 같은 높이인 것을 특징으로 하는 반도체 장치.
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