JP2005203455A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 半導体装置の性能を向上し、小型化を可能にする。
【解決手段】 キャパシタ形成領域１Ｂにおいて、素子分離領域６の間に活性領域７ｂが設けられており、素子分離領域６および活性領域７ｂ上にキャパシタ２０が形成される。キャパシタ２０は下部電極１３、容量絶縁膜としての絶縁膜１２および上部電極１９からなる。キャパシタ形成領域１Ｂの隣のＭＩＳＦＥＴ形成領域１Ａにはｎチャネル型ＭＩＳＦＥＴ２４が形成されている。ｎチャネル型ＭＩＳＦＥＴ２４のゲート電極１８とキャパシタ２０の上部電極１９とは、同層の多結晶シリコン膜をパターニングすることで形成されている。
【選択図】 図１２

Description

本発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に適用して有効な技術に関する。

半導体基板上に、ＭＩＳＦＥＴやキャパシタなどを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。

特開２００２−８３８８５号公報および特開平１１−３０７７４５号公報には、半導体基板上に形成したフィールド絶縁膜上にキャパシタを形成する技術が記載されている（特許文献１，特許文献２参照）。
特開２００２−８３８８５号公報 特開平１１−３０７７４５号公報

本発明者の検討によれば、次のような問題があることを新たに見出した。

半導体基板に素子分離溝を形成し、この素子分離溝を埋めるように絶縁膜を形成し、その絶縁膜をＣＭＰ処理することで素子分離溝を埋める絶縁膜からなる素子分離領域を半導体基板に形成することができる。素子分離領域上にキャパシタを形成する技術では、キャパシタの電極面積は比較的大きいので、キャパシタ形成領域における素子分離領域の面積を大きくする必要がある。しかしながら、キャパシタ形成領域の素子分離領域の面積が大きいと、素子分離領域形成の際のＣＭＰ工程で、大面積の素子分離領域の端部近傍領域でディッシングが発生しやすくなる。このため、素子分離領域に隣接する活性領域が削られやすくなり、その活性領域にＭＩＳＦＥＴなどを形成するとＭＩＳＦＥＴのデバイス特性がばらつく可能性がある。これを防止するためには、ディッシングが生じた領域を避けてＭＩＳＦＥＴを形成するようにして、キャパシタと近隣のＭＩＳＦＥＴとの間の距離を大きくする必要があり、半導体装置の小型化に不利になる。

本発明の目的は、半導体装置を小型化できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、素子分離領域および活性領域上にキャパシタを形成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の小型化が可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図１３は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。図１４は、本実施の形態の半導体装置の製造工程中の要部平面図（平面レイアウト図）であり、活性領域７ａ，７ｂ，７ｃ、キャパシタの下部電極１３、キャパシタの上部電極１９およびＭＩＳＦＥＴのゲート電極１８のレイアウトが示されている。図１４では、活性領域７ａ，７ｂ，７ｃ、下部電極１３、上部電極１９およびゲート電極１８以外は図示を省略している。また、図１４は平面図であるが図面を見易くするために、活性領域７ａ，７ｂ，７ｃにハッチングを付してある。また、図１〜図１３の断面図のうち、図１〜図８、図１０、図１２は、図１４のＡ−Ａ線の断面にほぼ対応し、図９、図１１、図１３は、図１４のＢ−Ｂ線の断面にほぼ対応する。また、図８と図９とは同じ工程中の断面図であり、図１０と図１１とは同じ工程中の断面図であり、図１２と図１３とは同じ工程中の断面図である。

図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、例えばｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）などのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されるＭＩＳＦＥＴ形成領域１Ａと、キャパシタ（容量素子）が形成されるキャパシタ形成領域１Ｂとを有しており、キャパシタ形成領域１Ｂの隣にＭＩＳＦＥＴ形成領域１Ａが配置されている。そして、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより絶縁体からなる素子分離領域６が形成される。すなわち、図１に示されるように、半導体基板１の主面に、例えば熱酸化法などを用いて酸化シリコンなどからなる絶縁膜２を形成し、絶縁膜２上に窒化シリコンなどからなる絶縁膜３を形成し、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜３をパターニングする。それから、図２に示されるように、パターニングされた絶縁膜３をエッチングマスクとして用いて絶縁膜２および半導体基板１を所定の深さまでエッチングして、半導体基板１の主面に素子分離溝４を形成する。素子分離溝４の底部および側壁などを必要に応じて熱酸化法などで酸化した後、図３に示されるように、酸化シリコンなどからなる絶縁膜５を素子分離溝４を埋めるように半導体基板１上に形成する。絶縁膜５は、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができ、例えばオゾン（Ｏ₃）ＴＥＯＳ（Tetraethoxysilane）酸化膜である。そして、図４に示されるように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜５を研磨し、素子分離溝４内に絶縁膜５を残し、それ以外の絶縁膜５の不要な部分を除去する。これにより、素子分離溝４を埋める絶縁膜５からなる素子分離領域６を形成することができる。その後、絶縁膜３は除去される。なお本実施の形態では、絶縁膜５の形成に引き続き、ＣＭＰ法で研磨する方式を説明しているが、ＣＭＰ法で研磨する前に、フォトリソグラフィ法およびドライエッチング法などを用いて活性領域上の絶縁膜５をエッチングし、ＣＭＰ工程後の残膜厚を均一化するような手段を用いても良い。

図４および図１４などからも分かるように、ＭＩＳＦＥＴ形成領域１Ａでは、素子分離領域６の間の活性領域（アクティブ領域、素子分離領域６が形成されていない領域（半導体基板領域））７ａが設けられており、この活性領域７ａにｎチャネル型ＭＩＳＦＥＴが形成される。キャパシタ形成領域１Ｂでは、素子分離領域６の間に活性領域（アクティブ領域、素子分離領域６が形成されていない領域（半導体基板領域））７ｂが設けられており、素子分離領域６および活性領域７ｂ上にキャパシタが形成される。キャパシタ形成領域１Ｂに設けられた活性領域７ｂは、例えば図１４に示されるように素子分離領域６間に格子状に設けられている。言い換えれば、キャパシタ形成領域１Ｂに設けられた素子分離領域６は、島状のパターンになるように形成され、活性領域７ｂによって分離されている。すなわち、キャパシタ形成領域１Ｂに活性領域７ｂをダミー活性領域として意図的に設けている。後ほど詳細に記述するが、このような活性領域７ｂを形成することで、素子分離領域６を形成する際にディッシングが発生するのを抑制または緩和することができる。

次に、図５に示されるように、半導体基板１上に、導電性材料膜として例えば多結晶シリコン膜１１を形成する。それから、多結晶シリコン膜１１に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜１１）とした後、多結晶シリコン膜１１上に絶縁膜１２を形成する。絶縁膜１２は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（例えば、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜（ＯＮＯ膜））などからなる。また、他の形態として、絶縁膜２を除去した後に多結晶シリコン膜１１および絶縁膜１２を形成することもできる。

次に、図６に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜１２および多結晶シリコン膜１１をパターニング（パターン化、加工、選択的に除去）する。これにより、キャパシタ形成領域１Ｂに多結晶シリコン膜１１からなるキャパシタの下部電極１３が形成される。絶縁膜１２および多結晶シリコン膜１１のパターニング後、必要に応じて熱酸化処理などを行って、パターニングされた多結晶シリコン膜１１、すなわち下部電極１３の露出する側面上に酸化シリコン膜（図示せず）を形成することもできる。

次に、イオン注入法などを用いてｐ型の不純物（例えばホウ素（Ｂ）など）を導入してｐ型ウエル１４を形成する。ｐ型ウエル１４は活性領域７ａなどに形成される。それから、ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエル１４の表面の絶縁膜２を除去し、ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエル１４の表面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。

次に、図７に示されるように、半導体基板１上に、導電性材料膜として例えば多結晶シリコン膜１６を形成する。それから、多結晶シリコン膜１６に必要に応じてイオン注入法により不純物を導入（例えばＭＩＳＦＥＴ形成領域１Ａおよびキャパシタ形成領域１Ｂの多結晶シリコン膜１６にリン（Ｐ）などｎ型の不純物を導入）して低抵抗の半導体膜（多結晶シリコン膜１６）とした後、多結晶シリコン膜１６上に、絶縁膜として例えば、酸化シリコン膜などからなるキャップ保護膜（絶縁膜）１７を形成する。

次に、図８および図９に示されるように、フォトリソグラフィ法およびドライエッチング法を用いてキャップ保護膜１７および多結晶シリコン膜１６をパターニングする。これにより、ＭＩＳＦＥＴ形成領域１Ａに多結晶シリコン膜１６からなるゲート電極１８が形成され、キャパシタ形成領域１Ｂに多結晶シリコン膜１６からなるキャパシタの上部電極１９が形成される。すなわち、キャパシタの上部電極１９とＭＩＳＦＥＴ形成領域１Ａのゲート電極１８とを同層の導電性材料膜（多結晶シリコン膜１６）で形成している。下部電極１３、容量絶縁膜（誘電体膜）としての絶縁膜１２および上部電極１９により、キャパシタ形成領域１Ｂにキャパシタ（容量素子）２０が形成される。

次に、図１０および図１１に示されるように、ＭＩＳＦＥＴ形成領域１Ａのゲート電極１８の両側の領域にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ^-型半導体領域２１を形成する。それから、半導体基板１上に絶縁膜（例えば酸化シリコン膜）を堆積し、その絶縁膜を異方的にエッチング（エッチバック）することなどにより、その絶縁膜をゲート電極１８の側壁に残し、サイドウォールスペーサ（側壁スペーサ）２２を形成する。このゲート電極１８の側壁上へのサイドウォールスペーサ２２の形成工程で、下部電極１３および上部電極１９の側壁上にもサイドウォールスペーサ（側壁スペーサ）２２ａが形成される。また、このサイドウォールスペーサ２２形成の際の異方性エッチング工程で、ゲート電極１８上のキャップ保護膜１７と、上部電極１９上のキャップ保護膜１７と、上部電極１９で覆われていない領域の下部電極１３上の絶縁膜１２とが除去され得る。

サイドウォールスペーサ２２，２２ａの形成後、ＭＩＳＦＥＴ形成領域１Ａのゲート電極１８およびサイドウォールスペーサ２２の両側の領域にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ⁺型半導体領域２３（ソース、ドレイン）を形成する。ｎ⁺型半導体領域２３はｎ^-型半導体領域２１よりも不純物濃度が高い。

このようにして、ＭＩＳＦＥＴ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴ２４が形成され、キャパシタ形成領域１Ｂにキャパシタ（容量素子）２０が形成される。キャパシタ２０の下部電極１３と上部電極１９との間の絶縁膜１２がキャパシタ２０の容量絶縁膜（誘電体膜）として機能することができる。

次に、図１２および図１３に示されるように、ゲート電極１８、ｎ⁺型半導体領域２３、下部電極１３および上部電極１９の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極１８、ｎ⁺型半導体領域２３、下部電極１３および上部電極１９の表面に、それぞれシリサイド膜（コバルトシリサイド膜）２５を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。

次に、半導体基板１上に絶縁膜２６を形成する。すなわち、ゲート電極１８やキャパシタ２０の下部電極１３および上部電極１９などを覆うように、半導体基板１上に絶縁膜２６を形成する。絶縁膜２６は、例えば相対的に薄い窒化シリコンとその上の相対的に厚い酸化シリコンの積層膜などからなる。絶縁膜２６は層間絶縁膜として機能することができる。

次に、フォトリソグラフィ法を用いて絶縁膜２６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２６をドライエッチングすることにより、ｎ⁺型半導体領域（ソース、ドレイン）２３やキャパシタ２０の下部電極１３および上部電極１９の上部などにコンタクトホール（開口部）２７を形成する。コンタクトホール２７の底部では、半導体基板１の主面の一部、例えばｎ⁺型半導体領域２３（の表面上のシリサイド膜２５）の一部、ゲート電極１８（の表面上のシリサイド膜２５）の一部、キャパシタ２０の下部電極１３（の表面上のシリサイド膜２５）の一部またはキャパシタ２０の上部電極１９（の表面上のシリサイド膜２５）の一部などが露出される。

次に、コンタクトホール２７内に、タングステン（Ｗ）などからなるプラグ２８が形成される。プラグ２８は、例えば、コンタクトホール２７の内部を含む絶縁膜２６上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール２７を埋めるように形成し、絶縁膜２６上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。

次に、プラグ２８が埋め込まれた絶縁膜２６上に、配線（第１配線層）２９が形成される。例えば、プラグ２８が埋め込まれた絶縁膜２６上に、タングステン（Ｗ）膜を形成し、フォトリソグラフィ法などを用いてこのタングステン膜をパターニングすることにより、配線２９を形成することができる。配線２９は、プラグ２８を介してｎ⁺型半導体領域２３、ゲート電極１８、キャパシタ２０の下部電極１３またはキャパシタ２０の上部電極１９などと電気的に接続されている。配線２９は、上記のようなタングステン配線に限定されず種々変更可能であり、例えばアルミニウム配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。

本実施の形態では、上記のように、キャパシタ形成領域１Ｂに素子分離領域６が形成されていない領域（半導体基板領域）である活性領域７ｂを設けており、素子分離領域６および活性領域７ｂ上の領域（素子分離領域６および活性領域７ｂをまたがる領域）にキャパシタ２０が形成されている。従って、本実施の形態では、キャパシタ２０（の下部電極１３）の下には、素子分離領域６および活性領域７ｂが配置されている（存在している）ことになる。

図１５および図１６は、本実施の形態とは異なり、キャパシタ形成領域１Ｂに活性領域７ｂを設けずに、素子分離領域６上にキャパシタを形成する比較例の場合の要部平面図（図１５）および要部断面図（図１６）である。図１５は、本実施の形態における図１４に対応し、図１６は本実施の形態における図８に対応するものである。また、図１５は平面図であるが図面を見易くするために、活性領域７ａ，７ｃにハッチングを付してある。また、図１６は、図１５のＣ−Ｃ線の断面にほぼ対応する。

キャパシタの容量はその電極面積に比例するので、比較的大きな容量を確保するには、キャパシタの下部電極や上部電極の面積を比較的大きくする必要がある。このため、本実施の形態とは異なり、図１５および図１６のようにキャパシタ形成領域１Ｂに活性領域７ｂを設けずに、素子分離領域６ａ上にキャパシタ２０を形成する比較例の場合、キャパシタ形成領域１Ｂの素子分離領域６ａの面積（半導体基板１の主面上の面積）が大きくなる。素子分離領域６，６ａは、半導体基板１の主面に素子分離溝４，４ａを形成し、この素子分離溝４，４ａを埋めるように絶縁膜を半導体基板１上に形成し、その絶縁膜の不要な部分をＣＭＰ法により除去することで形成できるが、比較例のように素子分離領域６ａの面積が大きいと、素子分離溝４，４ａを埋める絶縁膜のＣＭＰ工程で、大面積の素子分離領域６ａ（素子分離溝４ａ）の端部近傍領域でディッシングが発生しやすい。このため、素子分離領域６ａの端部近傍で素子分離領域６ａに隣接する活性領域（例えば活性領域７ａ）が削られやすくなり、図１６に示されるように、半導体基板１の主面に対して平坦（平行）でない領域である段差部３０が生じてしまう。このような段差部３０に図１６に示されるようにＭＩＳＦＥＴなどを形成すると、例えばキンク特性が生じるなどしてＭＩＳＦＥＴのデバイス特性がばらつく可能性がある。これを防止するためには、段差部３０を避けた領域にＭＩＳＦＥＴを形成するようにして、キャパシタ２０と近隣のＭＩＳＦＥＴ（例えばｎチャネル型ＭＩＳＦＥＴ２４）との間の距離を大きくする必要があり、半導体装置の小型化に不利になる。

それに対して本実施の形態では、キャパシタ形成領域１Ｂに素子分離領域６が形成されていない領域（半導体基板領域）である活性領域７ｂを設け、素子分離領域６および活性領域７ｂ上の領域にキャパシタ２０が形成されている。従って、キャパシタ２０の下部電極１３の下には、素子分離領域６および活性領域７ｂが配置されていることになる。このため、活性領域７ｂを設けた分、キャパシタ形成領域１Ｂにおける素子分離領域６（キャパシタ２０の下に位置する素子分離領域６）が大面積パターンになるのを防止でき、素子分離領域６を形成する際に（すなわち素子分離溝４を埋める絶縁膜５のＣＭＰ工程で）ディッシングが発生するのを抑制または防止し、キャパシタ形成領域１Ｂ外部の活性領域（例えば活性領域７ａ）が削れるのを抑制または防止することがことができる。ディッシングは素子分離領域６の面積が広くなると発生しやすいが、本実施の形態ではキャパシタ２０の下に活性領域７ｂを設けたことで、キャパシタ形成領域１Ｂにおける素子分離領域６の実効的な面積を縮小でき、ディッシングの発生を抑制または緩和することができる。このため、上記比較例（図１６）のような段差部３０が素子分離領域６の端部近傍で生じるのを抑制または防止できる。従って、キャパシタ形成領域１Ｂの比較的近くにＭＩＳＦＥＴなどの半導体素子を形成しても、その半導体素子（ＭＩＳＦＥＴ）は平坦面に形成されることになり、キャパシタ（ここではキャパシタ２０）の周辺の半導体素子（例えばｎチャネル型ＭＩＳＦＥＴ２４）のデバイス特性がばらつくのを防止することができる。また、キャパシタの近隣に半導体素子（ＭＩＳＦＥＴ）を配置することが可能になり、キャパシタ（ここではキャパシタ２０）と周辺の半導体素子（例えばｎチャネル型ＭＩＳＦＥＴ２４）との間の距離を小さくすることが可能になる。このため、半導体装置を小型化することができる。また、全体のレイアウトを縮小できるので、半導体装置のコストを低減できる。

また、本実施の形態では、図１４に示されるように、キャパシタ形成領域１Ｂの素子分離領域６の間に活性領域７ｂを格子状に設けたが、キャパシタ形成領域１Ｂの素子分離領域６の間に設けられる活性領域７ｂのパターン形状は、キャパシタ２０（の下部電極１３）の下に活性領域７ｂの少なくとも一部が位置していれば種々変更可能である。

図１７および図１８は、それぞれ、他の実施の形態の半導体装置の製造工程中の要部平面図（平面レイアウト図）であり、活性領域７ａ，７ｂ，７ｃ、キャパシタ２０の下部電極１３、キャパシタ２０の上部電極１９およびｎチャネル型ＭＩＳＦＥＴ２４のゲート電極１８のレイアウトが示されており、図１４に対応するものである。図１７および図１８は平面図であるが、図面を見易くするために、活性領域７ａ，７ｂ，７ｃにハッチングを付してある。

図１７では、キャパシタ２０（の下部電極１３）の下に、互いに略平行な複数の列状のパターンとして活性領域７ｂが設けられている。すなわち、素子分離領域６にスリット状に活性領域７ｂを設けている。また、図１８では、キャパシタ２０（の下部電極１３）の下に、規則的に配列した複数のドット状のパターンとして活性領域７ｂが設けられている。これらの場合にも、キャパシタ２０（の下部電極１３）の下に、素子分離領域６および活性領域７ｂが配置されており、活性領域７ｂを設けた分、キャパシタ形成領域１Ｂにおける素子分離領域６の実効的な面積を縮小でき、ディッシングの発生を抑制または緩和することができる。このため、キャパシタの周辺の半導体素子（ＭＩＳＦＥＴ）のデバイス特性がばらつくのを防止することができる。また、キャパシタの近隣に半導体素子（ＭＩＳＦＥＴ）を配置することが可能になり、半導体装置を小型化することができる。また、図１８において複数の活性領域７ｂのドット状パターンとして、本実施の形態では四角状にパターンを設けているが、このようなパターン形状に限られるものではなく、例えば、円状としても同様の効果を得ることができる。

また、他の形態として、半導体基板１の半導体素子（ＭＩＳＦＥＴ２４やキャパシタ２０）形成側の主面とは逆側の主面（裏面）に裏面電極を設け、この裏面電極を接地電位（固定電位）が供給される電極として使用することもできる。これにより、キャパシタ２０の下部電極１３と半導体基板１との間のショートの防止効果を高めることができる。

（実施の形態２）
図１９〜図２３は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。

図１９に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、例えば不揮発性メモリのメモリセルとなるＭＩＳＦＥＴが形成されるメモリセル形成領域１Ｃと、例えばｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）が形成されるｎＭＩＳＦＥＴ形成領域１Ｄと、キャパシタが形成されるキャパシタ形成領域１Ｅとを有している。そして、半導体基板１の主面に素子分離領域６を上記実施の形態１と同様にして形成する。本実施の形態においても、上記実施の形態１と同様に、キャパシタ形成領域１Ｅでは、素子分離領域６の間に活性領域７ｂが設けられており、素子分離領域６および活性領域７ｂ上にキャパシタが形成される。また、キャパシタ形成領域１Ｅの平面パターン図は、前述の実施の形態１と同様に、図１４，図１７および図１８のようなパターンを例示できる。

次に、イオン注入法などを用いてｐ型半導体領域３３、ｎ型半導体領域３４およびｐ型半導体領域３５を形成する。ｐ型半導体領域３３は、比較的高不純物濃度のｐ型ウエル領域として機能することができる。また、必要に応じて、ｐ型半導体領域３３の表層部分などにイオン注入法によって不純物を導入し、ｐ型半導体領域３３に形成されるチャネル領域の不純物濃度を調整することもできる。ｐ型半導体領域３５は、ｐ型ウエル領域として機能することができる。

次に、半導体基板１上に絶縁膜３６を形成する。絶縁膜３６は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（ＯＮＯ膜）などからなる。絶縁膜３６のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）により形成することができ、窒化シリコン膜は、例えばＣＶＤ法により形成することができる。

次に、半導体基板１の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜３７を形成する。この多結晶シリコン膜３７に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜３７）とした後、多結晶シリコン膜３７上に絶縁膜３８を形成し、絶縁膜３８上にキャップ保護膜３９を形成する。絶縁膜３８は、例えば酸化シリコン膜およびその上の窒化シリコン膜の積層膜などからなる。キャップ保護膜３９は、例えば酸化シリコン膜などからなる。

次に、図２０に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜３９、絶縁膜３８および多結晶シリコン膜３７をパターニングする。これにより、メモリセル形成領域１Ｃに多結晶シリコン３７からなるゲート電極４０ａが形成され、キャパシタ形成領域１Ｅに多結晶シリコン膜３７からなるキャパシタの下部電極４１が形成される。すなわち、キャパシタの下部電極４１とメモリセル形成領域１Ｃのゲート電極４０ａとを同層の導電性材料膜（多結晶シリコン膜３７）で形成している。また、キャップ保護膜３９、絶縁膜３８および多結晶シリコン膜３７のパターニング後、必要に応じて熱酸化処理などを行って、パターニングされた多結晶シリコン膜３７、すなわちゲート電極４０ａおよび下部電極４１の露出する側面上に酸化シリコン膜（図示せず）を形成することもできる。それから、多結晶シリコン膜３７などによって覆われずに露出する絶縁膜３６を除去する。ゲート電極４０ａの下には絶縁膜３６が残存し、このゲート電極４０ａの下の絶縁膜３６により、ゲート絶縁膜３６ａが形成される。また、この工程段階で、イオン注入法などを用いて上記ｐ型半導体領域３５を形成することもできる。その後、キャップ保護膜３９を除去する。

次に、図２１に示されるように、半導体基板１のｐ型半導体領域３３の表面にゲート絶縁膜４５を形成し、ｐ型半導体領域３５の表面にゲート絶縁膜４６を形成する。ゲート絶縁膜４５，４６は、例えば酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜４６の膜厚は、例えば、ｎＭＩＳＦＥＴ形成領域１Ｄのゲート絶縁膜４５をマスクで除去し、半導体基板を再酸化することにより、ゲート絶縁膜４５の膜厚よりも薄くすることができる。このゲート絶縁膜４５，４６を形成するための熱酸化工程において、絶縁膜３８を構成する窒化シリコン膜の上層部分も酸化されて酸化シリコンになる。このため、絶縁膜３８は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。

次に、半導体基板１の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜４７を堆積する。この多結晶シリコン膜４７に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜４７）とした後、多結晶シリコン膜４７上にキャップ保護膜４８を形成する。キャップ保護膜４８は、例えば酸化シリコン膜などからなる。

次に、図２２に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜４８および多結晶シリコン膜４７をパターニングする。これにより、メモリセル形成領域１Ｃに多結晶シリコン膜４７からなるゲート電極４０ｂが形成され、ｎＭＩＳＦＥＴ形成領域１Ｄに多結晶シリコン膜４７からなるゲート電極４０ｃが形成され、キャパシタ形成領域１Ｅに多結晶シリコン膜４７からなるキャパシタの上部電極５１が形成される。すなわち、キャパシタの上部電極５１、メモリセル形成領域１Ｃのゲート電極４０ｂおよびｎＭＩＳＦＥＴ形成領域１Ｄのゲート電極４０ｃとを同層の導電性材料膜（多結晶シリコン膜３７）で形成している。

次に、図２３に示されるように、メモリセル形成領域１Ｃのゲート電極４０ａ，４０ｂの両側の領域にｎ型不純物（たとえばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ型半導体領域６１を形成し、ｎＭＩＳＦＥＴ形成領域１Ｄのゲート電極４０ｃの両側の領域にｎ型不純物（たとえばリン（Ｐ））をイオン注入することなどによりｎ型半導体領域６２を形成する。その後、半導体基板１上に絶縁膜（例えば酸化シリコン膜）を堆積し、その絶縁膜を異方的にエッチング（エッチバック）することなどにより、その絶縁膜をゲート電極４０ａ，４０ｂ，４０ｃの側壁に残し、サイドウォールスペーサ（側壁スペーサ）６３を形成する。このゲート電極４０ａ，４０ｂ，４０ｃの側壁上へのサイドウォールスペーサ６３の形成工程で、下部電極４１よび上部電極５１の側壁上にもサイドウォールスペーサ（側壁スペーサ）６３ａが形成される。また、このサイドウォールスペーサ６３形成の際の異方性エッチング工程で、ゲート電極４０ａ上の絶縁膜３８と、ゲート電極４０ｂ，４０ｃ上のキャップ保護膜４８と、キャパシタの上部電極５１上のキャップ保護膜４８と、上部電極５１で覆われていない領域のキャパシタの下部電極４１上の絶縁膜３８とを除去することができる。

サイドウォールスペーサ６３，６３ａの形成後、メモリセル形成領域１Ｃのゲート電極４０ａ，４０ｂおよびサイドウォールスペーサ６３の両側の領域にｎ型不純物（たとえばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ⁺型半導体領域６４を形成し、ｎＭＩＳＦＥＴ形成領域１Ｄのゲート電極４０ｃおよびサイドウォールスペーサ６３の両側の領域にｎ型不純物（たとえばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ⁺型半導体領域６５を形成する。ｎ⁺型半導体領域６４はｎ型半導体領域６１よりも不純物濃度が高く、ｎ⁺型半導体領域６５は、ｎ型半導体領域６２よりも不純物濃度が高い。

このようにして、メモリセル形成領域１Ｃにおいてはメモリセルを構成するＭＩＳＦＥＴ６６ａとＭＩＳＦＥＴ６６ｂが形成され、ｎＭＩＳＦＥＴ形成領域１Ｄにはｎチャネル型ＭＩＳＦＥＴ６６ｃが形成され、キャパシタ形成領域１Ｅにはキャパシタ（容量素子）６７が形成される。メモリセル形成領域１Ｃに形成されるＭＩＳＦＥＴ６６ａは、そのゲート絶縁膜３６ａが酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（ＯＮＯ膜）などからなり、窒化シリコン膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有しており、不揮発性メモリ用のトランジスタである。メモリセル形成領域１Ｃに形成されるＭＩＳＦＥＴ６６ｂは、ＭＩＳＦＥＴ６６ａのスイッチまたは制御用のトランジスタである。ｎＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴ６６ｃは、例えば周辺回路のトランジスタである。キャパシタ６７の下部電極４１と上部電極５１との間の絶縁膜３８がキャパシタ６７の容量絶縁膜（誘電体膜）として機能することができる。

その後の工程は、上記実施の形態１とほぼ同様であるので、ここではその説明を省略する。

本実施の形態においても、上記実施の形態と同様に、キャパシタ形成領域１Ｅに素子分離領域６が形成されていない領域（半導体基板領域）である活性領域７ｂを設け、素子分離領域６および活性領域７ｂ上の領域にキャパシタ６７が形成されている。従って、キャパシタ６７の下部電極４１の下には、素子分離領域６および活性領域７ｂが配置されている（存在している）ことになる。すなわち、活性領域７ｂがダミー活性領域として形成されている。このため、上記実施の形態と同様の効果を得ることができる。例えば、素子分離領域６を形成する際にディッシングが発生するのを抑制または防止し、キャパシタ形成領域１Ｅ外部の活性領域が削れるのを抑制または防止することがことができる。このため、キャパシタの周辺の半導体素子（ＭＩＳＦＥＴ）のデバイス特性がばらつくのを防止することができる。また、キャパシタの近隣に半導体素子（ＭＩＳＦＥＴ）を配置することが可能になり、半導体装置を小型化することができる。また、全体のレイアウトを縮小できるので、半導体装置のコストを低減できる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態では、ＭＩＳＦＥＴおよびキャパシタを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、キャパシタを有する種々の半導体装置に適用することができる。

本発明は、キャパシタを有する半導体装置およびその製造方法に適用して有効である。

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８と同じ工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図１０と同じ工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１２と同じ工程中における要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。 比較例の半導体装置の製造工程中における要部平面図である。 比較例の半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 図２０に続く半導体装置の製造工程中における要部断面図である。 図２１に続く半導体装置の製造工程中における要部断面図である。 図２２に続く半導体装置の製造工程中における要部断面図である。

符号の説明

１ 半導体基板
１Ａ ＭＩＳＦＥＴ形成領域
１Ｂ キャパシタ形成領域
１Ｃ メモリセル形成領域
１Ｄ ｎＭＩＳＦＥＴ形成領域
１Ｅ キャパシタ形成領域
２ 絶縁膜
３ 絶縁膜
４ 素子分離溝
４ａ 素子分離溝
５ 絶縁膜
６ 素子分離領域
７ａ 活性領域
７ｂ 活性領域
７ｃ 活性領域
１１ 多結晶シリコン膜
１２ 絶縁膜
１３ 下部電極
１４ ｐ型ウエル
１５ ゲート絶縁膜
１６ 多結晶シリコン膜
１７ キャップ保護膜
１８ ゲート電極
１９ 上部電極
２０ キャパシタ
２１ ｎ^-型半導体領域
２２ サイドウォールスペーサ
２２ａ サイドウォールスペーサ
２３ ｎ⁺型半導体領域
２４ ｎチャネル型ＭＩＳＦＥＴ
２５ シリサイド膜
２６ 絶縁膜
２７ コンタクトホール
２８ プラグ
２９ 配線
３０ 段差部
３３ ｐ型半導体領域
３４ ｎ型半導体領域
３５ ｐ型半導体領域
３６ 絶縁膜
３７ 多結晶シリコン膜
３８ 絶縁膜
３９ キャップ保護膜
４０ａ ゲート電極
４０ｂ ゲート電極
４０ｃ ゲート電極
４１ 下部電極
４５ ゲート絶縁膜
４６ ゲート絶縁膜
４７ 多結晶シリコン膜
４８ キャップ保護膜
５１ 上部電極
６１ ｎ型半導体領域
６２ ｎ型半導体領域
６３ サイドウォールスペーサ
６３ａ サイドウォールスペーサ
６４ ｎ⁺型半導体領域
６５ ｎ⁺型半導体領域
６６ａ ＭＩＳＦＥＴ
６６ｂ ＭＩＳＦＥＴ
６６ｃ ｎチャネル型ＭＩＳＦＥＴ
６７ キャパシタ

Claims (13)

1. 半導体基板と、
   前記半導体基板に形成された素子分離領域と、
   前記半導体基板の前記素子分離領域間に形成された活性領域と、
   前記素子分離領域および前記活性領域上に形成されたキャパシタと、
   を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記素子分離領域は、前記半導体基板に形成された溝内に埋め込まれた絶縁体からなることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記キャパシタは、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記下部電極上に前記容量絶縁膜を介して形成された上部電極とを有し、前記下部電極の下には前記素子分離領域および前記活性領域が配置されていることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記半導体装置はＭＩＳＦＥＴを有し、
   前記上部電極は、前記ＭＩＳＦＥＴのゲート電極と同層の導電性材料膜により形成されていることを特徴とする半導体装置。
5. 請求項３記載の半導体装置において、
   前記半導体装置はＭＩＳＦＥＴを有し、
   前記下部電極は、前記ＭＩＳＦＥＴのゲート電極と同層の導電性材料膜により形成されていることを特徴とする半導体装置。
6. 請求項３記載の半導体装置において、
   前記半導体装置は第１のＭＩＳＦＥＴおよび第２のＭＩＳＦＥＴを有し、
   前記下部電極は、前記第１のＭＩＳＦＥＴのゲート電極と同層の導電性材料膜により形成され、
   前記上部電極は、前記第２のＭＩＳＦＥＴのゲート電極と同層の導電性材料膜により形成されていることを特徴とする半導体装置。
7. 請求項３記載の半導体装置において、
   前記半導体装置は第１のＭＩＳＦＥＴおよび第２のＭＩＳＦＥＴを有し、
   前記下部電極および前記第１のＭＩＳＦＥＴのゲート電極は、第１導電性材料膜により形成され、
   前記上部電極および前記第２のＭＩＳＦＥＴのゲート電極は、第２導電性材料膜により形成されていることを特徴とする半導体装置。
8. キャパシタを有する半導体装置の製造方法であって、
   （ａ）半導体基板を準備する工程、
   （ｂ）前記半導体基板に素子分離領域を形成する工程、
   （ｃ）前記素子分離領域と前記素子分離領域間の活性領域との上にキャパシタを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記（ｂ）工程は、
   （ｂ１）前記半導体基板に溝を形成する工程、
   （ｂ２）第２絶縁膜を前記溝を埋めるように前記半導体基板上に形成する工程、
   （ｂ３）前記溝内に埋め込まれた前記第２絶縁膜を残すように、それ以外の前記第２絶縁膜を除去して、前記溝内に前記素子分離領域を形成する工程、
   を有することを特徴とする半導体装置の製造方法。
10. 請求項８記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記半導体基板上に第１導電性材料膜を形成する工程、
    （ｃ２）前記第１導電性材料膜上に第１絶縁膜を形成する工程、
    （ｃ３）前記第１導電性材料膜および前記第１絶縁膜をパターニングして前記第１導電性材料膜からなる前記キャパシタの下部電極を、前記下部電極の下に前記素子分離領域および前記活性領域が配置されているように形成する工程、
    （ｃ４）前記下部電極とその上に形成された前記第１絶縁膜を覆うように、第２導電性材料膜を形成する工程、
    （ｃ５）前記第２導電性材料膜をパターニングして、前記下部電極上に前記第１絶縁膜を介して前記第２導電性材料膜からなる前記キャパシタの上部電極を形成する工程、
    を有することを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ５）工程では、前記第２導電性材料膜をパターニングして前記第２導電性材料膜からなるＭＩＳＦＥＴのゲート電極が更に形成されることを特徴とする半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ３）工程では、前記第１導電性材料膜をパターニングして前記第１導電性材料膜からなるＭＩＳＦＥＴのゲート電極が更に形成されることを特徴とする半導体装置の製造方法。
13. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ３）工程では、前記第１導電性材料膜および前記第１絶縁膜をパターニングして前記第１導電性材料膜からなる第１のＭＩＳＦＥＴのゲート電極が更に形成され、
    前記（ｃ５）工程では、前記第２導電性材料膜をパターニングして前記第２導電性材料膜からなる第２のＭＩＳＦＥＴのゲート電極が更に形成されることを特徴とする半導体装置の製造方法。

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