JP5678301B2 - 埋め込みワードラインを備える半導体素子 - Google Patents

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Description

本発明は、半導体素子に係り、特に、埋め込みワードラインを備える半導体素子に関する。
半導体素子の集積度が増加するにつれて半導体素子の構成要素に対するデザインルールが減少しつつある。特に、多くのトランジスタを必要とする半導体素子において、デザインルールの標準になるゲート長が減少し、これにより、チャンネル長も減少する。高度にスケーリングされた半導体素子のトランジスタで、ソースとドレインとの間の距離を長くして有効チャンネル長を増大させるために、基板表面にトレンチを形成し、前記トレンチ内にトランジスタのゲートを形成する埋め込みゲート型トランジスタが提案された。
本発明の目的は、高い信頼性を提供しつつ高集積化に有利な構造を提供する、埋め込みワードラインを備えるトランジスタを含む半導体素子を提供することである。
本発明の他の目的は、隣接する導電層間の短絡による欠陥発生可能性を最小化しつつ、高集積化した素子の製造工程を単純化できる半導体素子の製造方法を提供することである。
本発明の第１様態による半導体素子は、基板において複数の活性領域を定義する素子分離膜と、前記活性領域の上面より低いレベルの上面を持ち、前記活性領域により取り囲まれて前記基板の主面と平行な第１方向に延びている複数の埋め込みワードラインと、前記埋め込みワードラインと前記活性領域との間に形成されたゲート絶縁膜と、前記複数の埋め込みワードラインより低いレベルの上面を持ち、前記基板内で前記基板の主面と平行であり、かつ前記第１方向と異なる第２方向に延びている複数の埋め込みビットラインと、を備え、前記素子分離膜は、前記第２方向に沿って延びている複数の第１素子分離膜部分と、前記複数の第１素子分離膜部分と交差しつつ前記第１方向に沿って延びている第２素子分離膜部分とを備える網状構造で形成され、前記活性領域の上面から前記第１素子分離膜部分の底面までの距離は、前記活性領域の上面から前記第２素子分離膜部分の底面までの距離より大きい。
前記第１素子分離膜部分の幅は、前記第２素子分離膜部分の幅より大きい。
前記基板の上面から見る時、前記複数の埋め込みビットラインから選択されるいずれか一つの埋め込みビットラインは、前記第２方向に沿って一列に配置された複数の活性領域と、前記複数の活性領域の間にそれぞれ一列に位置している複数の第２素子分離膜部分とそれぞれオーバーラップしている。
前記基板の上面から見る時、前記複数の埋め込みビットラインから選択されたいずれか一つの埋め込みビットラインは、前記第２方向に沿って一列に配置された複数の活性領域と、前記複数の活性領域の間にそれぞれ一列に位置している複数の第２素子分離膜部分とそれぞれオーバーラップしている第１ビットライン部分と、前記第１ビットライン部分から前記第１方向に延びていて前記第１素子分離膜部分により取り囲まれている第２ビットライン部分と、を備える。
前記第１ビットライン部分及び第２ビットライン部分は、互いに異なる物質からなる。
前記埋め込みビットラインは、前記第１ビットライン部分と前記第２ビットライン部分との間に形成されている金属シリサイド層をさらに含む。
前記半導体素子は、前記埋め込みビットラインに連結された前記活性領域内の第１ソース／ドレイン領域と、前記活性領域の上面に形成された第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の前記活性領域に形成されたチャンネル領域と、をさらに含む。
前記半導体素子は、複数のキャパシタをさらに備え、前記複数のキャパシタのそれぞれは、前記基板の上面に形成されており、前記第２ソース／ドレイン領域に電気的に連結されている下部電極を備える。
前記埋め込みワードラインの両側壁は、前記活性領域により取り囲まれている。
前記複数の活性領域のうちいずれか一つの上面は、前記埋め込みワードラインを中心としてその両側にそれぞれ位置し、互いに離隔している第１上面及び第２上面を備え、前記活性領域の上面のそれぞれは、前記埋め込みワードラインの側壁上に形成されたゲート絶縁膜から前記第２素子分離膜部分まで延び、前記第２ソース／ドレイン領域は、前記第１及び第２上面それぞれに形成される。
前記埋め込みワードラインそれぞれは、第１側壁及び前記第１側壁の反対側である第２側壁を備え、前記第１側壁は前記活性領域により取り囲まれており、前記第２側壁は前記第２素子分離膜部分により取り囲まれている。
前記活性領域の前記上面のそれぞれは、前記埋め込みワードラインの前記第１側壁上に形成されたゲート絶縁膜から前記第２素子分離膜部分まで延びる。
前記下部電極それぞれは、前記第１上面及び前記第２上面に形成された前記第２ソース／ドレイン領域に直接接している。
前記下部電極それぞれは、前記埋め込みワードラインの上方に形成された導電性ランディングパッドを介して、前記第１上面及び前記第２上面に形成された前記第２ソース／ドレイン領域に電気的に連結される。
前記下部電極それぞれは、前記活性領域の前記上面の前記第２ソース／ドレイン領域に直接接している。
前記下部電極それぞれは、前記埋め込みワードラインの上方に形成された導電性ランディングパッドを介して、前記活性領域の上面に形成された前記第２ソース／ドレイン領域に電気的に連結される。
前記埋め込みワードラインの前記第２方向に沿う幅は、前記埋め込みビットラインの前記第１方向に沿う幅より小さい。
前記活性領域の前記第１方向に沿う幅は、前記第２方向での前記複数の埋め込みワードラインの反復ピッチより小さい。
前記第１ビットライン部分は、イオン不純物が注入される前記基板内のイオン注入領域である。
前記埋め込みビットラインは、前記活性領域から前記第１方向に延び、前記第１素子分離膜部分により取り囲まれている金属含有膜を含む。
また前記目的を達成するために、本発明の第２様態による半導体素子は、複数の活性領域を持つ基板内で、前記基板の上面より低いレベルの上面を持ち、前記基板の主面と平行に延びているライン形状の複数の埋め込みワードラインと、前記基板内で前記複数の埋め込みワードラインより低いレベルの上面を持ち、前記基板の主面とは平行であり、前記埋め込みワードラインの延長方向とは異なる方向に延びている複数の埋め込みビットラインと、前記活性領域で前記複数の埋め込みビットラインに接している第１ソース／ドレイン領域と、前記活性領域の上面に形成されている第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の活性領域内で、前記基板の主面に対して垂直方向にチャンネルが形成されるチャンネル領域と、を備える。
前記他の目的を達成するために、本発明の第１様態による半導体素子の製造方法では、基板の複数の活性領域内に互いに平行に延びる複数の埋め込みビットラインを形成する。前記複数の活性領域内に前記基板の上面より低いレベルの上面を持ち、前記複数の埋め込みビットラインの延長方向と異なる方向に互いに平行に延びる複数の埋め込みワードラインを形成する。
本発明の第１様態による半導体素子の製造方法は、前記基板内に前記複数の活性領域を定義する素子分離膜を形成する工程をさらに含むことができる。そして、前記複数の埋め込みビットラインを形成する工程は、前記基板内に第１イオン注入領域を形成する工程と、前記基板内に前記第１イオン注入領域を貫通するように前記素子分離膜の第１部分を形成して、前記第１イオン注入領域を複数の第１ビットライン部分に分離する工程と、を含むことができる。
前記複数の埋め込みビットラインを形成する段階は、前記第１イオン注入領域を複数の第１ビットライン部分に分離する段階後、前記素子分離膜の第１部分のうち一部を除去して、前記複数の第１ビットライン部分をそれぞれ一部露出させる複数のトレンチを形成する段階と、前記複数のトレンチ内で露出された前記第１ビットライン部分を覆う複数の第２ビットライン部分を前記複数のトレンチ内にそれぞれ形成する段階と、を含むことができる。前記複数の第２ビットライン部分を形成した後、前記第１ビットライン部分と前記第２ビットライン部分との反応を誘導して、前記第１ビットライン部分と前記第２ビットライン部分との間に前記反応の結果物からなる第３ビットライン部分を形成する段階をさらに含むことができる。
本発明の第１様態による半導体素子の製造方法は、前記基板内に互いに平行に延びる複数の第１素子分離膜部分を形成する工程をさらに含むことができる。そして、前記複数の埋め込みビットラインを形成する工程は、前記複数の第１素子分離膜部分をそれぞれ一部除去して、前記活性領域を一部露出させる複数のトレンチを形成する工程と、前記複数のトレンチそれぞれの底部の一部空間に前記活性領域に接する複数の第１ビットライン部分を形成する工程と、を含むことができる。
前記複数の第１ビットライン部分を形成した後、前記活性領域と前記第１ビットライン部分との反応を誘導して、前記第１ビットライン部分と前記活性領域との間に前記反応の結果物からなる第２ビットライン部分を形成する工程をさらに含むことができる。
本発明の第１様態による半導体素子の製造方法は、前記複数の埋め込みワードラインを形成する前に、前記基板内に前記複数の活性領域を定義する素子分離膜を形成する工程と、前記基板内に複数の第１ソース／ドレイン領域を形成する工程と、をさらに含むことができる。そして、前記複数の埋め込みビットラインを形成する工程は、前記基板内に第１イオン注入領域を形成する工程と、前記第１イオン注入領域上に前記第１イオン注入領域に接する第２イオン注入領域を形成する工程と、前記基板内に前記第１イオン注入領域及び第２イオン注入領域を貫通するように、前記素子分離膜の一部である複数の第１素子分離膜部分を形成して、前記第１イオン注入領域は前記複数の埋め込みビットラインに分離させ、前記第２イオン注入領域は前記複数の第１ソース／ドレイン領域に分離させる工程を含むことができる。
前記素子分離膜を形成する段階は、前記複数の第１素子分離膜部分を、前記埋め込みビットラインと平行方向に沿って延びるように形成する段階と、前記複数の第１素子分離膜部分と交差しつつ、前記第１素子分離膜部分の延長方向と異なる方向に延びる複数の第２素子分離膜部分を形成する段階と、を含むことができる。
本発明の第１様態による半導体素子の製造方法で、前記複数の埋め込みワードラインを形成する前に、前記複数の第２素子分離膜部分から選択される互いに隣接する２つの第２素子分離膜部分間の活性領域を一部エッチングして、前記活性領域を露出させるトレンチを形成する工程と、前記トレンチの内壁で露出される活性領域の表面にゲート絶縁膜を形成する工程と、を含むことができる。そして、前記複数の埋め込みワードラインを形成するために、前記ゲート絶縁膜上に前記トレンチの一部のみを満たす導電層を形成する工程と、を含むことができる。
また、前記複数の埋め込みワードラインを形成する前に、前記第２素子分離膜部分の一部と前記活性領域の一部とをエッチングして、前記第２素子分離膜部分及び前記活性領域を同時に露出させるトレンチを形成する工程と、前記トレンチの内壁で露出される活性領域の表面にゲート絶縁膜を形成する工程と、を含むことができる。そして、前記複数の埋め込みワードラインを形成するために、前記ゲート絶縁膜上に前記トレンチの一部のみを満たす導電層を形成する工程を含むことができる。
また、前記複数の埋め込みワードラインを形成した後、複数の活性領域のうち前記基板の上面で露出される部分に、前記複数の第１ソース／ドレイン領域に対面する複数の第２ソース／ドレイン領域を形成する工程をさらに含むことができる。
本発明の第１様態による半導体素子の製造方法で、前記複数の埋め込みワードラインは、それぞれその両側壁が前記活性領域に対面するように形成されうる。前記複数の活性領域から選択される１つの活性領域内で、前記第２ソース／ドレイン領域は、前記基板の上面で前記埋め込みワードラインを中心として互いに離隔した２つの領域に形成されうる。
また、前記第２ソース／ドレイン領域の互いに離隔した２つの領域にそれぞれ連結される下部電極を持つキャパシタを、前記埋め込みワードライン上に形成する工程をさらに含むことができる。ここで、前記下部電極は、前記第２ソース／ドレイン領域の互いに離隔した２つの領域に直接接するように形成されうる。
また、前記下部電極を形成する前に、前記第２ソース／ドレイン領域の互いに離隔した２つの領域に直接接する導電性ランディングパッドを形成する工程をさらに含むことができる。そして、前記下部電極は、前記導電性ランディングパッドに直接接するように形成されうる。
本発明の第１様態による半導体素子の製造方法で、前記複数の埋め込みワードラインはそれぞれ、その両側壁のうち一側壁は前記活性領域に対面し、前記両側壁のうち他の一側壁は前記素子分離膜に対面するように形成されうる。前記複数の活性領域から選択される１つの活性領域内で、前記第２ソース／ドレイン領域は、前記基板の上面で短絡なしに延びるように形成されうる。
また、前記他の目的を達成するために、本発明の第２様態による半導体素子の製造方法では、基板の内部に第１イオン注入領域を形成する工程と、前記基板の内部で前記第１イオン注入領域上に、前記第１イオン注入領域に接する第２イオン注入領域を形成する工程と、前記基板に前記第１イオン注入領域及び第２イオン注入領域を貫通する複数の第１素子分離膜部分を形成して、前記第１イオン注入領域を複数の埋め込みビットラインに分離させると同時に、前記第２イオン注入領域を複数の第１ソース／ドレイン領域に分離させる工程と、前記基板内に前記複数の第１素子分離膜部分と交差しつつ互いに平行に延びる複数の第２素子分離膜部分を形成して、前記複数の第１素子分離膜部分及び前記複数の第２素子分離膜部分により前記基板において複数の活性領域を定義する工程と、前記複数の活性領域内に前記基板の上面より低いレベルの上面を持ち、前記複数の第２素子分離膜部分と平行に延びる複数の埋め込みワードラインを形成する工程と、前記基板の上面で露出される前記活性領域の表面に、前記第１ソース／ドレイン領域に対面する第２ソース／ドレイン領域を形成する工程と、を含むことができる。
本発明による半導体素子は、ソース／ドレイン領域とビットラインとの電気的連結のための別途の導電性コンタクトプラグと、ソース／ドレイン領域とキャパシタの下部電極との電気的連結のための別途の導電性コンタクトプラグとを必須構成としなくても、高度にスケーリングされた高集積半導体メモリ素子を具現できる構造を持つ。したがって、微細ピッチで反復される導電層間の短絡による欠陥発生可能性を最小化でき、高集積化に有利な構造かつ高い信頼性を提供できる。
本発明の技術的思想による、第１実施形態による半導体素子のレイアウトである。 図１のＸ１−Ｘ１’線断面及びＹ１−Ｙ１’線断面を示す断面図である。 図１及び図２に示した素子分離膜の平面図である。 図３のＸ２−Ｘ２’線断面図である。 図３のＹＡ２−ＹＡ２’線断面図である。 図３のＹＢ２−ＹＢ２’線断面図である。 本発明の技術的思想による、第２実施形態による半導体素子のレイアウトである。 図７のＸ３−Ｘ３’線断面及びＹ３−Ｙ３’線断面を示す断面図である。 本発明の技術的思想による、第３実施形態による半導体素子のレイアウトである。 図９のＸ４−Ｘ４’線断面、ＹＡ４−ＹＡ４’線断面、ＹＢ４−ＹＢ４’線断面を示す断面図である。 本発明の技術的思想による、第４実施形態による半導体素子のレイアウトである。 図１１のＸ５−Ｘ５’線断面、ＹＡ５−ＹＡ５’線断面、ＹＢ５−ＹＢ５’線断面を示す断面図である。 本発明の技術的思想による、第５実施形態による半導体素子のレイアウトである。 図１３のＸ６−Ｘ６’線断面、ＹＡ６−ＹＡ６’線断面、ＹＢ６−ＹＢ６’線断面を示す断面図である。 本発明の技術的思想による、第６実施形態による半導体素子のレイアウトである。 図１５のＸ７−Ｘ７’線断面、ＹＡ７−ＹＡ７’線断面、ＹＢ７−ＹＢ７’線断面を示す断面図である。 本発明の技術的思想による、第７実施形態による半導体素子のレイアウトである。 図５５のＸ８−Ｘ８’線断面及びＹ８−Ｙ８’線断面を示す断面図である。 本発明の技術的思想による、第８実施形態による半導体素子のレイアウトである。 図１９のＸ９−Ｘ９’線断面及びＹ９−Ｙ９’線断面を示す断面図である。 本発明の技術的思想による、第９実施形態による半導体素子のレイアウトである。 図２１のＸ１０−Ｘ１０’線断面、ＹＡ１０−ＹＡ１０’線断面、ＹＢ１０−ＹＢ１０’線断面を示す断面図である。 本発明の技術的思想による、第１０実施形態による半導体素子のレイアウトである。 図２３のＸ１１−Ｘ１１’線断面、ＹＡ１１−ＹＡ１１’線断面、及びＹＢ１１−ＹＢ１１’線断面を示す断面図である。 本発明の技術的思想による、第１１実施形態による半導体素子のレイアウトである。 図２５のＸ１２−Ｘ１２’線断面、ＹＡ１２−ＹＡ１２’線断面、ＹＢ１２−ＹＢ１２’線断面を示す断面図である。 本発明の技術的思想による、第１２実施形態による半導体素子のレイアウトである。 図２７のＸ１３−Ｘ１３’線断面、ＹＡ１３−ＹＡ１３’線断面、ＹＢ１３−ＹＢ１３’線断面を示す断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１及び図２に示した本発明の技術的思想による、第１実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図７及び図８に示した本発明の技術的思想による、第２実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図７及び図８に示した本発明の技術的思想による、第２実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図７及び図８に示した本発明の技術的思想による、第２実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図９及び図１０に示した本発明の技術的思想による、第３実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１１及び図１２に示した本発明の技術的思想による、第４実施形態による半導体素子の例示的な製造過程を説明するための断面図である。 図１３及び図１４に示した本発明の技術的思想による、第５実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１３及び図１４に示した本発明の技術的思想による、第５実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１３及び図１４に示した本発明の技術的思想による、第５実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図１３及び図１４に示した本発明の技術的思想による、第５実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。 図５５及び図１８に示した本発明の技術的思想による、第７実施形態による半導体素子の例示的な製造過程を説明するために、工程順序によって示した断面図である。
次いで、本発明の技術的思想による実施形態について、添付図面を参照して詳細に説明する。しかし、本発明の技術的思想による実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の技術的思想による実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。添付図面で、同じ符号は同じ要素を意味する。さらに、添付図面の多様な要素及び領域は概略的に描かれたものである。したがって、本発明は添付図面に描かれた相対的なサイズや間隔により制限されない。
図１は、本発明の技術的思想による、第１実施形態による半導体素子１１００のレイアウトである。図１に例示されたレイアウトは、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、特に、４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。ここで、１Ｆは、最小フィーチャーサイズを意味する。
図２は、図１のＸ１−Ｘ１’線断面及びＹ１−Ｙ１’線断面を示す断面図である。
図１及び図２を参照すれば、本発明の技術的思想による、第１実施形態による半導体素子１１００は、基板１００に複数の活性領域１０８を定義する素子分離膜１０４を備える。前記基板１００は、例えば、Ｓｉ（シリコン）のような半導体からなる。
基板１００内には、前記活性領域１０８の上面１０８ｔより低いレベルの上面を持つ複数の埋め込みワードライン１５０が、基板１００の主面方向と平行な第１方向、例えば、水平方向（図１で“ｘ”方向）に延びている。図１及び図２の例で、前記複数の埋め込みワードライン１５０は、その両側壁及び底面が活性領域１０８により取り囲まれている。
前記埋め込みワードライン１５０と活性領域１０８との間には、ゲート絶縁膜１４８が形成されている。
図３は、図１及び図２の素子分離膜１０４の平面図である。図４は、図３のＸ２−Ｘ２’線断面図、図５は図３のＹＡ２−ＹＡ２’線断面図、そして図６は図３のＹＢ２−ＹＢ２’線断面図である。
図３、図４、図５及び図６に示したように、前記素子分離膜１０４は、前記第２方向（図３で“ｙ”方向）に沿って延びている複数の第１素子分離膜部分１０４ａと、前記複数の第１素子分離膜部分１０４ａと交差しつつ前記第１方向（図３の“ｘ”方向）に沿って延びている第２素子分離膜部分１０４ｂとを備える網状構造になっている。
前記第１素子分離膜部分１０４ａの第１幅Ｗａは、前記第２素子分離膜部分１０４ｂの第２幅Ｗｂより大きい。そして、第１素子分離膜部分１０４ａの厚さは、第２素子分離膜部分１０４ｂの厚さより大きい。すなわち、活性領域１０８の上面１０８ｔから第１素子分離膜部分１０４ａの底面までの第１距離Ｄａは、活性領域１０８の上面１０８ｔから第２素子分離膜部分１０４ｂの底面までの第２距離Ｄｂより大きい。したがって、第１素子分離膜部分１０４ａ及び第２素子分離膜部分１０４ｂの厚さの差によって、前記素子分離膜１０４の底面には凹凸形状の段差部分が存在する。
再び図１及び図２を参照すれば、基板１００内には、前記複数の埋め込みワードライン１５０より低いレベルの上面を持つ複数の埋め込みビットライン１２０が形成されている。前記複数の埋め込みビットライン１２０は、基板１００内で基板１００の主面延長方向と平行であり、かつ前記第１方向と異なる第２方向、例えば、垂直方向（図１で“ｙ”方向）に延びている。
図１及び図２の実施形態で、基板１００の上面から見る時、複数の埋め込みビットライン１２０から選択されるいずれか一つの埋め込みビットライン１２０は、前記複数の活性領域１０８のうち、前記第２方向（図１の“ｙ”方向）に沿って一列に配置された活性領域１０８と、前記一列に配置された複数の活性領域１０８それぞれとの間に位置している複数の第２素子分離膜部分１０４ｂとオーバーラップされるように形成できる。
前記活性領域１０８内には、埋め込みビットライン１２０に近接して活性領域１０８の下面に形成された第１ソース／ドレイン領域１３２と、前記活性領域１０８の上面に形成された第２ソース／ドレイン領域１３４とが形成されている。
図１及び図２の実施形態で、前記埋め込みワードライン１５０は、それぞれその両側壁及び底面が前記活性領域１０８により取り囲まれている。前記活性領域１０８内において埋め込みワードライン１５０の両側壁近辺には、前記第１ソース／ドレイン領域１３２と前記第２ソース／ドレイン領域１３４との間に、図２に矢印Ａで表示した方向の垂直チャンネルが形成されるチャンネル領域１０８Ｃがある。
基板１００の上面には、前記第２ソース／ドレイン領域１３４に電気的に連結されている下部電極１９２と、前記下部電極１９２の表面を覆う誘電膜１９４と、前記誘電膜１９４を介して前記下部電極１９２上に形成されている上部電極１９６とを備えるキャパシタ１９０が形成されている。
前記埋め込み（ｂｕｒｉｅｄ）ワードライン１５０と前記下部電極１９２との間には、絶縁層でなるキャッピング層１５２が形成されている。前記キャッピング層１５２は基板１００内に埋め立てられ（ｆｉｌｌｅｄ−ｉｎ）ている。したがって、前記キャッピング層１５２の上面が前記活性領域１０８の上面１０８ｔと同じレベルに位置できる。
図１及び図２に示した実施形態で、前記活性領域１０８の上面１０８ｔは前記埋め込みワードライン１５０を中心としてその両側にそれぞれ位置し、互いに離隔している第１上面１０８ｔ１及び第２上面１０８ｔ２を備える。そして、前記第２ソース／ドレイン領域１３４は、前記第１上面１０８ｔ１及び第２上面１０８ｔ２にそれぞれ形成されている。キャパシタ１９０の下部電極１９２は、前記第１上面１０８ｔ１及び第２上面１０８ｔ２でそれぞれ前記第２ソース／ドレイン領域１３４に直接接している。ここで、１つの下部電極１９２と前記第２ソース／ドレイン領域１３４との間には、互いに離隔している２つの接触領域で接触がなされる。
図１及び図２の実施形態を、４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用する場合、前記埋め込みワードライン１５０の幅は、前記埋め込みビットライン１２０の幅よりさらに小さい。例えば、前記埋め込みビットライン１２０の幅は１Ｆであり、前記埋め込みワードライン１５０の幅Ｗｗは１Ｆよりさらに小さい。また、活性領域１０８の第１方向（図１の“ｘ”方向）に沿う幅は、前記第２方向（図１の“ｙ”方向）での前記複数の埋め込みワードライン１５０の反復ピッチより小さい。
図７は、本発明の技術的思想による、第２実施形態による半導体素子１２００のレイアウトである。図７に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図８は、図７のＸ３−Ｘ３’線断面及びＹ３−Ｙ３’線断面を示す断面図である。
図７及び図８において、図１及び図２と同じ参照符号は同一部材を表し、ここでは、説明の簡略化のために、これらについての詳細な説明を省略する。
図７及び図８を参照すれば、下部電極１９２が埋め込みワードライン１５０の上方で、導電性ランディングパッド３８４を介して活性領域１０８の第１上面１０８ｔ１に形成された第２ソース／ドレイン領域１３４と、活性領域１０８の第２上面１０８ｔ２に形成された第２ソース／ドレイン領域１３４とに、それぞれ電気的に連結されている。
前記導電性ランディングパッド３８４は、導電性ポリシリコン、Ｗ（タングステン）のような金属、またはＴｉＮ（窒化チタン）のような金属窒化物からなる。または、前記導電性ランディングパッド３８４は、ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）工程を通じて形成された導電性単結晶シリコンからなってもよい。しかし、導電性ランディングパッド３８４を構成する材料は、前記例示された材料に限定されるものではない。前記導電性ランディングパッド３８４を構成する材料は、下部電極１９２と、第１上面１０８ｔ１及び第２上面１０８ｔ２にそれぞれ形成された第２ソース／ドレイン領域１３４との間の接触抵抗を低減する材料ならば十分である。前記導電性ランディングパッド３８４は、層間絶縁膜パターン３１０により分離される。
図９は、本発明の技術的思想による、第３実施形態による半導体素子１３００のレイアウトである。図９に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図１０は、図９のＸ４−Ｘ４’線断面、ＹＡ４−ＹＡ４’線断面、ＹＢ４−ＹＢ４’線断面を示す断面図である。
図９及び図１０において、図１及び図２におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図９及び図１０を参照すれば、基板１００内には、複数の埋め込みワードライン１５０より低いレベルの上面を持つ複数の埋め込みビットライン４２０が形成されている。前記複数の埋め込みビットライン４２０は、基板１００内で基板１００の主面方向と平行であり、かつ前記第１方向（図９で“ｘ”方向）に垂直の第２方向（図９で“ｙ”方向）に延びている。
基板１００の上面から見る時、複数の埋め込みビットライン４２０は、それぞれ互いに一体に連結されている第１ビットライン部分４２２、第２ビットライン部分４２４、及び第３ビットライン部分４２６を備える。
前記第１ビットライン部分４２２は、複数の活性領域１０８のうち、第２方向（図９で“ｙ”方向）に沿って一列に配置された複数の活性領域１０８と、前記一列に配置された複数の活性領域１０８との間にそれぞれ位置している複数の第２素子分離膜部分１０４ｂとオーバーラップされるように形成される。
前記第２ビットライン部分４２４は、第１ビットライン部分４２２から第１方向（図９で“ｘ”方向）に延びている。前記第１素子分離膜部分１０４ａによりその一部が取り囲まれる。
前記第３ビットライン部分４２６は、前記第１ビットライン部分４２２と前記第２ビットライン部分４２４との間に形成されている。
前記第１ビットライン部分４２２、第２ビットライン部分４２４、第３ビットライン部分４２６は、互いに異なる物質からなりうる。例えば、前記第１ビットライン部分４２２は、基板１００の内部で不純物がイオン注入されて形成されたイオン注入領域として形成される。前記第２ビットライン部分４２４は、金属または金属窒化物からなる。そして、前記第３ビットライン部分４２６は、金属シリサイドからなる。例えば、前記第３ビットライン部分４２６は、基板１００、特に第１ビットライン部分４２２を構成しているＳｉと、前記第２ビットライン部分４２４に含まれた金属成分と同種の金属成分とのシリサイド反応結果物である金属シリサイドからなる。
図１１は、本発明の技術的思想による、第４実施形態による半導体素子１４００のレイアウトである。図１１に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図１２は、図１１のＸ５−Ｘ５’線断面、ＹＡ５−ＹＡ５’線断面、ＹＢ５−ＹＢ５’線断面を示す断面図である。
図１１及び図１２において、図１及び図２、そして図９及び図１０と同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図１１及び図１２を参照すれば、下部電極１９２が、埋め込みワードライン１５０の上方で導電性ランディングパッド５８４を介して、活性領域１０８の第１上面１０８ｔ１に形成された第２ソース／ドレイン領域１３４と、活性領域１０８の第２上面１０８ｔ２に形成された第２ソース／ドレイン領域１３４とにそれぞれ電気的に連結されている。
前記導電性ランディングパッド５８４についてのさらに詳細な事項は、図７及び図８を参照して導電性ランディングパッド３８４について説明した通りである。前記導電性ランディングパッド５８４は、層間絶縁膜パターン３１０により分離される。
図１３は、本発明の技術的思想による、第５実施形態による半導体素子１５００のレイアウトである。図１３に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図１４は、図１３のＸ６−Ｘ６’線断面、ＹＡ６−ＹＡ６’線断面、ＹＢ６−ＹＢ６’線断面を示す断面図である。
図１３及び図１４において、図１及び図２におけると同じ参照符号は同一部材を表し、ここでは、説明の簡略化のために、これらについての詳細な説明を省略する。
図１３及び図１４を参照すれば、基板１００内には、複数の埋め込みワードライン１５０より低いレベルの上面を持つ複数の埋め込みビットライン５２０が形成されている。前記複数の埋め込みビットライン５２０は、基板１００内で基板１００の主面延長方向と平行であり、かつ第１方向（図１３で“ｘ”方向）に垂直の第２方向（図１３で“ｙ”方向）に延びている。
複数の埋め込みビットライン５２０は、互いに一体に連結されている第１ビットライン部分５２４及び第２ビットライン部分５２６を備える。
前記第１ビットライン部分５２４は、前記第１素子分離膜部分１０４ａによりその一部が取り囲まれるように、活性領域１０８の側壁から第１方向（図１３で“ｘ”方向）に所定幅ほど延びている形状を持つ。
前記第２ビットライン部分５２６は、基板１００の上面から見る時、複数の活性領域１０８のうち、第２方向（図１３で“ｙ”方向）に沿って一列に配置された複数の活性領域１０８と、前記一列に配置された複数の活性領域１０８との間にそれぞれ位置している複数の第２素子分離膜部分１０４ｂとそれぞれオーバーラップされるように形成される。
前記第１ビットライン部分５２４及び第２ビットライン部分５２６は、互いに異なる物質からなりうる。例えば、前記第１ビットライン部分５２４は、金属または金属窒化物からなる。そして、前記第２ビットライン部分５２６は、金属シリサイドからなる。例えば、前記第２ビットライン部分５２６は、基板１００を構成しているＳｉと、前記第１ビットライン部分５２４に含まれた金属成分と同種の金属成分とのシリサイド反応結果物である金属シリサイドからなる。
図１３及び図１４の実施形態で、前記埋め込みワードライン１５０は、それぞれその両側壁及び底面が前記活性領域１０８により取り囲まれている。前記活性領域１０８内で埋め込みワードライン１５０の両側壁近辺には、第１ソース／ドレイン領域１３２と前記第２ビットライン部分４２６上にある第２ソース／ドレイン領域１３４との間に、図１４に矢印Ａで表示した方向の垂直チャンネルが形成される。
図１５は、本発明の技術的思想による、第６実施形態による半導体素子１６００のレイアウトである。図１５に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図１６は、図１５のＸ７−Ｘ７’線断面、ＹＡ７−ＹＡ７’線断面、ＹＢ７−ＹＢ７’線断面を示す断面図である。
図１５及び図１６において、図１及び図２、そして図１３及び図１４におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図１５及び図１６を参照すれば、下部電極１９２が、埋め込みワードライン１５０の上方で導電性ランディングパッド６８４を介して、活性領域１０８の第１上面１０８ｔ１に形成された第２ソース／ドレイン領域１３４と、活性領域１０８の第２上面１０８ｔ２に形成された第２ソース／ドレイン領域１３４とにそれぞれ電気的に連結されている。
前記導電性ランディングパッド６８４についてのさらに詳細な事項は、図７及び図８を参照して導電性ランディングパッド３８４について説明した通りである。前記導電性ランディングパッド６８４は、層間絶縁膜パターン３１０により分離される。
図５５は、本発明の技術的思想による、第７実施形態による半導体素子１７００のレイアウトである。図５５に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図１８は、図５５のＸ８−Ｘ８’線断面及びＹ８−Ｙ８’線断面を示す断面図である。
図５５及び図１８において、図１及び図２におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図５５及び図１８の実施形態は、図１及び図２の実施形態とほぼ類似している。但し、図５５及び図１８の実施形態で、図１及び図２の実施形態と異なる構成のうち一つは、埋め込みワードライン７５０の両側壁のうち一つである第１側壁７５０Ｓ１は、活性領域１０８Ａにより取り囲まれ、前記第１側壁７５０Ｓ１の反対側である第２側壁７５０Ｓ２は、素子分離膜１０４の第２素子分離膜部分１０４ｂにより取り囲まれる。
また、図５５及び図１８の実施形態で、図１及び図２の実施形態と異なる構成のうち他の一つは、第２素子分離膜部分１０４ｂが第２側壁に沿ってゲート絶縁膜７４８に隣接し、活性領域１０８Ａの上面１０８Ａｔが、埋め込みワードライン７５０の第１側壁７５０Ｓ１上に形成されたゲート絶縁膜７４８からそれに隣接する第２素子分離膜部分１０４ｂまで短絡なしに延びている。
前記活性領域１０８Ａの上面１０８Ａｔには第２ソース／ドレイン領域７３４が形成されている。複数の活性領域１０８Ａの上面には、それぞれの活性領域１０８Ａ毎に１つの前記第２ソース／ドレイン領域７３４が形成されている。
また、キャパシタ１９０の下部電極１９２は、下部電極１９２の接触領域で前記第２ソース／ドレイン領域７３４に直接接している。キャッピング層７５２は図２のキャッピング層１５２と同一である。
図１９は、本発明の技術的思想による、第８実施形態による半導体素子１８００のレイアウトである。図１９に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図２０は、図１９のＸ９−Ｘ９’線断面及びＹ９−Ｙ９’線断面を示す断面図である。
図１９及び図２０において、図１及び図２、そして図５５及び図１８におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図１９及び図２０を参照すれば、下部電極１９２が、埋め込みワードライン７５０の上方で導電性ランディングパッド８８４を介して、活性領域１０８Ａの上面１０８Ａｔに形成された第２ソース／ドレイン領域７３４に電気的に連結されている。
前記導電性ランディングパッド８８４についてのさらに詳細な事項は、図７及び図８を参照して導電性ランディングパッド３８４について説明した通りである。前記導電性ランディングパッド８８４は、層間絶縁膜パターン３１０により分離される。
図２１は、本発明の技術的思想による、第９実施形態による半導体素子１９００のレイアウトである。図２１に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図２２は、図２１のＸ１０−Ｘ１０’線断面、ＹＡ１０−ＹＡ１０’線断面、ＹＢ１０−ＹＢ１０’線断面を示す断面図である。
図２１及び図２２において、図１及び図２、図５５及び図１８におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図２１及び図２２を参照すれば、基板１００内には、複数の埋め込みワードライン７５０より低いレベルの上面を持つ複数の埋め込みビットライン９２０が形成されている。前記複数の埋め込みビットライン９２０は、基板１００内で基板１００の主面延長方向と平行であり、かつ第１方向（図２１で“ｘ”方向）に垂直の第２方向（図２１で“ｙ”方向）に延びている。
複数の埋め込みビットライン９２０は、互いに一体に連結されている第１ビットライン部分９２２、第２ビットライン部分９２４、第３ビットライン部分９２６を備える。
前記第１ビットライン部分９２２は、基板１００の上面から見る時、複数の活性領域１０８のうち、第２方向（図２１で“ｙ”方向）に沿って一列に配置された複数の活性領域１０８Ａと、前記一列に配置された複数の活性領域１０８Ａの間にそれぞれ位置している複数の第２素子分離膜部分１０４ｂとそれぞれオーバーラップする構成を持つように形成される。
前記第２ビットライン部分９２４は、第１ビットライン部分９２２から第１方向（図２１で“ｘ”方向）に延びている。前記第１素子分離膜部分１０４ａによりその一部が取り囲まれる。
前記第３ビットライン部分９２６は、前記第１ビットライン部分９２２と前記第２ビットライン部分９２４との間に形成されている。
前記第１ビットライン部分９２２、第２ビットライン部分９２４、第３ビットライン部分９２６は、互いに異なる物質からなりうる。例えば、前記第１ビットライン部分９２２は、基板１００内部のイオン注入された領域で形成される。前記第２ビットライン部分９２４は金属または金属窒化物からなる。そして、前記第３ビットライン部分９２６は金属シリサイドからなる。例えば、前記第３ビットライン部分９２６は、基板１００を構成しているＳｉと、前記第２ビットライン部分９２４に含まれた金属成分と同種の金属成分とのシリサイド反応結果物である金属シリサイドからなる。
前記第１ビットライン部分９２２、第２ビットライン部分９２４、第３ビットライン部分９２６は、図９及び図１０に示した第１ビットライン部分４２２、第２ビットライン部分４２４、第３ビットライン部分４２６の形成工程と同じ工程により形成される。図９及び図１０に示した第１ビットライン部分４２２、第２ビットライン部分４２４、第３ビットライン部分４２６の形成工程についての詳細な事項は、図４７ないし図５４を参照して後述する。
図２３は、本発明の技術的思想による、第１０実施形態による半導体素子２０００のレイアウトである。図２３に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図２４は、図２３のＸ１１−Ｘ１１’線断面、ＹＡ１１−ＹＡ１１’線断面、ＹＢ１１−ＹＢ１１’線断面を示す断面図である。
図２３及び図２４において、図１及び図２、図５５及び図１８、そして図２１及び図２２におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図２３及び図２４を参照すれば、下部電極１９２が、埋め込みワードライン７５０の上方で導電性ランディングパッド１０８４を介して、活性領域１０８Ａの上面１０８Ａｔに形成された第２ソース／ドレイン領域１３４に電気的に連結されている。
前記導電性ランディングパッド１０８４についてのさらに詳細な事項は、図７及び図８を参照して導電性ランディングパッド３８４について説明した通りである。
図２５は、本発明の技術的思想による、第１１実施形態による半導体素子２１００のレイアウトである。図２５に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。前記導電性ランディングパッド１０８４は、層間絶縁膜パターン３１０により分離される。
図２６は、図２５のＸ１２−Ｘ１２’線断面、ＹＡ１２−ＹＡ１２’線断面、ＹＢ１２−ＹＢ１２’線断面を示す断面図である。
図２５及び図２６において、図１及び図２、そして図５５及び図１８におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図２５及び図２６を参照すれば、基板１００内には、複数の埋め込みワードライン７５０より低いレベルの上面を持つ複数の埋め込みビットライン１１２０が形成されている。前記複数の埋め込みビットライン１１２０は、基板１００内で基板１００の主面延長方向と平行であり、かつ第１方向（図２５で“ｘ”方向）に垂直の第２方向（図２５で“ｙ”方向）に延びている。
複数の埋め込みビットライン１１２０は、互いに一体に連結されている第１ビットライン部分１１２４及び第２ビットライン部分１１２６を備える。
前記第１ビットライン部分１１２４は、前記第１素子分離膜部分１０４ａによりその一部が取り囲まれるように、活性領域１０８Ａの側壁から第１方向（図２５で“ｘ”方向）に所定幅ほど延びている形状を持つ。
前記第２ビットライン部分１１２６は、複数の活性領域１０８Ａのうち、第２方向（図２５で“ｙ”方向）に沿って一列に配置された複数の活性領域１０８Ａと、前記一列に配置された複数の活性領域１０８Ａの間にそれぞれ位置している一連の第２素子分離膜部分１０４ｂとそれぞれオーバーラップするように形成される。
前記第１ビットライン部分１１２４及び第２ビットライン部分１１２６は、互いに異なる物質からなりうる。例えば、前記第１ビットライン部分１１２４は、金属または金属窒化物からなる。そして、前記第２ビットライン部分１１２６は、金属シリサイドからなる。例えば、前記第２ビットライン部分１１２６は、基板１００を構成しているＳｉと、前記第１ビットライン部分１１２４に含まれた金属成分と同種の金属成分とのシリサイド反応結果物である金属シリサイドからなる。
図２５及び図２６の実施形態で、前記埋め込みワードライン７５０の両側壁のうち一つである第１側壁７５０Ｓ１は、活性領域１０８により取り囲まれ、前記第１側壁７５０Ｓ１の反対側である第２側壁７５０Ｓ２は、素子分離膜１０４の第２素子分離膜部分１０４ｂにより取り囲まれる。活性領域１０８Ａ内で埋め込みワードライン７５０の第１側壁７５０Ｓ１近辺には、第１ソース／ドレイン領域１３２と、前記第２ビットライン部分１１２６の上にある第２ソース／ドレイン領域１３４との間に、図２６に矢印Ａで表示した方向の垂直チャンネルが形成される。
前記第１ビットライン部分１１２４及び第２ビットライン部分１１２６は、図１３及び図１４に示した第１ビットライン部分５２４及び第２ビットライン部分５２６の形成工程と同じ工程により形成される。図１３及び図１４に示した第１ビットライン部分１１２４及び第２ビットライン部分１１２６の形成工程についての詳細な事項は、図５６ないし図５９を参照して後述する。
図２７は、本発明の技術的思想による、第１２実施形態による半導体素子２２００のレイアウトである。図２７に例示されたレイアウトは、例えば、ＤＲＡＭ、特に４Ｆ２の単位セルサイズを持つＤＲＡＭメモリセルに適用できる。
図２８は、図２７のＸ１３−Ｘ１３’線断面、ＹＡ１３−ＹＡ１３’線断面、ＹＢ１３−ＹＢ１３’線断面を示す断面図である。
図２７及び図２８において、図１及び図２、図５５及び図１８、そして図２５及び図２６におけると同じ参照符号は同一部材を表し、ここでは説明の簡略化のために、これらについての詳細な説明を省略する。
図２７及び図２８を参照すれば、下部電極１９２が、埋め込みワードライン７５０の上方で導電性ランディングパッド１２８４を介して、活性領域１０８の上面１０８ｔに形成された第２ソース／ドレイン領域１３４にそれぞれ電気的に連結されている。
前記導電性ランディングパッド１２８４についてのさらに詳細な事項は、図７及び図８を参照して導電性ランディングパッド３８４について説明した通りである。前記導電性ランディングパッド１２８４は、層間絶縁膜パターン３１０により分離される。
次いで、本発明の技術的思想による、第１ないし第１２実施形態による半導体素子１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００の製造過程について詳細に説明する。
図２９ないし図４３は、本発明の技術的思想による、第１実施形態による半導体素子１１００の例示的な製造過程を説明するために、工程順序によって示した断面図である。
図２９ないし図４３には、図２に示した図１のＸ１−Ｘ１’線断面及びＹ１−Ｙ１’線断面部分に対応する部分の断面構造が示されている。
図２９を参照すれば、基板１００、例えば、シリコン基板内に不純物イオンを注入して、前記基板１００の上面から第１深さＤ１に、埋め込みビットライン形成用第１イオン注入領域１２０ＢＬを形成する。例えば、前記第１イオン注入領域１２０ＢＬを形成するために前記基板１００にｎ型不純物を注入する。
前記第１イオン注入領域１２０ＢＬは、前記基板１００の全面に形成される。
前記基板１００内に、第１ソース／ドレイン形成用第２イオン注入領域１３２ＳＤを形成する。前記第２イオン注入領域１３２ＳＤは、前記第１イオン注入領域１２０ＢＬ上で前記第１イオン注入領域１２０ＢＬと接するように形成される。前記第２イオン注入領域１３２ＳＤは、基板１００内で第１深さＤ１より浅い第２深さＤ２に形成される。
次いで、前記基板１００の上面を一部露出させるように、前記基板１００上に第１パッド酸化膜パターン１１２及び第１マスクパターン１１４の積層構造を形成する。前記第１マスクパターン１１４は、窒化膜またはポリシリコン膜からなるハードマスクパターンで形成される。または、前記第１マスクパターン１１４は、前記ハードマスクパターンとフォトレジストパターンの積層構造になる。
図３０を参照すれば、前記第１マスクパターン１１４をエッチングマスクとして利用して露出された基板１００をエッチングして、前記基板１００に前記第１深さＤ１より深い第３深さＤ３の底面を持つ複数の第１トレンチ１３６を形成する。前記複数の第１トレンチ１３６は、基板１００で一定の方向（図１で“ｙ”方向）に沿って互いに平行に延びる複数のラインパターン形状を持つ。
前記複数の第１トレンチ１３６が形成されることによって、基板１００内で第１イオン注入領域１２０ＢＬ及び第２イオン注入領域１３２ＳＤが、それぞれ複数の第１ソース／ドレイン領域１３２及び複数の埋め込みビットライン１２０に分離される。
図３１を参照すれば、前記複数の第１トレンチ１３６の内部を完全に満たすように前記基板１００上に絶縁物質を蒸着した後、前記基板１００の上面が露出するまで前記蒸着された絶縁物質を平坦化して、前記複数の第１トレンチ１３６の内部を満たす複数の第１素子分離膜部分１０４ａを形成する。
前記第１素子分離膜部分１０４ａを構成する絶縁物質は、酸化物、例えば、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）からなる。
図３２を参照すれば、前記基板１００の上面を一部露出させるように、前記第１素子分離膜部分１０４ａの上面及び前記基板１００の上面に、第２パッド酸化膜パターン１２２Ｐ及び第２マスクパターン１２４Ｐの積層構造を形成する。前記第２マスクパターン１２４Ｐは、窒化膜またはポリシリコン膜からなるハードマスクパターンで形成される。または、前記第２マスクパターン１２４Ｐは、前記ハードマスクパターンとフォトレジストパターンとの積層構造になる。
図３３を参照すれば、前記第２マスクパターン１２４Ｐをエッチングマスクとして利用して露出された基板１００をエッチングして、前記基板１００に前記第１深さＤ１より浅い第４深さＤ４の底面を持つ複数の第２トレンチ１３８を形成する。前記複数の第２トレンチ１３８は、基板１００で一定の方向（図１で“ｙ”方向）に沿って互いに平行に延びる複数のラインパターン形状を持つ。
図３４を参照すれば、基板１００上に複数の第２トレンチ１３８の内部を完全に満たす絶縁層を形成した後、前記第２マスクパターン１２４Ｐの上面が露出されるまで前記絶縁層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）またはエッチバックして、複数の第２トレンチ１３８の内部を満たす複数の第２素子分離膜部分１０４ｂを形成する。
前記第２素子分離膜部分１０４ｂを構成する絶縁層は、酸化物、例えば、ＴＯＳＺからなる。
前記第２素子分離膜部分１０４ｂは、前記第１素子分離膜部分１０４ａと交差しつつ、前記第１素子分離膜部分１０４ａの延長方向に直交する方向に延長できる。前記第１素子分離膜部分１０４ａ及び第２素子分離膜部分１０４ｂは、アイランド状の複数の活性領域１０８を定義する網状構造の素子分離膜１０４を構成できる（図３、図４、図５及び図６参照）。
次いで、前記第２パッド酸化膜パターン１２２及び第２マスクパターン１２４の積層構造を再びパターニングして、互いに隣接する２つの第２素子分離膜部分１０４ｂの間に位置する活性領域１０８の上面を露出させる第２パッド酸化膜パターン１２２Ｐ及び第２マスクパターン１２４Ｐの積層構造を形成する。
次いで、第２マスクパターン１２４Ｐをエッチングマスクとして利用して前記露出された活性領域１０８をエッチングして、前記活性領域１０８にワードライン形成用第３トレンチ１４０を形成する。
図３５を参照すれば、前記第３トレンチ１４０の内壁に露出する活性領域１０８の表面にゲート絶縁膜１４８を形成する。例えば、前記ゲート絶縁膜１４８は熱酸化膜で形成される。
図３６を参照すれば、第３トレンチ１４０内のゲート絶縁膜１４８上に埋め込みワードライン１５０を形成する。
前記埋め込みワードライン１５０は、活性領域１０８内で基板１００の上面より低いレベルの上面を持つ。したがって、埋め込みワードライン１５０が形成された後、前記埋め込みワードライン１５０上で前記第３トレンチ１４０の入口側の一部空間が残る。前記埋め込みワードライン１５０は、複数の第２素子分離膜部分１０４ｂと平行に延びる。
前記埋め込みワードライン１５０を形成するために、まず前記ゲート絶縁膜１４８が形成された図３５の結果物上に、第３トレンチ１４０内部を完全に満たす導電層を形成した後、前記導電層を再びエッチバックして、第３トレンチ１４０内に前記埋め込みワードライン１５０が残るようにする。
前記埋め込みワードライン１５０は、ドーピングされたポリシリコンからなる。または、前記埋め込みワードライン１５０は、Ｗ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、Ｔａ、Ｒｕなどの金属からなる。または、前記埋め込みワードライン１５０は、ＴｉＮ、Ｔｉ／ＴｉＮ、ＷＮ、Ｗ／ＷＮ、ＴａＮ、Ｔａ／ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮなどの金属窒化物からなってもよい。
図３７を参照すれば、前記第３トレンチ１４０の入口側の内部空間を完全に満たすように、前記埋め込みワードライン１５０及び前記第２マスクパターン１２４Ｐ上に絶縁層を形成した後、前記第２マスクパターン１２４Ｐの上面が露出されるまで前記絶縁層を再びエッチバックまたはＣＭＰして、前記第３トレンチ１４０の入口側の内部空間を完全に満たすキャッピング層１５２を形成する。
前記キャッピング層１５２を構成する絶縁層は、酸化物または窒化物からなる。
図３８を参照すれば、前記キャッピング層１５２が形成された図３７の結果物から第２マスクパターン１２４Ｐを除去して、前記第２パッド酸化膜パターン１２２Ｐを露出させる。
図３９を参照すれば、前記第２パッド酸化膜パターン１２２Ｐをウェットエッチング方法により除去する。この時、第２パッド酸化膜パターン１２２Ｐと共に外部に露出されている第２素子分離膜部分１０４ｂ及びキャッピング層１５２がそれぞれ酸化膜からなっている場合、前記第２パッド酸化膜パターン１２２Ｐが除去される時、前記第２素子分離膜部分１０４ｂ及びキャッピング層１５２もこれらの上部から所定厚さほど除去されて、前記基板１００の上面のレベルとほぼ類似したレベルの上面を持つ第２素子分離膜部分１０４ｂ及びキャッピング層１５２が得られる。
第２パッド酸化膜パターン１２２Ｐ、第２素子分離膜部分１０４ｂ及びキャッピング層１５２のウェットエッチングには、ＨＦエッチング液、ＬＡＬ溶液（ＨＦ＋ＮＨ４Ｆ＋純水）、またはこれらの組み合わせを利用する。
図４０を参照すれば、前記基板１００の上面から不純物イオンを注入して、前記活性領域１０８の表面に第２ソース／ドレイン領域１３４を形成する。
前記第２ソース／ドレイン領域１３４の形成のためのイオン注入工程は、基板１００の周辺回路領域（図示せず）に形成される周辺回路用トランジスタ（図示せず）のソース／ドレイン領域形成のためのイオン注入工程と同時に行われる。
図４１を参照すれば、前記第２ソース／ドレイン領域１３４及びキャッピング層１５２上に、前記第２ソース／ドレイン領域１３４に直接接する下部電極１９２を形成する。
前記下部電極１９２を形成するために、まず第１素子分離膜部分１０４ａ及び第２素子分離膜部分１０４ｂ上に、複数のストレージノードホール１８０ｈが形成された犠牲絶縁膜パターン１８０を形成する。前記犠牲絶縁膜パターン１８０のストレージノードホール１８０ｈを通じて、前記キャッピング層１５２と前記キャッピング層１５２の両側にある第２ソース／ドレイン領域１３４とがそれぞれ露出される。
前記犠牲絶縁膜パターン１８０は、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＨＤＰ酸化物（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ｏｘｉｄｅ）、ＰＥＯＸ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｏｘｉｄｅ）、ポリシラザン系無機ＳＯＧ膜（ＴＯＳＺ）などからなる。図示していないが、前記犠牲絶縁膜パターン１８０は、その底部に形成されたエッチング阻止層を含む。前記エッチング阻止層は、前記ストレージノードホール１８０ｈの形成のためのエッチング工程時にエッチングストッパーの役割を行える。
次いで、複数のストレージノードホール１８０ｈの内壁と犠牲絶縁膜パターン１８０の上面とに、それぞれ導電層を蒸着し、前記犠牲絶縁膜パターン１８０の上面が露出されるまで前記導電層をエッチバックして、前記導電層のうち複数のストレージノードホール１８０ｈ内に残っている部分が複数の下部電極１９２を形成する。前記複数の下部電極１９２は、図１及び図２に示した複数の下部電極１９２を構成する。
前記下部電極１９２は、Ｔｉ、ＴｉＮ、またはＴｉ及びＴｉＮが順次積層された構造（例えば、Ｔｉ／ＴｉＮ構造）にする。
前記下部電極１９２は、活性領域１０８の表面でキャッピング層１５２の両側にそれぞれ形成された第２ソース／ドレイン領域１３４に直接接している構成を持つ。したがって、本実施形態による工程を通じて得られる半導体素子は、１つの下部電極１９２のうち互いに離隔した２つの部分で、第２ソース／ドレイン領域１３４と直接接する構造を持つようになる。
図４２を参照すれば、前記犠牲絶縁膜パターン１８０を除去した後、前記下部電極１９２の表面を覆う誘電膜１９４を形成する。
前記犠牲絶縁膜パターン１８０を除去するために、ＨＦエッチング液、ＬＡＬ溶液（ＨＦ＋ＮＨ４Ｆ＋純水）、またはこれらの組み合わせを利用する。
図４３を参照すれば、前記誘電膜１９４上に上部電極１９６を形成してキャパシタ１９０を完成する。
図４４ないし図４６は、本発明の技術的思想による、第２実施形態による半導体素子１２００の例示的な製造過程を説明するために、工程順序によって示した断面図である。
図４４ないし図４６には、図８に示した図７のＸ３−Ｘ３’線断面及びＹ３−Ｙ３’線断面部分に対応する部分の断面構造が示されている。
図４４ないし図４６において、図２９ないし図４３と同じ参照符号は同一部材を表し、本例では、これらについての詳細な説明は省略する。
図４４を参照すれば、図２９ないし図４０を参照して説明したような工程を経て得られた結果物上に、複数の開口３１０ｈが形成されている層間絶縁膜パターン３１０を形成する。
前記層間絶縁膜パターン３１０に形成された複数の開口３１０ｈを通じて、キャッピング層１５２とキャッピング層１５２の両側にある第２ソース／ドレイン領域１３４とがそれぞれ露出する。
前記層間絶縁膜パターン３１０は酸化膜からなる。
図４５を参照すれば、前記層間絶縁膜パターン３１０に形成された複数の開口３１０内に導電物質を満たして、複数の導電性ランディングパッド３８４を形成する。
前記導電性ランディングパッド３８４は、たとえば、導電性ポリシリコン、Ｗのような金属、またはＴｉＮのような金属窒化物からなる。この場合、前記導電性ランディングパッド３８４を形成するために、層間絶縁膜パターン３１０に形成された複数の開口３１０を通じて露出されるキャッピング層１５２及び第２ソース／ドレイン領域１３４それぞれの上部と、層間絶縁膜パターン３１０の上部とに導電層を蒸着し、複数の開口３１０内に前記導電性ランディングパッド３８４のみ残るように、前記層間絶縁膜パターン３１０の上面が露出するまで前記導電層をエッチバックする工程を行う。
または、前記導電性ランディングパッド３８４は、ＳＥＧ工程を通じて形成した導電性単結晶シリコンからなる。
図４６を参照すれば、前記層間絶縁膜パターン３１０上に、複数の導電性ランディングパッド３８４を露出する複数のストレージノードホール１８０ｈが形成された犠牲絶縁膜パターン１８０を形成する。次いで、前記複数のストレージノードホール１８０ｈ内に、前記複数の導電性ランディングパッド３８４にそれぞれ接する複数の下部電極１９２を形成する。
次いで、図４２及び図４３を参照して説明したような工程を経て、前記複数の下部電極１９２上にそれぞれ誘電膜１９４及び上部電極１９６を形成して複数のキャパシタ１９０を形成する。
図４７ないし図５４は、本発明の技術的思想による、第３実施形態による半導体素子１３００の例示的な製造過程を説明するために、工程順序によって示した断面図である。
図４７ないし図５４には、図１０に示した図９のＸ４−Ｘ４’線断面、ＹＡ４−ＹＡ４’線断面、及びＹＢ４−ＹＢ４’線断面部分に対応する部分の断面構造が示されている。
図４７ないし図５４において、図２９ないし図４３におけると同じ参照符号は同一部材を表し、本例では、これらについての詳細な説明は省略する。
図４７を参照すれば、図２９ないし図３１を参照して説明したような工程を経て、基板１００に複数の第１素子分離膜部分１０４ａ、複数の埋め込みビットライン１２０、及び複数の第１ソース／ドレイン領域１３２を形成する。次いで、前記複数の第１素子分離膜部分１０４ａ毎に、その一部のみを露出させる開口４１０ｈが形成されたマスクパターン４１０を形成する。
前記複数の埋め込みビットライン１２０で、これらそれぞれの一部領域が、図９及び図１０に示した埋め込みビットライン４２０の第１ビットライン部分４２２を構成する。これについてのさらに詳細な事項は、図５０を参照して後述する。
前記マスクパターン４１０は、前記第１素子分離膜部分１０４ａに対してエッチング選択比を提供できる物質からなる。例えば、前記第１素子分離膜部分１０４ａが酸化膜からなっている場合、前記マスクパターン４１０は、窒化膜、ポリシリコン膜またはこれらの組み合わせからなる。
図４８を参照すれば、前記マスクパターン４１０をエッチングマスクとして利用して、前記第１素子分離膜部分１０４ａのうち露出された部分をエッチングして、第３深さＤ３の底面を持つ複数の第１トレンチ１３６それぞれの内部に、第３深さＤ３より浅い第５深さＤ５の底面を持つ複数の第４トレンチ４２８を形成する。前記第４トレンチ４２８の内部空間で埋め込みビットライン１２０の側壁が露出される。
次いで、前記マスクパターン４１０を除去する。
図４９を参照すれば、前記第４トレンチ４２８の内部空間のうち、底部に所定厚さの埋め込み導電層１２２を形成する。前記埋め込み導電層１２２は、図９及び図１０に示した埋め込みビットライン４２０の第２ビットライン部分４２４を構成できる。
前記埋め込み導電層１２２は、第４トレンチ４２８の内部空間に露出されている埋め込みビットライン１２０の側壁を覆うように形成される。前記埋め込み導電層１２２が形成された後、前記埋め込み導電層１２２の上面に前記第４トレンチ４２８の入口側上部空間が残るようになる。
前記埋め込み導電層１２２を形成するために、例えば、前記第４トレンチ４２８の内部空間を満たす導電層を前記第１素子分離膜部分１０４ａ及び基板１００上に形成した後、前記導電層をエッチバックして、第４トレンチ４２８内に前記埋め込み導電層１２２のみ残す。
前記埋め込み導電層１２２は、金属または金属窒化物からなる。例えば、前記埋め込み導電層１２２は、ＷまたはＷＮからなる。
図５０を参照すれば、埋め込みビットライン１２０に含まれたＳｉ成分と埋め込み導電層１２２に含まれた金属成分とのシリサイド反応を誘導して、前記埋め込みビットライン１２０と埋め込み導電層１２２との間に金属シリサイド層１２４を形成する。前記金属シリサイド層１２４は、前記埋め込みビットライン１２０のうち、その埋め込み導電層１２２側の側壁から一部がシリサイド化して形成されたものである。前記金属シリサイド層１２４は、例えば、タングステンシリサイドからなる。
前記金属シリサイド層１２４が形成された後、前記埋め込みビットライン１２０の幅は、金属シリサイド層１２４が形成される前の幅より狭くなる。このように狭くなった幅を持つ埋め込みビットライン１２０は、図９及び図１０に示した埋め込みビットライン４２０の第１ビットライン部分４２２を構成する。そして、前記金属シリサイド層１２４は、図９及び図１０に示した埋め込みビットライン４２０の第３ビットライン部分４２６を構成し、前記埋め込み導電層１２２は、埋め込みビットライン４２０の第３ビットライン部分４２６を形成する。
図５１を参照すれば、前記複数の第４トレンチ４２８内部を完全に満たすように前記基板１００上に絶縁物質を蒸着した後、前記基板１００の上面が露出されるまで前記蒸着された絶縁物質を平坦化して、前記複数の第４トレンチ４２８内部を満たす複数の第３素子分離膜部分１０６を形成する。
図９で、活性領域１０８の第１方向（図９で“ｘ”方向）の幅は、前記第１素子分離膜部分１０４ａ及び第３素子分離膜部分１０６により限定される。
前記第３素子分離膜部分１０６を構成する絶縁物質は、酸化物、例えばＴＯＳＺからなる。
図５２を参照すれば、前記基板１００の上面を一部露出させるように、前記第１素子分離膜部分１０４ａの上面、前記第３素子分離膜部分１０６の上面、及び前記基板１００の上面に第２パッド酸化膜パターン１２２Ｐ及び第２マスクパターン１２４Ｐの積層構造を形成する。前記第２パッド酸化膜パターン１２２Ｐ及び第２マスクパターン１２４Ｐの積層構造を形成する工程についてのさらに詳細な事項は、図３２を参照して説明した通りである。
図５３を参照すれば、図３３ないし図４０を参照して説明したような一連の工程と同じ方法で、活性領域１０８の表面に第２ソース／ドレイン領域１３４を形成する工程まで行う。
図５４を参照すれば、図４１ないし図４３を参照して説明したような工程を順次に行って、図５３の結果物上にキャパシタ１９０を形成する。
図５５は、本発明の技術的思想による、第４実施形態による半導体素子１４００の例示的な製造過程を説明するための断面図である。
図５５には、図１２に示した図１１のＸ５−Ｘ５’線断面、ＹＡ５−ＹＡ５’線断面、及びＹＢ５−ＹＢ５’線断面部分に対応する部分の断面構造が示されている。
図５５において、図２９ないし図４３、図４４ないし図４６、そして図４７ないし図５４におけると同じ参照符号は同一部材を表し、本例ではこれらについての詳細な説明は省略する。
図５５を参照すれば、図４７ないし図５３を参照して説明したような工程を経て得られた結果物に対して、図４４及び図４５を参照して説明したような工程と同じ方法で、層間絶縁膜パターン３１０を形成する工程まで行う。
次いで、図４５を参照して導電性ランディングパッド３８４について説明したような方法で、前記層間絶縁膜パターン３１０を通じて露出される第２ソース／ドレイン領域１３４上に導電性ランディングパッド５８４を形成する。
次いで、図４６を参照して説明したような方法で、前記導電性ランディングパッド５８４にそれぞれ接する複数の下部電極１９２を形成し、前記複数の下部電極１９２上にそれぞれ誘電膜１９４及び上部電極１９６を形成して、複数のキャパシタ１９０を備える図１１及び図１２に示した結果物を形成する。
図５６ないし図５９は、本発明の技術的思想による、第５実施形態による半導体素子１５００の例示的な製造過程を説明するために、工程順序によって示した断面図である。
図５６ないし図５９には、図１４に示した図１３のＸ６−Ｘ６’線断面、ＹＡ６−ＹＡ６’線断面、及びＹＢ６−ＹＢ６’線断面部分に対応する部分の断面構造が示されている。
図５６ないし図５９において、図２９ないし図４３、図４４ないし図４６、そして図４７ないし図５４におけると同じ参照符号は同一部材を表し、本例では、これらについての詳細な説明は省略する。
図５６を参照すれば、図２９ないし図３１を参照して説明したような工程と類似した工程を経て、基板１００に複数の第１素子分離膜部分１０４ａ及び複数の第１ソース／ドレイン領域１３２を形成する。但し、本例では、図２９を参照して説明したような第１イオン注入領域１２０ＢＬの形成工程は省略する。その結果、図５６から分かるように、基板１００の内部で、複数の第１素子分離膜部分１０４ａの間の領域に複数の第１ソース／ドレイン領域１３２が形成される。
次いで、図４７を参照して説明したような方法で、前記複数の第１素子分離膜部分１０４ａそれぞれの一部のみを露出させる開口４１０ｈが形成されたマスクパターン４１０を形成する。
図５７を参照すれば、図４８及び図４９を参照して説明したような方法で、第１トレンチ１３６内に第４トレンチ４２８を形成し、前記第４トレンチ４２８の内部空間のうち、底部に所定厚さの埋め込み導電層１２２を形成する。前記第４トレンチ４２８内で前記埋め込み導電層１２２は、前記第１ソース／ドレイン領域１３２の側壁に接するように形成される。前記埋め込み導電層１２２は、図１３及び図１４に示した埋め込みビットライン５２０の第１ビットライン部分５２４を構成できる。
図５８を参照すれば、図５０を参照して説明したものと類似した方法で、第１ソース／ドレイン領域１３２に含まれたＳｉ成分と、埋め込み導電層１２２に含まれた金属成分とのシリサイド反応を誘導して、前記第１ソース／ドレイン領域１３２と埋め込み導電層１２２との間に金属シリサイド層１２４を形成する。前記金属シリサイド層１２４は、前記第１ソース／ドレイン領域１３２のうち、その埋め込み導電層１２２側の側壁から一部がシリサイド化して形成されたものである。前記金属シリサイド層１２４は、例えば、タングステンシリサイドからなる。
前記金属シリサイド層１２４は、図１３及び図１４に示した埋め込みビットライン５２０の第２ビットライン部分５２６を構成できる。
図５９を参照すれば、図５１を参照して説明したような方法で、複数の第４トレンチ４２８の内部をそれぞれ満たす第３素子分離膜部分１０６を形成する。
次いで、図５２ないし図５３を参照して説明したような工程を順次に行う。
本発明の技術的思想による、第６実施形態による半導体素子１６００の製造工程は、図５６ないし図５９を参照して説明した第４実施形態による半導体素子１４００製造工程とほぼ同一である。但し、第６実施形態による半導体素子１６００の製造工程が、第４実施形態による半導体素子１４００製造工程と異なる点は、下部電極１９２の形成に必要な犠牲絶縁膜パターン１８０の形成工程前に、図５５を参照して説明したものと類似した方法で、層間絶縁膜パターン３１０及び導電性ランディングパッド６８４を形成する工程が追加されるということである。ここで、前記導電性ランディングパッド６８４の形成についての詳細な事項は、図４５を参照して導電性ランディングパッド３８４の形成について説明した通りである。
図６０ないし図６８は、本発明の技術的思想による、第７実施形態による半導体素子１７００の例示的な製造過程を説明するために、工程順序によって示した断面図である。
図６０ないし図６８には、図１８に示した図５５のＸ８−Ｘ８’線断面及びＹ８−Ｙ８’線断面部分に対応する部分の断面構造が示されている。
図６０ないし図６８において、図２９ないし図４３と同じ参照符号は同一部材を表し、本例では、これらについての詳細な説明は省略する。
図６０を参照すれば、図２９ないし図３３を参照して説明したような工程を経て、基板１００に複数の第２トレンチ１３８を形成する工程まで行う。
図６１を参照すれば、図３４を参照して説明したような方法で、複数の第２トレンチ１３８の内部に複数の第２素子分離膜部分１０４ｂを形成する。
前記複数の第１素子分離膜部分１０４ａ及び複数の第２素子分離膜部分１０４ｂにより、複数の活性領域１０８Ａが定義される。
図６２を参照すれば、第２パッド酸化膜パターン１２２及び第２マスクパターン１２４の積層構造と前記複数の第２素子分離膜部分１０４ｂとを部分的に露出させるマスクパターン（図示せず）をエッチングマスクとして利用して、前記露出された第２パッド酸化膜パターン１２２及び第２マスクパターン１２４の積層構造と前記複数の第２素子分離膜部分１０４ｂとをエッチングし、次いで露出される基板１００部分と前記複数の第２素子分離膜部分１０４ｂとを連続的にエッチングして、前記活性領域１０８Ａ及び前記第２素子分離膜部分１０４ｂを同時に露出させるワードライン形成用第３トレンチ７４０を形成する。
図６３を参照すれば、前記第３トレンチ７４０の内壁で露出される活性領域１０８Ａの表面にゲート絶縁膜７４８を形成する。例えば、前記ゲート絶縁膜７４８は熱酸化膜からなる。
図６４を参照すれば、第３トレンチ７４０内のゲート絶縁膜７４８上に埋め込みワードライン７５０を形成する。
前記埋め込みワードライン７５０は、活性領域１０８Ａ内で基板１００の上面より低いレベルの上面を持つ。したがって、埋め込みワードライン７５０が形成された後、前記埋め込みワードライン７５０上で前記第３トレンチ７４０の入口側の一部空間が残るようになる。前記埋め込みワードライン７５０は、複数の第２素子分離膜部分１０４ｂと平行に延びる。
前記埋め込みワードライン７５０を形成するために、図３６を参照して、埋め込みワードライン１５０の形成方法について説明した工程と同じ工程を利用できる。前記埋め込みワードライン７５０の構成物質についてのさらに詳細な事項は、図３６を参照して埋め込みワードライン１５０について説明した通りである。
図６５を参照すれば、前記第３トレンチ７４０の入口側の内部空間を完全に満たすように、前記埋め込みワードライン７５０、第２マスクパターン１２４Ｐ及びゲート絶縁膜７４８上に絶縁層を形成した後、前記第２マスクパターン１２４Ｐの上面が露出されるまで前記絶縁層を再びエッチバックまたはＣＭＰして、前記第３トレンチ７４０の入口側の内部空間を完全に満たすキャッピング層７５２を形成する。
前記キャッピング層７５２を構成する絶縁層は酸化物または窒化物からなる。
図６６を参照すれば、前記キャッピング層７５２が形成された図６５の結果物から第２マスクパターン１２４Ｐを除去して、前記第２パッド酸化膜パターン１２２Ｐを露出させる。
図６７を参照すれば、前記第２パッド酸化膜パターン１２２Ｐをウェットエッチング方法により除去できる。この時、第２素子分離膜部分１０４ｂ及びキャッピング層７５２がそれぞれ酸化膜からなっている場合、前記第２パッド酸化膜パターン１２２Ｐが除去される時、前記第２素子分離膜部分１０４ｂ及びキャッピング層７５２もこれらの上部から所定厚さほどウェットエッチングされて、前記基板１００の上面のレベルとほぼ類似したレベルの上面を持つ第２素子分離膜部分１０４ｂ及びキャッピング層７５２が得られる。
第２パッド酸化膜パターン１２２Ｐ、第２素子分離膜部分１０４ｂ及びキャッピング層７５２のウェットエッチングのために、図３９を参照して説明したような工程を利用できる。
図６８を参照すれば、前記基板１００の上面から不純物イオンを注入して、前記活性領域１０８Ａの表面に第２ソース／ドレイン領域７３４を形成する。
前記第２ソース／ドレイン領域７３４の形成のためのイオン注入工程は、基板１００の周辺回路領域（図示せず）に形成される周辺回路用トランジスタ（図示せず）のソース／ドレイン領域形成のためのイオン注入工程と同時に行われる。
前記ソース／ドレイン領域７３４の形成工程は、図４０を参照してソース／ドレイン領域１３４に対して形成したものと類似している。
次いで、図４１ないし図４３を参照して説明したような一連の工程を順次に行う。
基板１００の上面の１つの活性領域１０８Ａ内で第２ソース／ドレイン領域７３４が占める表面積は、他の実施形態で形成される第２ソース／ドレイン領域の表面領域に比べて相対的に大きくなる。例えば、活性領域１０８Ａの上面で第２ソース／ドレイン領域７３４が占める表面積は、図４０の工程で形成される、互いに離隔した２つの部分でなる第２ソース／ドレイン領域１３４が１つの活性領域１０８内で占める表面積に比べてさらに大きくなる。この場合、前記第２ソース／ドレイン領域７３４と、その上に形成される下部電極１９２との接触面積が増大し、その結果、これらの間の抵抗を低減すせる。
本発明の技術的思想による、第８実施形態による半導体素子１８００、第９実施形態による半導体素子１９００、第１０実施形態による半導体素子２０００、第１１実施形態による半導体素子２１００、及び第１２実施形態による半導体素子２２００は、それぞれ図２９ないし図４３、図４４ないし図４６、図４７ないし図５４、図５５、図５６ないし図５９、及び図６０ないし図６８を参照して説明した、各実施形態による半導体素子の製造工程についての詳細な説明を参照して、本発明の思想の範囲内でこれら各実施形態に含まれた一部工程を、必要に応じて組み合わせて製造できる。
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によっていろいろな変形及び変更が可能である。
本発明は、半導体素子関連の技術分野に好適に用いられる。
１００ 基板
１０４ 素子分離膜
１０４ａ 第１素子分離膜部分
１０４ｂ 第２素子分離膜部分
１０６ 第３素子分離膜部分
１０８、１０８Ａ 活性領域
１０８Ｃ チャンネル領域
１０８ｔ、１０８Ａｔ 上面
１０８ｔ１ 第１上面
１０８ｔ２ 第２上面
１２０ 埋め込みビットライン
１３２ 第１ソース／ドレイン領域
１３４、７３４ 第２ソース／ドレイン領域
１４８、７４８ ゲート絶縁膜
１５０ 埋め込みワードライン
１５２、７５２ キャッピング層
１９０ キャパシタ
１９２ 下部電極
１９４ 誘電膜
１９６ 上部電極
３１０ 層間絶縁膜パターン
３８４、５８４、６８４、８８４、１０８４、１２８４ 導電性ランディングパッド
４２０ 埋め込みビットライン
４２２、４２４、４２６ 第１、第２、第３ビットライン部分
５２０ 埋め込みビットライン
５２４、５２６ 第１、第２ビットライン部分
１０８Ａ 活性領域
１０８Ａｔ 上面
７３４ 第２ソース／ドレイン領域
７４０ 第３トレンチ
７４８ ゲート絶縁膜
７５０ 埋め込みワードライン
７５０Ｓ１、７５０Ｓ２ 第１、第２側壁
７５２ キャッピング層
９２０ 埋め込みビットライン
９２２、９２４、９２６ 第１、第２、第３ビットライン部分
１１２０ 埋め込みビットライン
１１２４、１１２６ 第１、第２ビットライン部分
１１２ 第１パッド酸化膜パターン
１１４ 第１マスクパターン
１２０ＢＬ 第１イオン注入領域
１２２Ｐ 第２パッド酸化膜パターン
１２４Ｐ 第２マスクパターン
１３２ＳＤ 第２イオン注入領域
１３６ 第１トレンチ
１３８ 第２トレンチ
１４０ 第３トレンチ
１８０ 犠牲絶縁膜パターン
１８０ｈ ストレージノードホール
３１０ 層間絶縁膜パターン
３１０ｈ 開口
１２２ 埋め込み導電層
１２４ 金属シリサイド層
４１０ マスクパターン
４１０ｈ 開口
４２８ 第４トレンチ
１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００ 半導体素子

Claims (19)

  1. 基板において複数の活性領域を定義する素子分離膜と、
    前記活性領域の上面より低いレベルの上面を持ち、前記活性領域により取り囲まれて前記基板の主面と平行な第１方向に延びる複数の埋め込みワードラインと、
    前記埋め込みワードラインと前記活性領域との間に形成されたゲート絶縁膜と、
    前記複数の埋め込みワードラインより低いレベルの上面を持ち、前記基板内で該基板の主面と平行であり、且つ前記第１方向と異なる第２方向に延びる複数の埋め込みビットラインと、を備え、
    前記素子分離膜は、前記第２方向に沿って延びる複数の第１素子分離膜部分と、該複数の第１素子分離膜部分と交差しつつ前記第１方向に沿って延びる複数の第２素子分離膜部分とを備える網状構造で形成され、前記活性領域の上面から前記第１素子分離膜部分の底面までの距離は、前記活性領域の上面から前記第２素子分離膜部分の底面までの距離より大きく、
    前記基板の上面から見る時、前記複数の埋め込みビットラインから選択されたいずれか一つの埋め込みビットラインは、前記第２方向に沿って一列に配置された複数の活性領域と、該複数の活性領域の間にそれぞれ一列に位置する前記複数の第２素子分離膜部分にそれぞれオーバーラップする第１ビットライン部分と、該第１ビットライン部分から前記第１方向に延びて前記第１素子分離膜部分により取り囲まれる第２ビットライン部分と、を含むことを特徴とする半導体素子。
  2. 前記第１素子分離膜部分の幅は、前記第２素子分離膜部分の幅より大きいことを特徴とする請求項１に記載の半導体素子。
  3. 前記第１ビットライン部分及び第２ビットライン部分は、互いに異なる物質からなることを特徴とする請求項１に記載の半導体素子。
  4. 前記埋め込みビットラインは、前記第１ビットライン部分と前記第２ビットライン部分との間に形成される金属シリサイド層を更に含むことを特徴とする請求項３に記載の半導体素子。
  5. 前記埋め込みビットラインに連結された前記活性領域内の第１ソース／ドレイン領域と、
    前記活性領域の上面に形成された第２ソース／ドレイン領域と、
    前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の前記活性領域に形成されたチャンネル領域と、を更に含むことを特徴とする請求項１に記載の半導体素子。
  6. 複数のキャパシタを更に備え、
    前記複数のキャパシタのそれぞれは、前記基板の上面に形成されて前記第２ソース／ドレイン領域に電気的に連結される下部電極を備えることを特徴とする請求項５に記載の半導体素子。
  7. 前記埋め込みワードラインの両側壁は、前記活性領域により取り囲まれることを特徴とする請求項６に記載の半導体素子。
  8. 前記複数の活性領域のうちのいずれか一つの上面は、前記埋め込みワードラインを中心としてその両側にそれぞれ位置して互いに離隔する第１上面及び第２上面を備え、前記活性領域の上面のそれぞれは、前記埋め込みワードラインの側壁上に形成されたゲート絶縁膜から前記第２素子分離膜部分まで延び、前記第２ソース／ドレイン領域は、前記第１及び第２上面のそれぞれに形成されることを特徴とする請求項７に記載の半導体素子。
  9. 前記埋め込みワードラインのそれぞれは、第１側壁及び前記第１側壁の反対側である第２側壁を備え、前記第１側壁は前記活性領域により取り囲まれ、前記第２側壁は前記第２素子分離膜部分により取り囲まれることを特徴とする請求項６に記載の半導体素子。
  10. 前記活性領域の上面のそれぞれは、前記埋め込みワードラインの第１側壁上に形成されたゲート絶縁膜から前記第２素子分離膜部分まで延びることを特徴とする請求項９に記載の半導体素子。
  11. 前記下部電極のそれぞれは、前記第１上面及び前記第２上面に形成された前記第２ソース／ドレイン領域に直接接することを特徴とする請求項８に記載の半導体素子。
  12. 前記下部電極のそれぞれは、前記埋め込みワードラインの上方に形成された導電性ランディングパッドを介して、前記第１上面及び前記第２上面に形成された前記第２ソース／ドレイン領域に電気的に連結されることを特徴とする請求項８に記載の半導体素子。
  13. 前記下部電極のそれぞれは、前記活性領域の上面の前記第２ソース／ドレイン領域に直接接することを特徴とする請求項９に記載の半導体素子。
  14. 前記下部電極のそれぞれは、前記埋め込みワードラインの上方に形成された導電性ランディングパッドを介して、前記活性領域の上面に形成された前記第２ソース／ドレイン領域に電気的に連結されることを特徴とする請求項９に記載の半導体素子。
  15. 前記埋め込みワードラインの前記第２方向の幅は、前記埋め込みビットラインの前記第１方向の幅より小さいことを特徴とする請求項１に記載の半導体素子。
  16. 前記活性領域の前記第１方向の幅は、前記第２方向の前記複数の埋め込みワードラインの反復ピッチより小さいことを特徴とする請求項１に記載の半導体素子。
  17. 前記第１ビットライン部分は、イオン不純物が注入される前記基板内のイオン注入領域であることを特徴とする請求項３に記載の半導体素子。
  18. 前記埋め込みビットラインは、前記活性領域から前記第１方向に延び、前記第１素子分離膜部分により取り囲まれる金属含有膜を含むことを特徴とする請求項１に記載の半導体素子。
  19. 基板内に第１イオン注入領域を形成する工程と、
    前記第１イオン注入領域上に該第１イオン注入領域に接する第２イオン注入領域を形成する工程と、
    前記第１イオン注入領域及び前記第２イオン注入領域を貫通する複数の第１素子分離膜部分を形成することによって、前記第１イオン注入領域を複数の埋め込みビットラインに分離し、同時に前記第２イオン注入領域を複数の第１ソース／ドレイン領域に分離する工程と、
    前記基板内の複数の活性領域を定義するために、前記複数の第１素子分離膜部分と交差する複数の平行な第２素子分離膜部分を前記基板内に形成する工程と、
    前記複数の活性領域内に前記基板の上面より低い上面を持ち、前記複数の第２素子分離膜部分に平行に延びる複数の埋め込みワードラインを形成する工程と、
    前記基板上に露出した前記活性領域上の前記複数の第１ソース／ドレイン領域に対向する第２ソース／ドレイン領域を形成する工程と、を有し、
    前記第１イオン注入領域を複数の埋め込みビットラインに分離する工程は、
    前記複数の第１素子分離膜部分を形成することによって第１ビットライン部分を形成する工程と、
    前記第１素子分離膜部分のうちの一部をエッチングした内部空間に所定厚さの第２ビットライン部分を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
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