KR101320518B1 - 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법 - Google Patents

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Abstract

본 발명의 집적 회로 반도체 소자는, 하부 기판에 형성되고 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터를 구비한다. 제1 트랜지스터 상에는 접합 절연층이 형성되어 있고, 접합 절연층에는 상부 기판이 접합되어 있다. 상부 기판에는 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제2 트랜지스터가 형성되어 있다. 제1 트랜지스터 및 제2 트랜지스터는 배선층으로 연결되어 있다. 제1 트랜지스터 및 제2 트랜지스터의 수직형 트랜지스터는, 하부 기판 또는 상부 기판에 형성된 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 제1 액티브 패턴의 표면 부위와 제1 게이트 구조물 하부에 구비되는 제1 불순물 영역들 포함한다. 제1 액티브 패턴은, 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 핀 액티브 패턴 상에 구비되는 기둥 액티브 패턴(pillar active pattern)으로 이루어진다.

Description

적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자 및 그 제조방법{Integrated circuit semiconductor device having stacked level transistors portion and fabrication method thereof}
본 발명은 집적 회로 반도체 소자 및 그 제조방법에 관한 것이고, 보다 상세하게는 트랜지스터들을 갖는 집적 회로 반도체 소자 및 그 제조방법에 관한 것이다.
집적 회로 반도체 소자(반도체 칩)의 집적 밀도가 증가됨에 따라, 한정된 기판 면적에 더 많은 트랜지스터를 집적시키기 위하여 디자인 룰(design rule)이 급격하게 감소되고 있다. 이에 따라, DRAM(Dynamic random access memory) 소자와 같은 집적 회로 반도체 소자의 셀 어레이 영역의 트랜지스터(이하, "셀 어레이 트랜지스터"라 함)의 넓이 및 길이가 크게 감소되고 있다.
집적 회로 반도체 소자에서 디자인 룰의 감소는 셀 어레이 트랜지스터의 전류 구동 능력의 저하 및 단채널 효과를 수반하고 있다. 이와 같이 집적 회로 반도체 소자의 셀 어레이 트랜지스터의 문제점을 개선할 필요가 있다. 그리고, 집적 회로 반도체 소자에서 셀 어레이 트랜지스터를 구동하기 위해 주변 회로 영역, 예컨 대 센스 엠프 영역(sense amplifier region), 워드 라인 드라이버 영역(word line driver region), 지원 회로 영역(support circuit region) 등이 필요하다. 주변 회로 영역에는 주변 회로 주변 회로 트랜지스터가 형성된다. 주변 회로 트랜지스터 또한 집적 회로 반도체 소자에서 디자인 룰이 감소되기 때문에 집적 밀도를 향상시켜야 한다.
여하튼, 집적 회로 반도체 소자는 기판 상에 셀 어레이 트랜지스터나 주변 회로 트랜지스터를 구현할 때 집적 밀도를 향상시키면서 단순한 공정으로 제조할 필요가 있다.
본 발명이 해결하고자 하는 과제는 집적 밀도를 향상시키기 위해 셀 어레이 트랜지스터나 주변 회로 트랜지스터를 수직형 트랜지스터로 구성하거나, 집적 밀도를 향상시키기 위해 수직형 트랜지스터나 평면형 트랜지스터가 적층된 트랜지스터들을 갖는 집적 회로 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는 기판 상에 셀 어레이 트랜지스터나 주변 회로 트랜지스터로써 수직형 트랜지스터나 평면형 트랜지스터를 적층할 때, 단순한 공정으로 집적 회로 반도체 소자를 제조할 수 있는 제조방법을 제공하는 데 있다.
상술한 과제를 달성하기 위하여, 본 발명의 일 예에 따른 집적 회로 반도체 소자는, 하부 기판에 형성되고 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터를 구비한다. 제1 트랜지스터 상에는 접합 절연층이 형성되어 있고, 접합 절연층에는 상부 기판이 접합되어 있다. 상부 기판에는 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제2 트랜지스터가 형성되어 있다. 제1 트랜지스터 및 제2 트랜지스터는 배선층으로 연결되어 있다.
제1 트랜지스터 및 제2 트랜지스터의 수직형 트랜지스터는, 하부 기판 또는 상부 기판 내부에 형성된 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 제1 액티브 패턴의 표면 부위와 제1 게이트 구조물 하부에 구비되는 제1 불순물 영역들을 포함한다. 제1 게이트 구조물은 제1 게이트 절연막 패턴 및 제1 도전 패턴을 포함할 수 있다. 제1 액티브 패턴은, 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 핀 액티브 패턴 상에 구비되는 기둥 액티브 패턴(pillar active pattern)을 포함한다.
본 발명의 일 예에 따르면, 제1 액티브 패턴의 기둥 액티브 패턴은, 제1 폭을 갖는 상부, 제1 폭보다 작은 제2 폭을 갖는 중부 및 제2 폭보다 넓은 제3 폭을 갖는 하부를 포함할 수 있다. 제1 액티브 패턴의 기둥 액티브 패턴은, 제1 폭을 갖는 상부 및 제1 폭보다 넓은 제2 폭을 갖는 하부를 포함할 수 있다.
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본 발명의 일 예에 따르면, 제1 게이트 구조물의 상부에 구비되는 제1 불순물 영역과 전기적으로 연결되는 커패시터(capacitor)를 더 포함할 수 있다. 제1 게이트 구조물과 연결되어 수평 방향으로 연장하는 워드 라인(word line)을 더 포함 할 수 있다.
본 발명의 일 예에 따르면, 제1 트랜지스터 및 제2 트랜지스터의 평면형 트랜지스터는, 하부 기판 또는 상부 기판에 형성된 제2 액티브 패턴 상에 구비되는 제2 게이트 구조물과, 제2 게이트 구조물에 의해 노출되는 제2 액티브 패턴의 표면 부위에 구비되는 제2 불순물 영역들을 포함하여 이루어질 수 있다.
본 발명의 일 예에 따르면, 수직형 트랜지스터를 구성하는 제1 액티브 패턴과, 평면형 트랜지스터를 구성하는 제2 액티브 패턴이 동일한 높이의 상부면을 갖게 할 수 있다.
본 발명의 일 예에 의한 집적 회로 반도체 소자는 하부 기판 내부에 형성된 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 제1 액티브 패턴의 표면 부위와 제1 게이트 구조물 하부에 구비되는 제1 불순물 영역들을 포함하고, 제1 액티브 패턴은 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 상기 핀 액티브 패턴 상에 구비되는 기둥 액티브 패턴(pillar active pattern)으로 이루어진 수직형 트랜지스터를 포함한다. 수직형 트랜지스터 상에는 접합 절연층이 형성되어 있고, 접합 절연층에 접합된 상부 기판의 제2 액티브 패턴 상에 구비되는 제2 게이트 구조물과, 제2 게이트 구조물에 의해 노출되는 제2 액티브 패턴의 표면 부위에 구비되는 제2 불순물 영역들을 포함하는 평면형 트랜지스터가 형성되어 있다. 수직형 트랜지스터 및 평면형 트랜지스터는 배선층으로 연결되어 있다.
본 발명의 일 예에 의한 집적 회로 반도체 소자는 하부 기판에 형성된 제3 액티브 패턴 상에 구비되는 제3 게이트 구조물과, 제3 게이트 구조물에 의해 노출되는 제3 액티브 패턴의 표면 부위에 구비되는 제3 불순물 영역들을 포함하는 제2 평면형 트랜지스터를 더 포함할 수 있다. 본 발명의 일 예에 의한 집적 회로 반도체 소자는 상부 기판 내부에 형성된 제3 액티브 패턴의 측면을 감싸는 제3 게이트 구조물과, 제3 액티브 패턴의 표면 부위와 제3 게이트 구조물 하부에 구비되는 제3 불순물 영역들을 포함하는 제2 수직형 트랜지스터를 더 포함할 수 있다.
본 발명의 일 예에 의한 집적 회로 반도체 소자는 하부 기판에 형성된 제1 액티브 패턴 상에 구비되는 제1 게이트 구조물과, 제1 게이트 구조물에 의해 노출되는 제1 액티브 패턴의 표면 부위에 구비되는 제1 불순물 영역들을 포함하는 평면형 트랜지스터를 포함한다. 평면형 트랜지스터 상에 접합 절연층이 형성되어 있고, 접합 절연층에 접합된 상부 기판 내부에는 제2 액티브 패턴의 측면을 감싸는 제2 게이트 구조물과, 제2 액티브 패턴의 표면 부위와 제2 게이트 구조물 하부에 구비되는 제2 불순물 영역들을 포함하고, 상기 제2 액티브 패턴은 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 상기 핀 액티브 패턴 상에 구비되는 기둥 액티브 패턴(pillar active pattern)으로 이루어진 수직형 트랜지스터가 형성되어 있다. 평면형 트랜지스터 및 수직형 트랜지스터는 배선층으로 연결된다.
본 발명의 일 예에 의한 집적 회로 반도체 소자는, 하부 기판 내부에 형성된 제3 액티브 패턴의 측면을 감싸는 제3 게이트 구조물과, 제3 액티브 패턴의 표면 부위와 제3 게이트 구조물 하부에 구비되는 제3 불순물 영역들을 포함하는 제2 수직형 트랜지스터를 더 포함할 수 있다. 본 발명의 일 예에 의한 집적 회로 반도체 소자는, 상부 기판에 형성된 제3 액티브 패턴 상에 구비되는 제3 게이트 구조물과, 제3 게이트 구조물에 의해 노출되는 제3 액티브 패턴의 표면 부위에 구비되는 제3 불순물 영역들을 구비하는 제2 평면형 트랜지스터를 더 포함할 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명의 일 예에 의한 집적 회로 반도체 소자의 제조 방법은 하부 기판에 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터를 형성하는 것을 포함한다. 제1 트랜지스터 상에 접합 절연층을 형성한다. 접합 절연층 상에 상부 기판을 접합한다. 상부 기판에 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제2 트랜지스터를 형성한다. 제1 트랜지스터 및 제2 트랜지스터를 연결하는 배선층을 형성한다.
제1 트랜지스터 및 제2 트랜지스터의 수직형 트랜지스터는, 하부 기판 또는 상부 기판을 식각하여 상기 하부 기판 또는 상부 기판 내부에 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 핀 액티브 패턴 상에 위치한 기둥 액티브 패턴(pillar active pattern)을 포함하는 제1 액티브 패턴을 형성하는 단계와, 상기 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 상기 제1 게이트 구조물의 상부 및 하부에 제1 불순물 영역들을 형성하는 단계를 포함한다.
본 발명의 일 예에 따르면, 제1 게이트 구조물과 전기적으로 연결되며 수평 방향으로 연장하는 워드 라인을 형성할 수 있다. 본 발명의 일 예에 따르면, 제1 게이트 구조물의 상부에 형성된 제1 불순물 영역과 전기적으로 연결되는 커패시터를 형성할 수 있다.
본 발명에 일 예에 따르면, 제1 트랜지스터 및 제2 트랜지스터의 평면형 트랜지스터는, 하부 기판 또는 상부 기판을 식각하여 제2 액티브 패턴을 형성하고, 제2 액티브 패턴 상에 제2 게이트 구조물과, 제2 게이트 구조물에 의해 노출되는 제2 액티브 패턴 표면 부위에 제2 불순물 영역들을 형성하여 제조할 수 있다.
본 발명에 일 예에 따르면, 제1 트랜지스터는 하부 기판의 제1 영역 및 제2 영역을 각각 식각하여 동일한 높이의 상부면을 갖는 제1 액티브 패턴 및 제2 액티브 패턴을 형성하고, 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 제1 게이트 구조물의 상부 및 하부에 제1 불순물 영역들을 형성하여 수직형 트랜지스터 를 형성하고, 제2 액티브 패턴 상에 제2 게이트 구조물과, 제2 게이트 구조물에 의해 노출되는 제2 액티브 패턴 표면 부위에 제2 불순물 영역들을 형성하여 평면형 트랜지스터를 형성하여 제조할 수 있다.
본 발명의 일 예에 따르면, 접합 절연층 상에 상부 기판을 접합하는 것은 상면 및 배면을 갖는 상부 기판을 준비하고, 상부 기판에 이온을 주입하여 손상층을 형성하고, 상부 기판을 뒤집어 상부 기판의 상면을 접합 절연층에 접합하고, 접합 절연층에 접합된 상부 기판을 열처리하여 손상층을 벽개면으로 하여 상부 기판의 하부 영역을 박리하고, 상부 기판의 상부 영역을 연마하여 이루어질 수 있다.
본 발명의 집적 회로 반도체 소자는 하부 기판 상에 셀 어레이 트랜지스터나 주변 회로 트랜지스터로써 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터를 형성한다.
특히, 하부 기판 상에 수직형 트랜지스터 및 평면형 트랜지스터를 모두 형성할 때 제1 액티브 패턴들의 상부면들과 제2 액티브 패턴들의 상부면들이 실질적으로 동일한 위치에 구비됨으로써, 제2 불순물 영역들(134) 및 제3 불순물 영역들(136)이 실질적으로 동일한 위치에 구비될 수 있다. 이로써, 후속 공정에 의해 형성되는 패드(pad), 커패시터(capacitor) 또는 도전 패턴들(conductive patterns)을 보다 용이하게 구비시킬 수 있다.
더하여, 본 발명의 집적 회로 반도체 소자는 제1 트랜지스터 상에 접합 절연층을 개재하여 상부 기판을 접합하고, 상부 기판 상에 셀 어레이 트랜지스터나 주 변 회로 트랜지스터로써 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제2 트랜지스터가 적층된다.
따라서, 본 발명의 집적 회로 반도체 소자는 기판 상에 셀 어레이 트랜지스터나 주변 회로 트랜지스터로써 수직형 트랜지스터 및 평면형 트랜지스터를 잘 적층되어 집적 밀도를 크게 증가시킬 수 있다.
본 발명의 집적 회로 반도체 소자는 하부 기판이나 상부 기판에 구조가 서로 다른 수직형 트랜지스터 및 평면형 트랜지스터를 동시에 구현하기 때문에, 하나의 기판에 수직형 트랜지스터 및 평면형 트랜지스터를 형성하는 것에 비하여 단순한 공정으로 제조가 가능하다.
본 발명의 집적 회로 반도체 소자는 하부 기판 상에 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터 상에 접합 절연층을 형성한 후 접합 절연층 상에 상부 기판을 접합한다. 따라서, 제2 트랜지스터는 SOI층에 형성되는 형태가 된다. 결과적으로, 제2 트랜지스터의 개별 트랜지스터들은 소자 분리 특성을 향상시킬 수 있어 개별 트랜지스터들의 크기를 줄일 수 있으므로, 최종적으로 집적 회로 반도체 소자의 크기도 줄일 수 있다.
본 발명의 집적 회로 반도체 소자는 하부 기판에 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터가 형성된다. 즉, 제1 트랜지스터는 수직형 트랜지스터, 평면형 트랜지스터 및 그 조합으로 형성될 수 있다. 제1 트랜지스터 상에 접합 절연층이 형성된다. 접합 절연층은 제1 트랜지스터 상에 상부 기판을 접합하기 위하여 형성하는 것이다. 상부 기판 접합은 후술하는 바와 같이 상부 기판에 산소 이온 주입 및 화학기계적 연마 공정을 이용하여 수행한다. 이에 따라, 접합 절연층에는 상부 기판이 접합된다. 그리고, 상부 기판에는 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제2 트랜지스터가 형성된다. 즉, 제2 트랜지스터는 수직형 트랜지스터, 평면형 트랜지스터 및 그 조합으로 형성된다. 제1 트랜지스터 및 제2 트랜지스터는 배선층으로 연결된다.
이와 같이 구성되는 집적 회로 반도체 소자는 다양한 실시예로써, 기판 상에 수직형 트랜지스터 및 평면형 트랜지스터를 적층할 수 있어 집적 밀도를 크게 향상시킬 수 있다. 더하여, 본 발명의 집적 회로 반도체 소자는 구조가 다른 수직형 트랜지스터 및 평면형 트랜지스터를 모두 구현할 때 단순한 공정으로 제조가 가능하다.
이하와 같은 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다.
또한, 각 막, 영역, 패드, 부위 또는 패턴들이 제1, 제2, 제3, 제4, 제5, 제6, 제7, 및/또는 예비로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, 제1, 제2, 제3, 제4, 제5, 제6, 제7, 및/또는 예비는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 또한, 이하 도면에서 동일한 참조번호는 동일한 부재를 나타내며, 각 부재는 단수 및 복수중 어느 하나의 개념으로 이해될 수 있다.
먼저, 본 발명의 실시예들에 따른 단층 레벨(one level)의 트랜지스터를 갖는 집적 회로 반도체 소자 및 그 제조방법에 대하여 보다 상세하게 설명하기로 한다.
단층 레벨의 트랜지스터를 갖는 집적 회로 반도체 소자
도 1은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 설명하기 위한 평면도이고, 도 6, 도 17 및 도 28은 도 1에 도시된 집적 회로 반도체 소자를 Ⅰ-Ⅰ′, Ⅱ-Ⅱ′ 및 Ⅲ-Ⅲ′을 따라 각각 절단한 단면도들이다. 도 34 및 도 35는 본 발명의 다른 실시예에 따른 집적 회로 반도체 소자를 설명하기 위한 단면도들이고, 도 36 및 도 37은 본 발명의 또 다른 실시예에 따른 집적 회로 반도체 소자를 설명하기 위한 단면도들이다.
구체적으로, 도 1의 좌측은 수직형 트랜지스터(VPT)를 나타낸 것이고, 도 1의 우측은 평면형 트랜지스터(PLT)를 나타낸 것이다. 도 6은 하나의 기판에 수직형 트랜지스터(VPT) 및 평면형 트랜지스터(PLT)를 모두 포함하는 단면도를 도시하였으나, 필요에 따라 수직형 트랜지스터 및 평면형 트랜지스터중 어느 하나만을 포함할 수 도 있다.
도 1, 도 6, 도 17 및 도 28을 참조하면, 집적 회로 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판(100)과, 제1 영역에 구비되는 제1 액티브 패턴들(106, 112)과, 제2 영역에 구비되는 제2 액티브 패턴들(110)과, 제1 액티브 패턴들(106, 112)에 각각 구비되는 수직형 트랜지스터들과, 제2 액티브 패턴들(110) 상에 각각 구비되는 평면형 트랜지스터들을 포함한다.
기판(100)은 실리콘(silicon) 기판일 수 있다. 기판(100)은 제1 영역 및 제2 영역을 포함하며, 제1 영역은 셀 어레이 트랜지스터들이 구비되는 셀 어레이 영역(cell array region)일 수 있으며, 제2 영역은 주변 회로 트랜지스터들을 포함하는 주변 회로 영역(peripheral region)일 수 있다.
제1 액티브 패턴들(106, 112)은 기판(100)의 제1 영역 상에 구비된다. 제1 액티브 패턴들(106, 112)은 제1 방향으로 연장하는 핀(fin) 액티브 패턴들과, 핀 액티브 패턴들 상에 이격되어 구비되는 기둥(pillar) 액티브 패턴들(106)을 포함한다. 또한, 기둥 액티브 패턴들(106)은 제1 방향과 수직된 제2 방향으로 일렬로 구비된다.
제1 액티브 패턴들(106, 112)은 여러 구조를 가질 수 있다. 일 실시예에 따 라 도 6 및 도 17을 참조하면, 제1 액티브 패턴들(106, 112)의 기둥 액티브 패턴들(106)이 실질적으로 동일한 단면적의 상부, 중부 및 하부를 갖는다. 다른 실시예에 따라 도 34 및 도 35를 참조하면, 제1 액티브 패턴들(202, 210)의 기둥 액티브 패턴들(202)은, 제1 단면적을 갖는 상부들과, 제1 단면적보다 실질적으로 큰 제2 단면적을 갖는 하부들을 각각 포함한다.
또 다른 실시예에 따라 도 36 및 도 37을 참조하면, 제1 액티브 패턴들(302, 312)의 기둥 액티브 패턴들(302)은, 제1 단면적을 갖는 상부들과, 제1 단면적보다 실질적으로 작은 제2 단면적을 갖는 중부들과, 제2 단면적보다 실질적으로 큰 제3 단면적을 갖는 하부들을 각각 포함한다. 이때, 각각의 상부 및 하부는 실질적으로 동일한 단면적을 가질 수 있다.
여기에서, 제1 액티브 패턴들(106, 112)의 구조에 따라 제1 액티브 패턴들(106, 112)에 구비되는 수직형 트랜지스터들의 구조가 다르게 된다. 이에 대한 설명은 이후에 상세하게 하기로 한다.
제1 액티브 패턴들(106, 112) 사이에는 제1 액티브 패턴들(106, 112) 사이를 절연하기 위하여 제1 필드 절연막 패턴들(118)이 구비될 수 있다. 제1 필드 절연막 패턴들(118)의 상부면은 핀 액티브 패턴들의 상부면보다 실질적으로 높으며, 기둥 액티브 패턴들(106)의 상부면보다 실질적으로 작을 수 있다. 그리고, 제1 필드 절연막 패턴들(118)의 일부와 기둥 액티브 패턴들(106)의 일부는 서로 접하지 않도록 구비된다. 즉, 제1 필드 절연막 패턴들(118)과 기둥 액티브 패턴들(106) 사이에는 갭들(gaps)이 위치할 수 있다. 이후 상세하게 설명되겠지만, 갭들은 제1 도전 패턴 들에 의해 매립된다.
제2 액티브 패턴들(110)은 기판(100)의 제2 영역 상에 구비된다. 각각의 제2 액티브 패턴들(110)은 제1 방향으로 연장하는 바(bar) 형상을 갖는다. 또한, 제2 액티브 패턴들(110)은 제1 액티브 패턴들(106, 112)의 구조에 영향을 받지 않는다. 그리고, 각각의 제2 액티브 패턴들(110)은 제1 액티브 패턴들(106, 112)의 상부면들과 실질적으로 동일한 위치에 상부면들을 갖는다.
제2 액티브 패턴들(110) 사이에는 제2 액티브 패턴들(110)을 절연하기 위하여 제2 필드 절연막 패턴들(126)이 구비될 수 있다. 제2 필드 절연막 패턴들(126)은 제2 액티브 패턴들(110)의 상면과 실질적으로 동일한 위치에 상부면을 가질 수 있다.
수직형 트랜지스터들은 제1 액티브 패턴들(106, 112)에 구비되며, 각각의 수직형 트랜지스터들은 제1 게이트 절연막 패턴들(114), 제1 도전 패턴들(122), 제1 불순물 영역들(116) 및 제2 불순물 영역들(124)을 포함한다. 제1 게이트 절연막 패턴들(114)은 기둥 액티브 패턴들(106)의 측면 및 핀 액티브 패턴들 상부면 상에 구비된다. 제1 게이트 절연막 패턴들(114)은 제1 액티브 패턴들(106, 112)과 제1 도전 패턴들(122) 사이를 전기적으로 절연하는 기능을 수행한다.
제1 도전 패턴들(122)은 기둥 액티브 패턴들(106)의 측면을 감싸며 제2 방향으로 연장하며 구비된다. 각각의 제1 도전 패턴들(122)은 제1 액티브 패턴들(106, 112)과 접하는 제1 부분과, 제1 부분으로부터 제2 방향으로 연장하는 제2 부분을 포함한다. 제1 도전 패턴의 제1 부분은 게이트 전극으로 기능하고, 제1 도전 패턴 의 제2 부분은 워드 라인으로 기능하게 된다. 이때, 제1 액티브 패턴들(106, 112)의 구조에 따라 제1 도전 패턴들(122)의 구조가 다르다. 결과적으로, 수직형 트랜지스터들은 제1 액티브 패턴들(106, 112)의 측면을 감싸는 게이트 구조물, 즉, 제1 게이트 절연막 패턴들(114), 제1 도전 패턴들(122)을 포함한다.
일 실시예에 따라 도 6 및 도 17을 참조하면, 각각의 제1 도전 패턴들(122)은, 기둥 액티브 패턴들(106)의 측면과 접하며 제1 폭을 갖는 제1 영역들과, 제1 영역들로부터 각각 연장하고 제1 폭보다 작은 제2 폭을 갖는 제2 영역을 포함한다.
보다 상세하게 설명하면, 각각의 제1 액티브 패턴은 기둥 액티브 패턴과 핀 액티브 패턴을 포함하며, 본 실시예에서 기둥 액티브 패턴의 상부 및 하부는 실질적으로 동일한 단면적을 갖는다. 제1 도전 패턴들(122)의 제1 영역들은 기둥 액티브 패턴들(106)의 측면들과 핀 액티브 패턴들의 상부면들과 각각 접하며 구비되고, 제1 도전 패턴들(122)의 제2 영역들은 제1 필드 절연막 패턴들(118) 상부면들과 각각 접하며 구비될 수 있다. 또한, 도시된 바와 같이 제1 도전 패턴들(122)의 제1 영역들과 제2 영역들은 실질적으로 동일한 위치의 상부면들을 가지며, 제1 영역들의 폭이 제2 영역들의 폭보다 넓어, 제1 영역들 하부로 돌출된 구조를 갖는다.
다른 실시예에 따라 도 34 및 도 35를 참조하면, 각각의 제1 액티브 패턴(202, 210)은, 하부가 상부보다 실질적으로 넓은 단면적을 갖는 기둥 액티브 패턴(202)과, 핀 액티브 패턴(210)을 포함한다. 제1 도전 패턴들(216)의 제1 영역들은 기둥 액티브 패턴들(202)의 상부 측면들과 기둥 액티브 패턴들(202)의 하부 상면들과 각각 접하며 구비되고, 제1 도전 패턴들(216)의 제2 영역들은 기둥 액티브 패턴들(202)의 하부 측면들과 제1 필드 절연막 패턴들(218) 상부면들과 각각 접하며 구비된다. 또한, 도시된 바와 같이 제1 도전 패턴들(216)의 제1 영역들과 제2 영역들은 실질적으로 동일한 위치의 상부면들을 가지며, 제1 영역들의 폭이 제2 영역들의 폭보다 넓어, 제1 영역들 하부로 돌출된 구조를 갖는다.
또 다른 실시예에 따라 도 36 및 도 37을 참조하면, 각각의 제1 액티브 패턴(302, 312)은 중부가 상부 및 하부보다 작은 단면적을 갖는 기둥 액티브 패턴(302)과 핀 액티브 패턴(312)을 포함한다. 제1 도전 패턴들(318)의 제1 영역들은 기둥 액티브 패턴들의 중부를 감싸며 구비되며, 제1 도전 패턴들(318)의 제2 영역들은 제1 영역들로부터 각각 연장되며 구비된다. 또한, 제2 영역들은 제1 필드 절연막 패턴들(316)의 상부면과 접하며 구비될 수 있다.
제1 불순물 영역들(116)은 제1 액티브 패턴들(106, 112)의 핀 액티브 패턴들(112) 상부 표면 부위에 구비된다. 이때, 제1 액티브 패턴들(106, 112)은 수직형 트랜지스터의 소스/드레인(source/drain)으로 기능한다. 그리고, 제1 불순물 영역들(116)은 핀 액티브 패턴들의 연장 방향을 따라 연장된다. 즉, 제1 불순물 영역들(116)은 제1 방향으로 연장한다. 이와 같이 제1 방향으로 연장하는 제1 불순물 영역들(116)은 비트 라인(bit line)으로 기능할 수 있다. 제1 불순물 영역들(116)의 위치 및 구조는 제1 액티브 패턴들(106, 112) 및 제1 도전 패턴들(122)의 구조에 따라 다소 차이를 가질 수 있다.
일 실시예에 따라 도 6 및 도 17을 참조하면, 제1 불순물 영역들(116)은 핀 액티브 패턴들(112) 상부 표면 부위에 구비된다. 제1 불순물 영역들(116)은 수직형 트랜지스터들의 소스/드레인으로 기능할 뿐만 아니라, 비트 라인으로도 기능할 수 있다.
다른 실시예에 따라 도 34 및 도 35를 참조하면, 제1 불순물 영역들(212, 214)은 핀 액티브 패턴들(210) 상부 표면 부위에 구비되는 고농도 영역들(214)과, 기둥 액티브 패턴들(202) 하부 측면 표면 부위에 구비되는 저농도 영역들(212)을 포함한다. 이때, 고농도 영역들(214)은 핀 액티브 패턴들(210)의 연장 방향을 따라 연장하며 구비된다. 제1 불순물 영역들(212, 214)의 고농도 영역들(214) 및 저농도 영역들(212)은 수직형 트랜지스터의 소스/드레인으로 기능한다. 즉, 본 실시예에서 소스/드레인은 LDD(lightly doped drain) 구조를 갖는다. 그리고, 제1 불순물 영역(212, 214)의 고농도 영역들(214)은 비트 라인으로 기능할 수 있다.
한편, 설명되지 않은 도면 부호 206, 220, 208 및 240은 각각 제1 게이트 절연막 패턴들, 제2 불순물 영역들, 제2 액티브 패턴들 및 제3 불순물 영역들이다. 앞서 언급된 제1 게이트 절연막 패턴들, 제2 불순물 영역들, 제2 액티브 패턴들 및 제3 불순물 영역들은 도 6 및 도 17에 도시된 제2 불순물 영역들, 제2 액티브 패턴들 및 제3 불순물 영역들과 실질적으로 동일하여 생략하기로 한다.
또 다른 실시예에 따라 도 36 및 도 37을 참조하면, 제1 불순물 영역들(306, 314)은 핀 액티브 패턴들(312) 상부 표면에 구비되는 고농도 영역들(314)과, 기둥 액티브 패턴들(302) 하부 측면 표면 부위에 구비되는 저농도 영역들(306)을 포함한다. 이때, 고농도 영역들(314)은 핀 액티브 패턴들(312)의 연장 방향을 따라 연장하며 구비된다. 본 실시예의 제1 불순물 영역들(306, 314)은 도 34 및 도 35에 기 재된 제1 불순물 영역들(306, 314)과 실질적으로 동일한 구조 및 기능을 수행한다. 따라서, 이에 대한 설명은 도 34 및 도 35에 기재된 설명과 실질적으로 동일하여 생략하기로 한다.
한편, 설명되지 않은 도면 부호 304, 320, 208 및 240은 각각 제1 게이트 절연막 패턴들, 제2 불순물 영역들, 제2 액티브 패턴들 및 제3 불순물 영역들이다. 언급된 제1 게이트 절연막 패턴들, 제2 불순물 영역들, 제2 액티브 패턴들 및 제3 불순물 영역들은 도 6 및 도 17에 도시된 제2 불순물 영역들, 제2 액티브 패턴들 및 제3 불순물 영역들과 실질적으로 동일하여 생략하기로 한다.
제2 불순물 영역들(134)은 제1 액티브 패턴들(106, 112)의 기둥 액티브 패턴들(106) 상부 표면 부위에 구비된다. 특히, 제1 도전 패턴들(122)에 의해 한정된 기둥 액티브 패턴들(106) 상부 표면 부위에 구비된다. 제2 불순물 영역들(134)은 수직형 트랜지스터의 소스/드레인으로 기능한다. 즉, 제1 불순물 영역들(116)과 함께, 제2 불순물 영역들(134)은 소스/드레인으로 기능할 수 있다.
그리고, 상세하게 도시되어 있지는 않지만, 제2 불순물 영역들(134)은 고농도 영역들 및 저농도 영역들을 포함할 수 있다. 보다 상세하게 설명하면, 제2 불순물 영역들(134)의 저농도 영역들은 기둥 액티브 패턴들(106) 상부 측면 표면 부위에 구비되며, 제2 불순물 영역들(134)의 고농도 영역들은 기둥 액티브 패턴들(106) 상부 표면 부위에 구비될 수 있다.
제1 불순물 영역들(116) 및 제2 불순물 영역들(134)이 제1 도전 패턴들(122)을 기준으로 제1 액티브 패턴들(106, 112) 상부 및 하부에 각각 구비됨으로써, 기 판(100) 표면을 기준으로, 기둥 액티브 패턴들(106)의 내측면을 따라 수직 방향으로 채널 영역들이 생성된다. 따라서, 수직형 트랜지스터들을 수직 채널 트랜지스터들(vertical channel transistors)이라고도 한다.
평면형 트랜지스터들은 제2 액티브 패턴들(110) 상에 구비되며, 평면형 트랜지스터들은 각각 제2 게이트 절연막 패턴들(132), 제2 도전 패턴들(130) 및 제3 불순물 영역들(136)을 포함한다. 제2 게이트 절연막 패턴들(132)은 제2 액티브 패턴들(110) 상에 구비되며, 제2 액티브 패턴들(110)과 제2 도전 패턴들(130) 사이를 절연하는 기능을 수행한다. 제2 도전 패턴들(130)은 제2 절연막 패턴들(132) 상에 구비되어, 게이트 전극으로 기능한다. 이에 따라, 평면형 트랜지스터들의 게이트 구조물은 제2 게이트 절연막 패턴(132)들 및 제2 도전 패턴들(130)로 구성된다. 그리고, 제2 도전 패턴들(130)은 제2 액티브 패턴들(110)과 수직된 제2 방향으로 연장한다. 연장하는 제2 도전 패턴들(130)은 워드 라인(word line)으로 기능할 수 있다.
제3 불순물 영역들(136)은 제2 절연막 패턴들(132) 및 제2 도전막 패턴들(130)에 의해 노출된 제2 액티브 패턴들(110) 표면 부위에 구비된다. 제3 불순물 영역들(136)은 평면형 트랜지스터들의 소스/드레인으로 기능한다. 제1 불순물 영역들(116)과는 다르게, 제3 불순물 영역들(136)은 비트 라인으로 기능할 수는 없다.
제3 불순물 영역들(136)이 제2 게이트 절연막 패턴들(132) 및 제2 도전 패턴들(130)에 의해 노출된 제2 액티브 패턴들(110) 표면 부위에 구비됨으로써, 기판(100) 표면을 기준으로 할 때, 제2 게이트 절연막 패턴들(132) 하부 즉, 제2 액 티브 패턴들(110) 표면들을 따라 수평 방향으로 채널 영역들이 생성된다. 따라서, 평면형 트랜지스터들은 수평 채널 트랜지스터들(horizontal channel transistors)이라고도 한다.
앞서 살펴본 바와 같이, 제1 액티브 패턴들(106, 112)의 상부면들과 제2 액티브 패턴들(110)의 상부면들이 실질적으로 동일한 위치에 구비됨으로써, 제2 불순물 영역들(134) 및 제3 불순물 영역들(136)이 실질적으로 동일한 위치에 구비될 수 있다. 이로써, 후속 공정에 의해 형성되는 패드(pad), 커패시터(capacitor) 또는 도전 패턴들(conductive patterns)을 보다 용이하게 구비시킬 수 있다.
단층 레벨의 트랜지스터를 갖는 집적 회로 반도체 소자의 제조방법
이하, 도 1, 도 6, 도 17 및 도 28에 도시된 집적 회로 반도체 소자의 제조방법을 설명하기로 한다.
도 2 내지 도 5는 도 6에 도시된 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이고, 도 7 내지 도 12는 도 6에 더하여 집적 회로 반도체 소자의 커패시터 및 배선층을 형성하는 방법을 설명하기 위한 공정 단면도들이고, 도 13 내지 도 16은 도 17에 도시된 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이고, 도 18 내지 도 23은 도 17에 더하여 집적 회로 반도체 소자의 커패시터 및 배선층을 형성하는 방법을 설명하기 위한 공정 단면도들이고, 도 23 내지 도 27은 도 28에 도시된 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이고, 도 29 내지 도 33은 도 28에 더하여 집 적 회로 반도체 소자의 배선층을 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 2, 도 13 및 도 24를 참조하면, 기판(100) 상에 제1 마스크들(102) 및 제2 마스크들(104)을 형성한다. 기판(100)은 실리콘 기판일 수 있다. 기판(100)은 제1 영역 및 제2 영역을 포함하며, 제1 영역은 셀 어레이 트랜지스터를 포함한 메모리 셀들이 구비되는 셀 어레이 영역일 수 있으며, 제2 영역은 주변 회로 트랜지스터를 포함하는 주변 회로 영역(peripheral circuit region)일 수 있다.
제1 마스크들(102)은 기판(100)의 제1 영역 상에 형성되며, 제1 폭을 갖는 육면체 형상을 가질 수 있다. 제2 마스크들(104)은 기판(100)의 제2 영역 상에 형성되며, 제1 방향으로 연장하는 바(bar) 형상을 가질 수 있다. 또한, 제2 마스크들(104)은 제1 폭보다 넓은 제2 폭을 가질 수 있다. 제1 마스크들(102) 및 제2 마스크들(104)은 실리콘 질화물과 같은 질화물을 이용하여 형성할 수 있다. 상세하게 도시되어 있지는 않지만, 제1 마스크들(102) 및 제2 마스크들(104)을 형성하기 전에 기판(100) 상에 패드 산화막(pad oxide layer)을 더 형성할 수 있다. 패드 산화막은 기판(100)과 제1 마스크들(102) 및 제2 마스크들(104) 사이의 스트레스(stress)를 완화시키는 막이다.
이어서, 제1 마스크들(102) 및 제2 마스크들(104)을 이용하여 기판(100)을 식각하여, 기판(100)의 제1 영역에 제1 액티브 패턴들(106, 112)의 기둥 액티브 패턴들(106)을 형성하고, 기판(100)의 제2 영역에 예비 제2 액티브 패턴들(도시되지 않음)을 형성한다. 이때, 제1 액티브 패턴들(106, 112)의 기둥 액티브 패턴들(106) 과 예비 제2 액티브 패턴들 실질적으로 동일한 제1 높이를 가질 수 있다.
기둥 액티브 패턴들(106)의 표면 프로파일(profile)을 따라 제1 게이트 절연막(도시되지 않음)을 형성한다. 제1 게이트 절연막은 산화물을 포함하며, 화학 기상 증착 공정 또는 열 산화 공정으로 형성될 수 있다. 도시되어 있지는 않지만, 제1 게이트 절연막은 예비 제2 액티브 패턴들 상에도 형성될 수도 있고, 형성되지 않아도 된다.
제1 마스크들(102) 및 기둥 액티브 패턴들(106)을 이온 주입 마스크로 사용하여, 제1 게이트 절연막이 형성된 기판(100) 표면 부위에 예비 제1 불순물 영역들(도시되지 않음)을 형성한다. 도시되어 있지는 않지만, 예비 제2 액티브 패턴들 표면 부위에 불순물이 주입되는 것을 방지하기 위하여 보호막을 형성할 수 있다. 보호막의 예로서는 증착 및 제거가 용이한 포토레지스트막 등을 사용할 수 있다.
제1 게이트 절연막이 형성된 기둥 액티브 패턴들(106) 측벽을 감싸며, 제1 방향으로 연장하는 제3 마스크들(108)을 형성한다. 제3 마스크들(108)은 제1 마스크들(102) 및 제2 마스크들(104)과 식각 선택비를 갖는 물질을 포함하며, 예컨대 실리콘 산화물을 들 수 있다.
제3 마스크들(108), 제1 마스크들(102) 및 기둥 액티브 패턴들(106)을 식각 마스크로 사용하여 기판(100)의 제1 영역을 식각하여, 제1 방향으로 연장하는 핀 액티브 패턴들(112)을 형성한다. 이로써, 기판(100)의 제1 영역에 핀 액티브 패턴들(112) 및 기둥 액티브 패턴들(106)을 포함하는 제1 액티브 패턴들(106, 112)을 형성할 수 있다.
식각 공정에 의해 예비 제1 불순물 영역들과 제1 게이트 절연막이 부분적으로 식각되어, 제1 불순물 영역들(116) 및 제1 게이트 절연막 패턴들(114)이 형성된다. 보다 상세하게, 제1 불순물 영역들(116)은 핀 액티브 패턴들(112) 상부 표면 부위에 형성되며, 핀 액티브 패턴들(112)의 연장 방향과 실질적으로 동일한 제1 방향으로 연장한다. 제1 게이트 절연막 패턴들(114)은 기둥 액티브 패턴들(106)의 측면을 감싸며 형성되고, 핀 액티브 패턴들(112) 상에 일부 형성된다.
그리고, 제3 마스크들(108), 제1 마스크들(102) 및 기둥 액티브 패턴들(106)을 식각 마스크로 사용하여 기판(100)의 제1 영역을 식각하는 동안, 제2 마스크들(104) 및 예비 제2 액티브 패턴들을 식각 마스크로 사용하여 기판(100)의 제2 영역을 식각하여, 제2 액티브 패턴들(110)을 형성한다. 제2 액티브 패턴들(110)의 높이는 제1 높이보다 높은 제2 높이를 갖는다. 제2 높이는 핀 액티브 패턴들(112) 및 기둥 액티브 패턴들(106)의 높이 합 즉, 제1 액티브 패턴들(106, 112)의 높이와 실질적으로 동일하다.
이와 같이 제2 액티브 패턴들(110)의 높이가 높아짐으로써, 제2 액티브 패턴들(110) 사이의 격리가 용이해진다. 보다 상세하게 설명하면, 제2 액티브 패턴들(110)의 높이가 깊어짐으로써, 이후 제2 액티브 패턴들(110) 표면 부위에 형성되는 제3 불순물 영역들의 불순물이 인접한 제2 액티브 패턴들(110)로 이동하는 것을 억제할 수 있다. 이에 대한 설명은 이후에 상세하게 하기로 한다.
앞서 공정에 의해 기판(100)의 제1 영역에는, 제1 마스크들(102)과, 핀 액티브 패턴들(112) 및 기둥 액티브 패턴들(106)을 포함하는 제1 액티브 패턴들(106, 112)과, 제1 게이트 절연막 패턴들(114)과, 제3 마스크들(108) 및 제1 불순물 영역들(116)이 형성된다. 기판(100)의 제2 영역에는, 제2 마스크들(104) 및 제2 액티브 패턴들(110)이 형성된다.
여기에서, 제1 액티브 패턴들(106, 112)의 기둥 액티브 패턴들(106)의 상부면과 제2 액티브 패턴들(110)의 상부면은 실질적으로 동일한 위치를 갖는다. 이는 후속 공정을 보다 용이하게 수행할 수 있도록 한다.
도 3, 도 14 및 도 25를 참조하면, 기판(100) 상에 제1 액티브 패턴들(106, 112)을 부분적으로 매립하는 제1 필드 절연막 패턴들(118) 및 제2 액티브 패턴들(110) 사이를 매립하는 예비 제2 필드 절연막 패턴들(120)을 형성한다.
제1 필드 절연막 패턴들(118) 및 예비 제2 필드 절연막 패턴들(120)을 형성하는 공정을 간략하게 설명하면, 제1 액티브 패턴들(106, 112) 및 제2 액티브 패턴들(110) 사이를 완전하게 매립하도록 기판(100), 제1 마스크들(102), 제2 마스크들(104) 및 제3 마스크들(108) 상에 필드 절연막을 형성한다. 필드 절연막은 산화물을 포함하며, 산화물의 예로서는, USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), TOSZ(tonen silazene) 및 FSG(fluoride silicate glass) 등을 포함할 수 있다.
제1 마스크들(102) 및 제2 마스크들(104)의 상부면이 노출되도록 필드 절연막 상부를 식각 내지 연마한다. 식각 내지 연마 공정으로는 화학 기계적 연마 공정(chemical mechanical polishing process), 에치-백 공정(etch-back process) 및 화학 기계적 연마와 에치-백의 혼합 공정 등을 들 수 있다. 공정에 의해 기판(100)의 제1 영역에는 예비 제1 필드 절연막 패턴들(도시되지 않음)이 형성되고, 기판(100)의 제2 영역에는 예비 제2 필드 절연막 패턴들(120)이 형성된다.
기판(100)의 제1 영역에 형성된 예비 제1 필드 절연막 패턴들의 상부 일부를 식각하여, 제3 마스크들(108)의 상부 측면 일부를 노출시키는 제1 필드 절연막 패턴들(118)을 형성한다. 즉, 제1 필드 절연막 패턴들(118)의 상부면은 핀 액티브 패턴들(112)의 상부면보다 실질적으로 높고, 기둥 액티브 패턴들(106)의 상부면보다 실질적으로 낮다. 상세하게 도시되어 있지는 않지만, 식각 공정이 수행되는 예비 제2 필드 절연막 패턴들(120)이 식각되지 않도록 예비 제2 필드 절연막 패턴들(120) 상에 보호막을 형성할 수 있다. 보호막은 증착 및 제거가 용이한 포토레지스트막일 수 있다.
도 4 및 도 15를 참조하면, 제3 마스크들(108)을 제거하여, 기둥 액티브 패턴들(106) 측면 상에 형성된 제1 게이트 절연막 패턴들(114)을 노출시킨다. 제거 공정에 의해 기둥 액티브 패턴들(106)과 제1 필드 절연막 패턴들(118) 사이에 갭들(gaps, 도시되지 않음)이 생성된다. 보다 구체적으로 갭들은 핀 액티브 패턴들(112)의 상부와, 제1 필드 절연막 패턴들(118)의 측면 일부 및 기둥 액티브 패턴들(106) 측면 하부를 노출시킨다.
갭들을 매립하도록 제1 액티브 패턴들(106, 112), 제1 필드 절연막 패턴들(118) 및 제1 마스크들(102) 상에 제1 도전막(도시되지 않음)을 형성한다. 제1 마스크들(102)의 상부가 노출되도록 제1 도전막의 상부를 식각 또는 연마한다. 식 각 또는 연마 공정으로는 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마 및 에치-백 공정의 혼합 공정을 이용하여 수행할 수 있다.
상부가 식각된 제1 도전막 및 제1 마스크들(102) 상에 제4 마스크들(도시되지 않음)을 형성한다. 제4 마스크들은 제2 방향으로 연장하며, 질화물을 포함할 수 있다. 제4 마스크들을 식각 마스크로 사용하여 제1 도전막을 식각하여, 제2 방향으로 연장하는 제1 도전 패턴들(122)을 형성한다.
제1 도전 패턴들(122)은 각각의 기둥 액티브 패턴들(106)의 측면을 감싸는 제1영역들과 제1 영역들로부터 제2 방향으로 연장하는 제2 영역들을 포함한다. 특히, 제1 영역들은 갭들을 매립하면서 형성됨으로써, 제2 영역들보다 하부로 돌출된 구조를 갖는다. 그래서, 제1 도전 패턴들(122)의 제1 영역은 수직형 트랜지스터들의 게이트 전극으로 기능하며, 제1 도전 패턴들(122)의 제2 영역은 워드 라인으로 기능할 수 있다. 제1 도전 패턴들(122)의 상부 일부를 식각하여, 제1 마스크들(102) 및 기둥 액티브 패턴들(106)의 상부 측면 일부를 노출시킨다.
제3 마스크들(108)을 제거하고, 제1 도전 패턴들(122)을 형성하는 공정을 수행하는 동안, 기판(100)의 제2 영역을 제거 공정 및 식각 공정으로부터 보호하기 위하여 기판(100)의 제2 영역에 보호막을 형성할 수 있다. 보호막은 증착 및 제거가 용이한 포토레지스트막일 수 있다.
도 5, 도 16 및 도 25를 참조하면, 제1 도전 패턴들(122) 및 제1 마스크들(102) 상에 제1 층간 절연막(도시되지 않음)을 형성한다. 제1 층간 절연막은 산화물을 포함하며, 산화물의 예로써는 USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG 등을 들 수 있다. 또한, 제1 층간 절연막은 필드 절연막과 실질적으로 동일한 물질을 포함할 수 있다.
제1 마스크들(102)의 상부면이 노출되도록 제1 층간 절연막의 상부를 연마한다. 제1 마스크들(102)을 및 제2 마스크들(104)을 제거하여, 기판(100)의 제1 영역의 제1 액티브 패턴들(106, 112) 상부 표면과, 기판(100)의 제2 영역의 제2 액티브 패턴들(110) 상부 표면을 노출시킨다. 특히, 제1 마스크들(102)을 제거함으로써, 제1 액티브 패턴들(106, 112)의 기둥 액티브 패턴들(106) 상부 표면이 노출된다.
제1 마스크들(102) 및 제2 마스크들(104)을 제거하는 동안, 제1 층간 절연막의 상부 일부와 예비 제2 필드 절연막 패턴들(120) 상부 일부를 각각 식각하여, 기둥 액티브 패턴들(106)의 상부면 및 제2 액티브 패턴들(110)의 상부면과 실질적으로 동일한 위치의 상부면을 갖는 제1 층간 절연막 패턴들(124) 및 제2 필드 절연막 패턴들(126)을 형성한다.
도시되어 있지는 않지만, 제1 마스크들(102)을 제거하기 전에, 기둥 액티브 패턴들(106)의 상부 측면으로 이온 주입 공정을 수행하여 예비 제2 불순물 영역들을 형성할 수 있다. 이온 주입 공정은 기판(100) 표면과 소정의 각도를 갖도록 비스듬하게 수행될 수 있다.
도 27을 참조하면, 제2 액티브 패턴들(110) 상에 제2 게이트 절연막(도시되지 않음), 제2 도전막(도시되지 않음) 및 제5 마스크들(128)을 형성한다. 제2 게이트 절연막은 산화물을 포함하며, 화학 기상 증착 공정 또는 열 산화 공정에 의해 형성될 수 있다. 제2 게이트 절연막은 제2 액티브 패턴들(110) 및 제2 도전 패턴들 사이를 절연하는 기능을 수행한다.
제2 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 혼합물을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 도전막은 이후 평면형 트랜지스터들의 게이트 전극을 기능할 수 있다. 제5 마스크들(128)은 제2 방향으로 연장하는 바 형상을 갖는다. 제5 마스크들(128)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 이어서, 제5 마스크들(128)을 식각 마스크로 사용하여 제2 게이트 절연막 및 제2 도전막을 식각하여, 제2 게이트 절연막 패턴들(132) 및 제2 도전 패턴들(130)을 형성한다.
도 6, 도 17 및 도 28을 참조하면, 기둥 액티브 패턴들(106) 상부 표면 부위와, 제2 도전 패턴들(130) 및 제2 게이트 절연막 패턴들(132)에 의해 노출된 제2 액티브 패턴들(110) 상부 표면 부위에 각각 제2 불순물 영역들(134) 및 제3 불순물 영역들(136)을 형성한다.
도시되어 있지는 않지만, 제2 불순물 영역들(134)은 기둥 액티브 패턴들(106)의 상부 측면 부위에 형성된 저농도 영역들과, 기둥 액티브 패턴들(106)의 상부 표면 부위에 형성된 고농도 영역들을 포함할 수 있다. 제3 불순물 영역들(136)은 제2 게이트 절연막 패턴들(132) 및 제2 도전 패턴들(130)에 의해 노출된 제2 액티브 패턴들(110) 표면 부위에 형성된 저농도 영역들 및 고농도 영역들을 포함한다.
제3 불순물 영역들(136)의 저농도 영역들은 제2 게이트 절연막 패턴들(132)과 인접하게 형성되고, 제3 불순물 영역들(136)의 고농도 영역들은 제2 게이트 절 연막 패턴들(132)로부터 소정 거리 이격되어 형성될 수 있다. 또한, 제3 불순물 영역들(136)의 저농도 영역들을 우선 형성한 후, 제2 게이트 절연막 패턴, 제2 도전 패턴들(130) 및 제5 마스크들(128)의 측벽에 스페이서들을 형성한 후, 제3 불순물 영역들(136)의 고농도 영역들을 형성할 수 있다.
이로써, 기판(100)의 제1 영역에는 제1 불순물 영역들(116), 제1 게이트 절연막 패턴들(114), 제1 도전 패턴들(122) 및 제2 불순물 영역들(134)을 포함하는 수직형 트랜지스터가 형성된다. 또한, 기판(100)의 제2 영역에는 제2 게이트 절연막 패턴들(132), 제2 도전 패턴들(130) 및 제3 불순물 영역들(136)을 포함하는 평면형 트랜지스터를 형성한다.
수직형 트랜지스터들에서, 제1 불순물 영역들(116) 및 제2 불순물 영역들(134)이 제1 도전 패턴들(122) 상부 및 하부에 구비됨으로써, 기둥 액티브 패턴들(106)의 측면을 따라 수직으로 채널 영역들이 형성된다. 따라서, 수직형 트랜지스터들을 수직 채널 트랜지스터들이라고 한다.
또한, 평면형 트랜지스터들에서, 제3 불순물 영역들(136)은 제2 도전 패턴들(130) 좌측 및 우측에 구비됨으로써, 제2 액티브 패턴들(110) 표면 부위를 따라 수평으로 채널 영역들이 형성된다. 따라서, 평면형 트랜지스터들을 수평 채널 트랜지스터들이라 한다. 기둥 액티브 패턴들(106) 상부면들과 제2 액티브 패턴들(110)의 상부면들이 실질적으로 동일한 높이를 가짐으로써, 후속되는 콘택들 형성 공정 및 커패시터들 형성 공정이 보다 용이하게 구현될 수 있다.
도 7 및 도 18을 참조하면, 제1 액티브 패턴들(106, 112)의 제2 불순물 영역 들(134) 상에 에피택시얼 실리콘 패턴들(epitaxial silicon patterns, 138)을 형성한다. 에피택시얼 실리콘막은 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 선택적 에피택시얼 성장 공정은 제1 층간 절연막 패턴들(124)과 같이 산화물을 포함하는 물질층 상에는 실리콘막이 성장하지 않으며, 기둥 액티브 패턴들(106)의 표면과 같이 실리콘을 포함하는 물질층 상에만 실리콘막을 성장시키는 공정이다.
또한, 선택적 에피택시얼 공정에 의해 형성된 에피택시얼 실리콘 패턴들(138)은 제2 불순물 영역들(134)의 폭보다 넓은 폭을 가지며 형성될 수 있다. 이는 선택적 에피택시얼 공정의 특성 상, 성장하는 실리콘층이 수직 방향뿐만 아니라 수평 방향으로 성장하기 때문이다.
이로써, 기둥 액티브 패턴들(106) 상에, 기둥 액티브 패턴들(106)보다 넓은 선폭을 갖는 에피택시얼 실리콘 패턴을 형성함으로써, 이후 형성되는 콘택들이 제1 액티브 패턴들(106, 112)과 접하는 면적이 커질 수 있다. 즉, 콘택들 및 제1 액티브 패턴들(106, 112) 사이의 저항을 감소시킬 수 있다.
도 8, 도 19 및 도 29를 참조하면, 에피택시얼 실리콘 패턴들(138), 제1 층간 절연막 패턴들(124), 제2 액티브 패턴들(110), 제2 필드 절연막 패턴들(126) 및 평면형 트랜지스터들의 표면 프로파일을 따라 연속적으로 식각 저지막(140)을 형성한다. 식각 저지막(140)은 실리콘 및 산화물과 식각 선택비를 갖는 물질을 포함하며, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 9, 도 20 및 도 30을 참조하면, 식각 저지막(140) 상에 제2 층간 절연막(142)을 형성한다. 제2 층간 절연막(142)은 기판(100)의 제1 영역 및 제2 영역에 모두 형성될 수 있다. 제2 층간 절연막(142)은 실리콘 산화물과 같은 산화물을 포함하며, 예컨대 USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG 등을 포함할 수 있다. 또한, 제2 층간 절연막(142)은 제1 층간 절연막 패턴들(124)과 실질적으로 동일한 물질 또는 상이한 물질을 포함할 수 있다.
또한, 도시되어 있지는 않지만, 제2 층간 절연막(142)의 상부를 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마 및 에치-백의 혼합 공정을 이용하여 연마 내지 식각한다. 제2 층간 절연막(142) 상에 제6 마스크들을 형성한다. 제6 마스크들을 식각 마스크로 사용하여 제2 층간 절연막(142), 제1 층간 절연막 패턴들(124), 식각 저지막(140) 및 제5 마스크들(128)을 부분적으로 식각하여, 제1 콘택홀들(144), 제2 콘택홀들(146), 제3 콘택홀들(148) 및 제4 콘택홀들(149)을 각각 형성한다.
보다 상세하게 설명하면, 제1 콘택홀들(144) 및 제2 콘택홀들(146)은 기판(100)의 제1 영역에 형성된다. 제1 콘택홀들(144)은 제1 도전 패턴들(122)의 제2 영역 일측들을 노출시키며, 제2 콘택홀들(146)은 제1 불순물 영역들(116)의 일측들을 각각 노출시킨다. 제3 콘택홀들(148) 및 제4 콘택홀들(149)은 기판(100)의 제2 영역에 형성된다. 제3 콘택홀들(148)은 제3 불순물 영역들(136)의 일측을 노출시키며, 제4 콘택홀들(149)은 기판(100)의 제2 도전 패턴들(130) 상부면들을 노출시킨다.
도 10, 도 21 및 도 31을 참조하면, 제2 층간 절연막(142) 상에, 제1 콘택홀들(144), 제2 콘택홀들(146), 제3 콘택홀들(148) 및 제4 콘택홀들(149)을 매립하도 록 제3 도전막을 형성하며, 제1 콘택들(150), 제2 콘택들(152), 제3 콘택들(154) 및 제4 콘택들(156)을 각각 형성한다. 제1 콘택들(150) 및 제2 콘택들(152)은 기판(100)의 제1 영역에 형성된다. 보다 상세하게, 제1 콘택들(150)은 제1 도전 패턴들(122)의 제2 영역들과 각각 전기적으로 연결되며, 제2 콘택들(152)은 제1 불순물 영역들(116)과 각각 전기적으로 연결된다.
제3 콘택들(154) 및 제4 콘택들(156)은 기판(100)의 제2 영역에 형성된다. 보다 상세하게 설명하면, 제3 콘택들(154)은 제3 불순물 영역들(136)과 각각 전기적으로 연결되며, 제4 콘택들(156)은 제2 도전 패턴들(130)과 전기적으로 각각 연결된다.
이어서, 제2 층간 절연막(142) 상에 제1 콘택들(150), 제2 콘택들(152), 제3 콘택들(154) 및 제4 콘택들(156)과 각각 전기적으로 연결되는 제1 배선층들(158), 제2 배선층들(160), 제3 배선층들(162) 및 제4 배선층들(164)을 각각 형성한다. 본 실시예에 따르면, 제1 배선층들(158), 제2 배선층들(160), 제3 배선층들(162) 및 제4 배선층들(164)은 제2 층간 절연막(142) 상에 제4 도전막을 형성한 후, 패터닝하여, 제1 콘택들(150), 제2 콘택들(152), 제3 콘택들(154) 및 제4 콘택들(156)과 각각 전기적으로 연결되도록 형성될 수 있다.
다른 실시예에 따르면, 제1 배선층들(158), 제2 배선층들(160), 제3 배선층들(162) 및 제4 배선층들(164)은, 제2 층간 절연막(142) 상에 제3 층간 절연막을 형성한 후, 제3 층간 절연막을 패터닝하여 제1 콘택들(150), 제2 콘택들(152), 제3 콘택들(154) 및 제4 콘택들(156)을 노출시키는 개구(홀)를 형성하고, 개구를 매립 하도록 제4 도전막을 형성한 후, 제3 층간 절연막의 상부면이 노출되도록 제4 도전막 상부를 식각함으로써 형성될 수 있다.
도 11, 도 22 및 도 32를 참조하면, 제1 배선층들(158), 제2 배선층들(160), 제3 배선층들(162), 제4 배선층들(164) 및 제2 층간 절연막(142) 상에 제3 층간 절연막(166)을 형성한다. 제3 층간 절연막(166)은 실리콘 산화물과 같은 산화물을 포함하며, 예컨대 USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG 등을 포함할 수 있다. 제3 층간 절연막(166)은 제1 층간 절연막 패턴들(124) 및 제2 층간 절연막(142)과 실질적으로 동일한 물질 또는 상이한 물질을 포함할 수 있다.
제3 층간 절연막(166) 상에 제7 마스크들(도시되지 않음)을 형성한다. 제6 마스크들을 식각 마스크로 사용하여 제3 층간 절연막(166), 제2 층간 절연막(142) 및 식각 저지막(140)을 부분적으로 식각하여, 기판(100)의 제1 영역의 에피택시얼 실리콘 패턴들(138)을 노출시키는 개구들(도시되지 않음)을 형성한다. 제3 층간 절연막(166) 및 개구들 표면 프로파일을 따라 제5 도전막(168)을 연속적으로 형성한다. 이때, 제5 도전막(168)이 개구들을 매립하지 않도록 한다. 제5 도전막(168)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
제5 도전막(168)이 형성된 개구를 매립하도록, 제5 도전막(168)이 형성된 제3 층간 절연막(166) 상에 희생막(170)을 형성한다. 희생막(170)은 실리콘 산화물과 같은 산화물을 포함하며, 예컨대, USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG 등을 포함할 수 있다. 희생막(170)은 제1 층간 절연막 패턴들(124), 제2 층간 절연막(142) 및 제3 층간 절연막(166)과 실질적으로 동일한 물질 또는 상이한 물질을 포함할 수 있다. 제5 도전막(168)의 상부면이 노출되도록 점선 방향으로 희생막(170)의 상부를 연마 내지 식각한다. 연마 내지 식각 공정에는 화학 기계적 연마 공정, 에치-백 공정 및 화학 기계적 연마와 에치-백의 혼합 공정 등을 들 수 있다.
도 12, 도 23 및 도 33을 참조하면, 개구들에 잔류하는 희생막(170)을 제거한다. 희생막(170)을 제거하는 동안, 제3 층간 절연막(166)의 상부 일부가 식각될 수 있다. 이로써, 노드 분리된 하부 전극들(172)을 형성한다. 하부 전극들(172)은 이후 커패시터들의 스토리지 전극으로 기능하게 된다. 하부 전극들(172)의 외측면 상부 일부가 노출될 수 있다.
하부 전극들(172) 및 제3 층간 절연막(166) 표면 프로파일을 따라 유전막(174)을 형성한다. 유전막(174)은 산화물, 산화물/질화물/산화물 또는 고 유전율 물질을 포함할 수 있다. 고유전율 물질의 예로는 이트륨 산화물(Y2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 니오븀 산화물(Nb2O5), 바륨 티타늄 산화물(BaTiO3), 스트론튬 티타늄 산화물(SrTiO3) 등을 들 수 있다. 유전막(174) 상에 상부 전극들(176)을 형성한다. 상부 전극은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
이로써, 하부 전극들(172), 유전막(174) 및 상부 전극들(176)을 포함하는 실린더 타입의 커패시터들을 형성할 수 있다. 이때, 커패시터들은 에피택시얼 실리콘 패턴들(138) 상에 형성되며, 에피택시얼 실리콘 패턴들(138)의 단면적이 기둥 액티브 패턴들(106) 상부의 단면적보다 넓어, 커패시터들 및 에피택시얼 실리콘 패턴들(138)의 계면 저항을 낮출 수 있다.
이하에서는, 적층 레벨의 트랜지스터들를 갖는 집적 회로 반도체 소자 및 그 제조방법에 관하여 설명한다. 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자는 앞서 설명한 단층 레벨의 집적 회로 반도체 소자를 단순한 공정으로 적층하여 구성한다. 물론, 적층시 단층 레벨의 집적 회로 반도체 소자를 다양하게 적층하여 집적 밀도를 크게 향상시킬 수 있다. 그리고, 앞서 설명한 바와 같이 본 발명의 집적 회로 반도체 소자는 구조가 다른 수직형 트랜지스터 및 평면형 트랜지스터를 모두 구현할 때 단순한 공정으로 제조가 가능하다.
이하 부분은 앞서 단층 레벨의 트랜지스터를 갖는 집적 회로 반도체 소자 및 그 제조방법을 근거로 설명하는 것이다. 앞서 실시예들중에서 하나를 이용하여 단층 레벨의 트랜지스터에 적용된다.
그리고, 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자에 있어서, 이하 제1 트랜지스터 및 제2 트랜지스터를 연결하는 배선 관계는 다양하게 할 수 있으며, 다만 제1 트랜지스터 및 제2 트랜지스터간을 배선층으로만 연결하면 족하다. 다시 말해, 제1 트랜지스터 및 제2 트랜지스터를 쇼트(short, 단락)시키지 않으면서 배선층으로 연결하면 족하다. 또한, 제1 트랜지스터 및 제2 트랜지스터의 모양은 적층 레벨의 트랜지스터들을 구현할 때 약간 변경될 수 있다. 또한, 수직형 트랜지스터를 셀 어레이 트랜지스터에 주로 사용하고, 평면형 트랜지스터를 주변 회로 트랜지스터에 사용하는 것으로 설명하고 있으나, 이에 한정되는 것은 아니다.
적층 레벨 트랜지스터들을 갖는 집적 회로 반도체 소자
도 38 및 도 39는 본 발명의 제1 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제1 실시예에 의한 집적 회로 반도체 소자는 하부 기판(100)에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT)로 구성된 제1 트랜지스터(400)가 형성되어 있다. 수직형 트랜지스터(400)는 셀 어레이 트랜지스터일 수 있다. 수직형 트랜지스터(VPT)에 대하여는 앞서 설명하였으므로 생략한다. 수직형 트랜지스터(VPT) 상에는 커패시터(C)가 형성되어 있을 수 있다. 수직형 트랜지스터(VPT)를 포함하는 제1 트랜지스터(400) 상에 접합 절연층(410)이 형성되어 있다. 접합 절연층(410) 상에는 상부 기판(100a)이 접합되어 있다. 접합 절연층(410)과 상부 기판(100a)의 접합 공정은 후에 자세하게 설명한다.
상부 기판(100a)에 앞서 설명한 바와 같이 평면형 트랜지스터(PLT)로 구성된 제2 트랜지스터(500)가 형성되어 있다. 도 38 및 도 39의 평면형 트랜지스터(PLT)는 배선을 위하여 단위 트랜지스터들 사이에 제2 필드 절연막 패턴(126)이 형성되어 있다. 그리고, 바디 콘택을 위하여 기판(100a)에 콘택(504)이 형성되어 있고, 콘택(504)에 배선층(506)이 형성되어 있다. 제2 트랜지스터(500)를 구성하는 평면형 트랜지스터(PLT)는 제1 트랜지스터(400)를 구동하기 위한 주변 회로 소자에 포함되는 주변 회로 트랜지스터일 수 있다. 주변 회로 소자는 센스 엠프(sense amplifier)나 워드 라인 드라이버(word line driver), 지원 회로 등을 들 수 있다.
제1 트랜지스터(400)의 워드 라인(122) 및 비트 라인(116)은 제2 트랜지스 터(500)의 최종 배선층(502)과 연결된다. 즉, 제1 트랜지스터(400)의 워드 라인(122)은 제1 콘택(150), 제1 배선층(158), 제5 콘택(412)을 통하여 제2 트랜지스터(500)의 최종 배선층(502)과 연결된다. 그리고, 제1 트랜지스터(400)의 비트 라인(116)은 제2 콘택(152), 제2 배선층(160) 및 제5 콘택(412)을 통하여 제2 트랜지스터(500)의 최종 배선층(502)과 연결된다. 도 38 및 도 39에서는, 제1 및 제2 배선층(158, 160)과 최종 배선층(502)이 바로 연결되는 것으로 도시되어 있으나, 필요에 따라 제1 트랜지스터(400)의 제1 및 제2 배선층(158, 160)이 하부 기판(100)의 또 다른 위치에서 최종 배선층(502)과 연결될 수 있다.
이와 같이 본 발명에 의한 집적 회로 반도체 소자는 셀 어레이 트랜지스터로써 수직형 트랜지스터(VPT)로 구성하고, 더하여 주변 회로 트랜지스터로써 평면형 트랜지스터(PLT)로 구성함으로써 한정된 기판 면적 내에 개별 트랜지스터들을 많이 집적할 수 있어 집적 밀도를 크게 향상시킬 수 있다.
도 40은 본 발명의 제2 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 집적 회로 반도체 소자는 제1 실시예와 비교하여 하부 기판(100)에 평면형 트랜지스터(PLT)가 더 형성된 것을 제외하고는 제1 실시예와 동일하다.
보다 상세하게, 하부 기판(100)의 제1 영역에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT)가 형성되어 있고, 하부 기판(100)의 제2 영역에 평면형 트랜지스터(PLT)가 형성되어 있다. 이에 따라, 하부 기판(100)에 수직형 트랜지스터(VPT) 및 평면형 트랜지스터(PLT)로 제1 트랜지스터(400)를 구성한다.
그리고, 제1 트랜지스터(400) 상에 접합 절연층(410)이 형성되어 있다. 접합 절연층(410) 상에는 상부 기판(100a)이 접합되어 있다. 상부 기판(100a)에 앞서 설명한 바와 같이 평면형 트랜지스터(PLT2)로써 제2 트랜지스터(500)가 형성되어 있다. 본 실시예에서는, 평면형 트랜지스터(PLT, PLT2)로 주변 회로 트랜지스터를 구성하고, 수직형 트랜지스터(VPT)로 셀 어레이 트랜지스터로 구성한다. 제1 트랜지스터(400)와 제2 트랜지스터(500)의 배선 연결 관계는 제1 실시예와 동일하다.
이와 같이 본 발명의 제2 실시예에 의한 집적 회로 반도체 소자는 셀 어레이 트랜지스터로써 수직형 트랜지스터(VPT)로 구성하고, 주변 회로 트랜지스터로써 2개의 평면형 트랜지스터(PLT1, PLT2)로 구성함으로써 집적 밀도도 향상시키면서, 다양한 형태를 구현할 수 있어 소자 설계 자유도를 증가시킬 수 있다.
도 41은 본 발명의 제3 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제3 실시예에 의한 집적 회로 반도체 소자는 제1 실시예와 비교하여 상부 기판(100a)에 수직형 트랜지스터(VPT2)가 더 형성된 것을 제외하고는 제1 실시예와 동일하다.
보다 상세하게, 본 발명의 제3 실시예에 의한 집적 회로 반도체 소자는 하부 기판(100)에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT)가 형성되어 있다. 이에 따라, 하부 기판(100)에 수직형 트랜지스터(VPT)로 제1 트랜지스터(400)를 구성한다.
그리고, 제1 트랜지스터(400) 상에 접합 절연층(410)이 형성되어 있다. 접합 절연층(410) 상에는 상부 기판(100a)이 접합되어 있다. 상부 기판(100a)에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT2) 및 평면형 트랜지스터(PLT)로써 제2 트랜지스터(500)가 형성되어 있고, 제2 트랜지스터(500) 상에 절연층(414)이 형성되어 있다. 평면형 트랜지스터(PLT)로 주변 회로 트랜지스터를 구성하고, 수직형 트랜지스터(VPT, VPT2)로 셀 어레이 트랜지스터로 구성한다.
제2 트랜지스터(500)의 워드 라인(122) 및 불순물 영역(136)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결되어 있다. 그리고, 제1 트랜지스터(400)와 제2 트랜지스터(500)의 배선 연결 관계는 앞서 실시예와 동일하다. 즉, 제1 배선층(158)은 제6 콘택(413)을 통하여 제5 배선층(165)과 연결되며, 제5 배선층(165)은 제5 콘택을(412) 통하여 최종 배선층(502)과 연결된다. 편의상, 제1 트랜지스터(400)의 워드 라인이나 비트 라인은 도시되지 않은 하부 기판(100)의 다른 위치에서 최종 배선층(502)과 연결된다.
이와 같이 본 발명의 제3 실시예에 의한 집적 회로 반도체 소자는 셀 어레이 트랜지스터로써 2개의 수직형 트랜지스터(VPT, VPT2)로 구성하고, 주변 회로 트랜지스터로써 평면형 트랜지스터(PLT)로 구성함으로써 집적 밀도를 크게 향상시킬 수 있다.
도 42는 본 발명의 제4 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제4 실시예에 의한 집적 회로 반도체 소자는 제1 실 시예와 비교하여 하부 기판(100)에 평면형 트랜지스터(PLT)를 더 형성하고, 상부 기판(100a)에 수직형 트랜지스터(VPT2)가 더 형성된 것을 제외하고는 제1 실시예와 동일하다.
보다 상세하게, 앞서 설명한 바와 같이 하부 기판(100)의 제1 영역에 수직형 트랜지스터(VPT)가 형성되어 있고, 하부 기판(100)의 제2 영역에 평면형 트랜지스터(PLT)가 형성되어 있다. 이에 따라, 하부 기판(100)에 수직형 트랜지스터(VPT) 및 평면형 트랜지스터(PLT)로 제1 트랜지스터(400)를 구성한다.
그리고, 제1 트랜지스터(400) 상에 접합 절연층(410)이 형성되어 있다. 접합 절연층(410) 상에는 상부 기판(100a)이 접합되어 있다. 상부 기판(100a)에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT2) 및 평면형 트랜지스터(PLT2)로써 제2 트랜지스터(500)가 형성되어 있고, 제2 트랜지스터(500) 상에 절연층(414)이 형성되어 있다. 이에 따라, 평면형 트랜지스터(PLT, PLT2)로 주변 회로 트랜지스터를 구성하고, 수직형 트랜지스터(VPT, VPT2)로 셀 어레이 트랜지스터로 구성한다.
제2 트랜지스터(500)의 워드 라인(122) 및 불순물 영역(136)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결되어 있다. 그리고, 제1 트랜지스터(400)와 제2 트랜지스터(500)의 배선 연결 관계는 앞서 실시예와 비슷하다. 즉, 제2 배선층(162)은 제6 콘택(413)을 통하여 제5 배선층(165)과 연결되며, 제5 배선층(165)은 제5 콘택을(412) 통하여 최종 배선층(502)과 연결된다. 편의상, 제1 트랜지스터(400)의 워드 라인이나 비트 라인은 도시되지 않은 하부 기판(100)의 다른 위치에서 최종 배선층(502)과 연결된다.
이와 같이 본 발명의 제3 실시예에 의한 집적 회로 반도체 소자는 셀 어레이 트랜지스터로써 2개의 수직형 트랜지스터(VPT, VPT2)로 구성하고, 주변 회로 트랜지스터로써 2개의 평면형 트랜지스터(PLT, PLT2)로 구성함으로써 집적 밀도를 크게 향상시키고, 소자 설계 자유도를 증가시킬 수 있다.
도 43은 본 발명의 제5 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제5 실시예에 의한 집적 회로 반도체 소자는 제1 실시예와 비교하여 상부 기판(100)에 평면형 트랜지스터(PLT)가 아닌 수직형 트랜지스터(VPT)로 형성한 것을 제외하고는 제1 실시예와 동일하다.
보다 상세하게, 앞서 설명한 바와 같이 하부 기판(100)에 수직형 트랜지스터(VPT)가 형성되어 있다. 이에 따라, 하부 기판(100)에 수직형 트랜지스터(VPT)로 제1 트랜지스터(400)를 구성한다. 접합 절연층(410)에 접합된 상부 기판(100a)에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT2)로써 제2 트랜지스터(500)가 형성되어 있고, 제2 트랜지스터(500) 상에 절연층(414)이 형성되어 있다. 이에 따라, 하나의 수직형 트랜지스터(VPT)로 주변 회로 트랜지스터를 구성하고, 또 하나의 수직형 트랜지스터(VPT2)로 셀 어레이 트랜지스터로 구성한다.
제2 트랜지스터(500)의 워드 라인(122)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결되어 있다. 그리고, 제1 트랜지스터(400)와 제2 트랜지스터(500)의 배선 연결 관계는 앞서 실시예와 비슷하다. 즉, 제6 배선층(167)은 제6 콘택(413)을 통하여 제5 배선층(165)과 연결되며, 제5 배선층(165)은 제5 콘택(412)을 통하 여 최종 배선층(502)과 연결된다. 편의상, 제1 트랜지스터(400)의 워드 라인이나 비트 라인은 도시되지 않은 하부 기판(100)의 다른 위치에서 최종 배선층(502)과 연결된다.
이와 같이 본 발명의 제5 실시예에 의한 집적 회로 반도체 소자는 셀 어레이 트랜지스터 및 주변 회로 트랜지스터로써 2개의 수직형 트랜지스터(VPT, VPT2)로 구성함으로써 집적 밀도를 크게 향상시킬 수 있다.
도 44는 본 발명의 제6 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제6 실시예에 의한 집적 회로 반도체 소자는 하부 기판(100)에 앞서 설명한 바와 같이 평면형 트랜지스터(PLT)로 구성된 제1 트랜지스터(400)가 형성되어 있다. 평면형 트랜지스터(400)는 주변 회로 트랜지스터일 수 있다. 평면형 트랜지스터(400)에 대하여는 앞서 설명하였으므로 생략한다. 평면형 트랜지스터(PLT)를 포함하는 제1 트랜지스터(400) 상에 접합 절연층(410)이 형성되어 있다. 접합 절연층(410) 상에는 상부 기판(100a)이 접합되어 있다. 접합 절연층(410)과 상부 기판(100a)의 접합 공정은 후에 자세하게 설명한다.
상부 기판(100a)에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT)로 구성된 제2 트랜지스터(500)가 형성되어 있고, 제2 트랜지스터(500) 상에 절연층(414)이 형성되어 있다. 제2 트랜지스터(500)를 구성하는 수직형 트랜지스터(VPT)는 셀 어레이 트랜지스터이다. 평면형 트랜지스터로 구성되는 제1 트랜지스터(400)는 제2 트랜지스터(500)를 구동하기 위한 주변 회로 소자에 포함되는 주변 회로 트랜지스 터일 수 있다. 주변 회로 소자는 센스 엠프(sense amplifier)나 워드 라인 드라이버(word line driver), 지원 회로 등을 들 수 있다.
제1 트랜지스터(400)의 워드 라인(130, 게이트 전극)은 제2 트랜지스터(500)의 최종 배선층(502)과 연결된다. 즉, 제1 트랜지스터(400)의 워드 라인(130)은 제4 콘택(156), 제4 배선층(164) 및 제5 콘택(412)을 통하여 제2 트랜지스터(500)의 최종 배선층(502)과 연결된다. 그리고, 제2 트랜지스터(400)의 워드 라인(122)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결된다.
이와 같이 본 발명에 의한 집적 회로 반도체 소자는 셀 어레이 트랜지스터로써 수직형 트랜지스터(VPT)로 구성하고, 더하여 주변 회로 트랜지스터로써 평면형 트랜지스터(PLT)로 구성함으로써 한정된 기판 면적 내에 개별 트랜지스터들을 많이 집적할 수 있어 집적 밀도를 크게 향상시킬 수 있다.
도 45는 본 발명의 제7 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제7 실시예에 의한 집적 회로 반도체 소자는 제6 실시예와 비교하여 하부 기판(100)에 수직형 트랜지스터(VPT)가 더 형성된 것을 제외하고는 제7 실시예와 동일하다.
보다 상세하게, 앞서 설명한 바와 같이 하부 기판(100)의 제1 영역에 수직형 트랜지스터(VPT)가 형성되어 있고, 하부 기판(100)의 제2 영역에 평면형 트랜지스터(PLT)가 형성되어 있다. 이에 따라, 하부 기판(100)에 수직형 트랜지스터(VPT) 및 평면형 트랜지스터(PLT)로 제1 트랜지스터(400)를 구성한다.
그리고, 접합 절연층(410)에 접합된 상부 기판(100a)에 앞서 설명한 바와 같이 수직형 트랜지스터(VPT2)로써 제2 트랜지스터(500)가 형성되어 있고, 제2 트랜지스터(500) 상에 절연층(414)이 형성되어 있다. 이에 따라, 두 개의 수직형 트랜지스터(VPT, VPT2)로 셀 어레이 트랜지스터를 구성하고, 하나의 평면형 트랜지스터(PLT)로 셀 어레이 트랜지스터로 구성한다.
제2 트랜지스터(500)의 워드 라인(122)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결되어 있다. 그리고, 제1 트랜지스터(400)와 제2 트랜지스터(500)의 배선 연결 관계는 앞서 실시예들과 비슷하다. 즉, 제3 배선층(162)은 제6 콘택(413)을 통하여 제5 배선층(165)과 연결되며, 제5 배선층(165)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결된다. 편의상, 제1 트랜지스터(400)의 워드 라인이나 비트 라인은 도시되지 않은 하부 기판(100)의 다른 위치에서 최종 배선층(502)과 연결된다.
이와 같이 본 발명의 제7 실시예에 의한 집적 회로 반도체 소자는 두 개의 수직형 트랜지스터(VPT, VPT2)로 셀 어레이 트랜지스터를 구성하고, 평면형 트랜지스터(PLT)로 주변 회로 트랜지스터를 구성함으로써 집적 밀도를 크게 향상시키고, 설계 자유도를 증가시킬 수 있다.
도 46은 본 발명의 제8 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제8 실시예에 의한 집적 회로 반도체 소자는 제6 실시예와 비교하여 상부 기판(100a)에 평면 트랜지스터(PLT)가 더 형성된 것을 제외 하고는 동일하다.
보다 상세하게, 앞서 설명한 바와 같이 하부 기판(100)에 평면형 트랜지스터(PLT)가 형성되어 있다. 이에 따라, 하부 기판(100)에 평면형 트랜지스터(PLT)로 제1 트랜지스터(400)를 구성한다.
그리고, 접합 절연층(410)에 접합된 상부 기판(100a)의 제1 영역에 수직형 트랜지스터(VPT)가 형성되어 있고, 제2 영역에 평면형 트랜지스터(PLT2)가 형성되어 있다. 이에 따라, 수직형 트랜지스터(VPT) 및 평면형 트랜지스터(PLT)로 제2 트랜지스터(500)를 구성한다. 그리고, 제2 트랜지스터(500) 상에는 절연층(414)이 형성되어 있다. 따라서, 수직형 트랜지스터(VPT)로 셀 어레이 트랜지스터를 구성하고, 두 개의 평면형 트랜지스터(PLT, PLT2)로 주변 회로 트랜지스터를 구성한다.
제2 트랜지스터(500)의 워드 라인(122)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결되어 있다. 그리고, 제1 트랜지스터(400)와 제2 트랜지스터(500)의 배선 연결 관계는 앞서 실시예들과 비슷하다. 즉, 제4 배선층(164)은 제6 콘택(413)을 통하여 제1 배선층(158)과 연결되며, 제1 배선층(158)은 제5 콘택(412)을 통하여 최종 배선층(502)과 연결된다. 편의상, 제1 트랜지스터(400)의 워드 라인이나 비트 라인은 도시되지 않은 하부 기판(100)의 다른 위치에서 최종 배선층(502)과 연결된다.
이와 같이 본 발명의 제8 실시예에 의한 집적 회로 반도체 소자는 수직형 트랜지스터(VPT)로 셀 어레이 트랜지스터를 구성하고, 2개의 평면형 트랜지스터(PLT, PLT2)로 주변 회로 트랜지스터를 구성함으로써 집적 밀도를 크게 향상시키고, 설계 자유도를 증가시킬 수 있다.
적층 레벨의 트랜지스터들를 갖는 집적 회로 반도체 소자의 제조방법
이하에서는 편의상 본 발명의 제1 실시예에 의한 집적 회로 반도체 소자를 예로 들어 제조방법을 설명한다. 이하에서 설명하는 집적 회로 반도체 소자의 제조방법은 앞서 실시예들에 모두다 적용할 수 있다.
도 47 내지 도 50은 본 발명에 의한 적층 레벨의 트랜지스터를 갖는 집적 회로 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 47을 참조하면, 하부 기판(100)에 수직형 트랜지스터(VPT)나 평면형 트랜지스터(PLT)중 적어도 어느 하나로 구성된 제1 트랜지스터(400)를 형성한다. 하부 기판(100)은 실리콘 기판, 즉 실리콘 웨이퍼를 이용한다. 도 47에서는, 앞서 설명한 바와 같이 수직형 트랜지스터(VPT)만이 형성되어 있다. 이어서, 수직형 트랜지스터(VPT)로 구성된 제1 트랜지스터(400) 상에 접합 절연층(410)을 형성한다. 접합 절연층(410)은 산화층으로 형성한다. 접합 절연층(410)은 열산화법 또는 화학기상증착법으로 형성할 수 있다. 접합 절연층(410)은 하부 기판(100)에 제1 트랜지스터를 형성할 때 자연스럽게 형성될 수 있다.
도 48을 참조하면, 상면(101f) 및 배면(101b)을 갖는 상부 기판(100a)을 준비한다. 상부 기판(100a)은 실리콘 기판, 즉 실리콘 웨이퍼를 이용한다. 상부 기판(100a)에 상면 방향에서 수소(Hydrogen) 이온(448)을 주입하여 상부 기판(100a) 내에 손상층(450, damage layer)을 형성한다. 상부 기판(100a)은 손상층(450)을 경 계로 상부 영역(101d) 및 하부 영역(101c)으로 나뉘게 된다. 수소 이온 주입시 주입 에너지 및 도즈량은 손상층(450)이 상부 기판(100a) 내에 위치하도록 하면 족하다. 예컨대, 수소 이온주입시 가속 전압은 10 내지 100KeV로 하고, 도즈량은 1E16cm-2 내지 1E17cm-2로 한다.
도 49를 참조하면, 하부 기판(100) 상에 형성된 접합 절연층(410)에 상부 기판(100a)을 뒤집어서 밀착시켜 접합시킨다. 즉, 상부 기판(100a)의 표면(101f)이 접합 절연층 상에 접합된다. 상부 기판의 표면은 경면 가공되어 있어 접합 절연층과 접착제 없이 밀착하여 접합이 가능하다.
계속하여, 하부 기판 및 접합 절연층에 접합된 상부 기판을 열처리함으로써 손상층(450)을 벽개면으로 하여 상부 기판(100a)의 하부 영역(101c)을 박리한다. 박리 공정시 열처리 온도는 300℃ 이상, 바람직하게는 350 내지 500℃의 산화 분위기에서 수행한다.
도 50을 참조하면, 접합 후에 상부 기판(100a)의 상부 영역(101d)을 화학 기계적 연마한다. 이렇게 되면, 상부 기판(100a)에 제2 트랜지스터(500)가 형성될 소자 형성 영역(101d)이 완성된다. 계속하여, 상부 기판(100a)에 수직형 트랜지스터(VPT)나 평면형 트랜지스터(PLT)중 적어도 어느 하나로 구성된 제2 트랜지스터(500)를 형성한다. 도 50에서는, 앞서 설명한 바와 같이 평면형 트랜지스터(VPT)만이 형성되어 있다. 제2 트랜지스터(500)는 SOI(silicon on insulator)층에 형성되는 형태가 되어 제2 트랜지스터(500)의 개별 트랜지스터들은 소자 분리 특성이 향상된다. 따라서, 제2 트랜지스터(500)를 구성하는 개별(단위) 트랜지스터들은 크기를 줄일 수 있어 집적 회로 소자의 크기를 줄일 수 있다.
계속하여, 제1 트랜지스터(400) 및 제2 트랜지스터(500)를 연결할 수 있도록 비아홀(411)을 형성한다. 비아홀(411)은 제1 트랜지스터(400)의 워드 라인이나 비트 라인과 연결될 수 있는 비아홀(411)이다. 도 50에서는, 편의상 워드 라인(122)과 연결되는 제1 배선층(158) 상에 형성되는 비아홀(411)만 표시한다. 이어서, 비아홀(411)에 도전 물질을 매립하여 도 38과 같은 제5 콘택(412)을 형성한다. 이어서, 도 38에서 도시한 바와 같이 제5 콘택(412)에 도전 패턴을 형성함으로써 제1 배선층(158)과 연결되는 최종 배선층(502)을 형성한다. 결과적으로, 제1 트랜지스터(400)의 워드 라인(122) 및 비트 라인은 제2 트랜지스터(500)의 최종 배선층(502)과 연결된다.
이와 같이 본 발명의 집적 회로 반도체 소자는 하부 기판(100)에 수직형 트랜지스터(VPT)로 구성된 제1 트랜지스터(400)를 형성하고, 상부 기판(100a)에 평면형 트랜지스터(PLT)를 형성하기 때문에, 하나의 기판에 수직형 트랜지스터 및 평면형 트랜지스터를 형성하는 것에 비하여 단순한 공정으로 제조가 가능하다.
다시 말해, 하나의 기판에 수직형 트랜지스터 및 평면형 트랜지스터를 형성할 경우, 기판의 표면 영역을 수직형 트랜지스터 형성 영역 및 평면형 트랜지스터 형성 영역으로 구분하고 이원화된 제조 공정을 진행하여야 하기 때문에 제조 공정이 매우 복잡하다. 그러나, 본 발명의 집적 회로 반도체 소자는 하부 기판(100)에 수직형 트랜지스터(VPT)를 형성하고, 상부 기판(100a)에 평면형 트랜지스터를 형성 하고, 단순한 접합을 하는 것이기 때문에 제조 공정이 단순하다.
적층 레벨의 트랜지스터들를 갖는 집적 회로 반도체 소자와 단층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자 비교
도 51은 본 발명이 적용될 수 있는 집적 회로 소자의 일 예를 도시한 레이아웃도이고, 도 52 및 도 53은 적층 레벨의 트랜지스터를 갖는 도 51의 단위 셀 영역의 확대도이고, 도 54 및 도 55는 도 52 및 도 53과의 비교를 위한 것으로 단층 레벨의 트랜지스터를 갖는 단위 셀 영역의 확대도이다. 도 52 및 도 54는 최종 배선층이 형성되지 않은 것이고, 도 53 및 도 55는 최종 배선층이 형성된 것이다.
구체적으로, 도 51에 도시한 바와 같이, 본 발명의 집적 회로 소자(칩, 10)는 메인 로(row) 디코더 영역(11), 메인 워드 라인 드라이버 영역(12), 컬럼 디코더 영역(13), 본딩 패드 영역(14) 및 단위 셀 영역(15)으로 크게 구분할 수 있다. 단위 셀 영역(15)을 제외한 부분은 모두다 주변 회로 영역일 수 있다.
도 52 내지 도 55에 도시한 바와 같이, 단위 셀 영역(15)은 워드 라인(122) 및 비트 라인(116)을 포함하는 셀 어레이 영역(20)이 포함되어 있다. 셀 어레이 영역(20)에는 앞서 설명한 바와 같이 수직형 트랜지스터나 평면형 트랜지스터로 구성된 셀 어레이 트랜지스터가 복수개 구비된다.
셀 어레이 영역(20)의 주위에는 서브 워드 라인 영역(SWD, 16), 지원 회로 영역(C/J, 18)이 위치한다. 그리고, 셀 어레이 영역(20) 상에나 셀 어레이 영역(20) 양측에 센스 엠프 영역(SA, 22)이 위치한다. 더하여, 광의적으로 셀 어레이 영역(20)을 제외한 부분은 모두다 주변 회로 영역으로 명명할 수 있다. 즉, 광의적으로 메인 로(row) 디코더 영역(11), 메인 워드 라인 드라이버 영역(12), 컬럼 디코더 영역(13), 본딩 패드 영역(14), 서브 워드 라인 영역(16), 지원 회로 영역(18), 센스 엠프 영역(22)이 모두다 주변 회로 영역일 수 있다. 그리고, 광의적인 주변 회로 영역에는 주변 회로 트랜지스터가 복수개 구비된다.
그런데, 도 52 및 도 53에는 셀 어레이 영역(20) 상에 주변 회로 영역인 센스 엠프 영역(22)이 적층하여 위치한다. 이에 따라, 셀 어레이 트랜지스터, 즉 제1 트랜지스터 상에 주변 회로 트랜지스터, 즉 제2 트랜지스터가 적층되는 적층 레벨의 트랜지스터 구조를 갖는다. 이에 반하여, 도 54 및 도 55에서는 셀 어레이 영역(20) 주위에 주변 회로 영역이 위치한다. 즉, 셀 어레이 트랜지스터, 즉 제1 트랜지스터의 주위에 주변 회로 트랜지스터, 즉 제2 트랜지스터가 평면적으로 위치하는 단층 레벨의 트랜지스터 구조를 갖는다.
이와 같이, 본 발명의 집적 회로 반도체 소자는 도 52 및 도 53에 도시한 바와 같이 적층 레벨의 트랜지스터 구조를 가지기 때문에 단위 셀 영역(15)의 면적이 X1 X Y1이다. 이에 반해, 비교예는 도 54 및 도 55에 도시한 바와 같이 단층 트랜지스터 구조를 가지기 때문에 단위 셀 영역(15)의 면적이 X1 X Y1보다 큰 X2 X Y2이다. 따라서, 본 발명의 집적 회로 반도체 소자는 단층 레벨의 트랜지스터 구조의 비교예에 비하여 집적 밀도를 크게 증가시킬 수 있다. 더하여, 본 발명의 집적 회 로 반도체 소자는 센스 엠프 영역 등의 주변 회로 영역을 셀 어레이 영역 상에 위치시키기 때문에, 반도체 칩 설계를 자유롭게 하는 설계 자유도를 크게 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 설명하기 위한 평면도이고,
도 6, 도 17 및 도 28은 도 1에 도시된 집적 회로 반도체 소자를 Ⅰ-Ⅰ′, Ⅱ-Ⅱ′ 및 Ⅲ-Ⅲ′을 따라 각각 절단한 단면도들이다.
도 2 내지 도 5는 도 6에 도시된 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 7 내지 도 12는 도 6에 더하여 집적 회로 반도체 소자의 커패시터 및 배선층을 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 13 내지 도 16은 도 17에 도시된 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 18 내지 도 23은 도 17에 더하여 집적 회로 반도체 소자의 커패시터 및 배선층을 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 23 내지 도 27은 도 28에 도시된 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 29 내지 도 33은 도 28에 더하여 집적 회로 반도체 소자의 배선층을 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 34 및 도 35는 본 발명의 다른 실시예에 따른 집적 회로 반도체 소자를 설명하기 위한 단면도들이다.
도 36 및 도 37은 본 발명의 또 다른 실시예에 따른 집적 회로 반도체 소자 를 설명하기 위한 단면도들이다.
도 38 및 도 39는 본 발명의 제1 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 40은 본 발명의 제2 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 41은 본 발명의 제3 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 42는 본 발명의 제4 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 43은 본 발명의 제5 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 44는 본 발명의 제6 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 45는 본 발명의 제7 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 46은 본 발명의 제8 실시예에 의한 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자의 단면도이다.
도 47 내지 도 50은 본 발명에 의한 적층 레벨의 트랜지스터를 갖는 집적 회로 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 51은 본 발명이 적용될 수 있는 집적 회로 소자의 일 예를 도시한 레이아 웃도이다.
도 52 및 도 53은 적층 레벨의 트랜지스터를 갖는 도 51의 단위 셀 영역의 확대도이다.
도 54 및 도 55는 도 52 및 도 53과의 비교를 위한 것으로 단층 레벨의 트랜지스터를 갖는 단위 셀 영역의 확대도이다.

Claims (23)

  1. 하부 기판에 형성되고 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터;
    상기 제1 트랜지스터 상에 형성된 접합 절연층;
    상기 접합 절연층에 접합된 상부 기판에 형성되고, 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제2 트랜지스터; 및
    상기 제1 트랜지스터 및 제2 트랜지스터를 연결하는 배선층을 포함하되,
    상기 제1 트랜지스터 및 제2 트랜지스터의 수직형 트랜지스터는,
    상기 하부 기판 또는 상부 기판 내부에 형성된 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 상기 제1 액티브 패턴의 표면 부위와 상기 제1 게이트 구조물 하부에 구비되는 제1 불순물 영역들 포함하고,
    상기 제1 액티브 패턴은, 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 상기 핀 액티브 패턴 상에 구비되는 기둥 액티브 패턴(pillar active pattern)을 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 액티브 패턴의 기둥 액티브 패턴은, 제1 폭을 갖는 상부, 상기 제1 폭보다 작은 제2 폭을 갖는 중부 및 상기 제2 폭보다 넓은 제3 폭을 갖는 하부를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  5. 제1항에 있어서, 상기 제1 액티브 패턴의 기둥 액티브 패턴은, 제1 폭을 갖는 상부 및 상기 제1 폭보다 넓은 제2 폭을 갖는 하부를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 하부 기판 내부에 형성된 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 상기 제1 액티브 패턴의 표면 부위와 상기 제1 게이트 구조물 하부에 구비되는 제1 불순물 영역들을 포함하고, 상기 제1 액티브 패턴은 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 상기 핀 액티브 패턴 상에 구비되는 기둥 액티브 패턴(pillar active pattern)으로 이루어진 수직형 트랜지스터;
    상기 수직형 트랜지스터 상에 형성된 접합 절연층;
    상기 접합 절연층에 접합된 상부 기판에 형성된 제2 액티브 패턴 상에 구비되는 제2 게이트 구조물과, 상기 제2 게이트 구조물에 의해 노출되는 제2 액티브 패턴의 표면 부위에 구비되는 제2 불순물 영역들을 포함하는 평면형 트랜지스터; 및
    상기 수직형 트랜지스터 및 평면형 트랜지스터를 연결하는 배선층을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자.
  12. 삭제
  13. 삭제
  14. 하부 기판에 형성된 제1 액티브 패턴 상에 구비되는 제1 게이트 구조물과, 상기 제1 게이트 구조물에 의해 노출되는 제1 액티브 패턴의 표면 부위에 구비되는 제1 불순물 영역들을 포함하는 평면형 트랜지스터;
    상기 평면형 트랜지스터 상에 형성된 접합 절연층;
    접합 절연층에 접합된 상부 기판 내부에 형성된 제2 액티브 패턴의 측면을 감싸는 제2 게이트 구조물과, 상기 제2 액티브 패턴의 표면 부위와 상기 제2 게이트 구조물 하부에 구비되는 제2 불순물 영역들을 포함하고, 상기 제2 액티브 패턴은 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 상기 핀 액티브 패턴 상에 구비되는 기둥 액티브 패턴(pillar active pattern)으로 이루어진 수직형 트랜지스터; 및
    상기 평면형 트랜지스터 및 수직형 트랜지스터를 연결하는 배선층을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자.
  15. 삭제
  16. 삭제
  17. 하부 기판에 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터 상에 접합 절연층을 형성하는 단계;
    상기 접합 절연층 상에 상부 기판을 접합하는 단계;
    상기 상부 기판에 수직형 트랜지스터 및 평면형 트랜지스터중 적어도 어느 하나로 구성된 제2 트랜지스터를 형성하는 단계; 및
    상기 제1 트랜지스터 및 제2 트랜지스터를 연결하는 배선층을 형성하는 단계를 포함하고,
    상기 제1 트랜지스터 및 제2 트랜지스터의 수직형 트랜지스터는,
    상기 하부 기판 또는 상부 기판을 식각하여 상기 하부 기판 또는 상부 기판 내부에 일 방향으로 연장하는 핀 액티브 패턴(fin active pattern)과, 상기 핀 액티브 패턴 상에 위치한 기둥 액티브 패턴(pillar active pattern)을 포함하는 제1 액티브 패턴을 형성하는 단계와, 상기 제1 액티브 패턴의 측면을 감싸는 제1 게이트 구조물과, 상기 제1 게이트 구조물의 상부 및 하부에 제1 불순물 영역들을 형성하는 단계로 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제17항에 있어서, 제1 트랜지스터 및 제2 트랜지스터의 평면형 트랜지스터는,
    상기 하부 기판 또는 상부 기판을 식각하여 제2 액티브 패턴을 형성하는 단계와,
    상기 제2 액티브 패턴 상에 제2 게이트 구조물과, 상기 제2 게이트 구조물에 의해 노출되는 제2 액티브 패턴 표면 부위에 제2 불순물 영역들을 형성하는 단계로 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  22. 삭제
  23. 삭제
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