KR101140057B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101140057B1
KR101140057B1 KR1020100129291A KR20100129291A KR101140057B1 KR 101140057 B1 KR101140057 B1 KR 101140057B1 KR 1020100129291 A KR1020100129291 A KR 1020100129291A KR 20100129291 A KR20100129291 A KR 20100129291A KR 101140057 B1 KR101140057 B1 KR 101140057B1
Authority
KR
South Korea
Prior art keywords
line
pattern
bit line
pillar
forming
Prior art date
Application number
KR1020100129291A
Other languages
English (en)
Inventor
성민철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100129291A priority Critical patent/KR101140057B1/ko
Priority to US13/326,280 priority patent/US8766333B2/en
Application granted granted Critical
Publication of KR101140057B1 publication Critical patent/KR101140057B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 매립 비트라인 상부에 실리콘 라인을 형성하고, 실리콘 라인에 메탈 콘택을 형성한 후 바이어스를 인가함으로써 각 필라 패턴의 바디가 플로팅되지 않게 하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 반도체 기판 상부에 형성된 다수의 라인 패턴과, 라인 패턴 상측이 식각되어 형성된 필라 패턴과, 라인 패턴과 교차하며, 상기 필라 패턴 측벽에 형성된 워드라인과, 필라 패턴들 사이의 상기 라인 패턴 상부에 형성된 바디 콘택을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 수직형 게이트(Vertical Gate)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
이와 같은 수직 채널 트랜지스터 구조는 소자의 선폭이 감소됨에 따라 수직 게이트 하단에 위치한 소스/드레인 접합 영역에 의해 바디 영역이 전기적으로 실리콘 기판과 분리되는 바디 플로팅 현상이 발생한다. 이러한 바디 플로팅 현상이 발생하게 되면 바디에 쌓이는 홀 차지에 의해 트랜지스터의 문적전압이 변화하는 등의 문제점이 발생한다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 매립 비트라인 상부에 실리콘 라인을 형성하고, 실리콘 라인에 메탈 콘택을 형성한 후 바이어스를 인가함으로써 각 필라 패턴의 바디가 플로팅되지 않게 하는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 다수의 라인 패턴과, 라인 패턴 상측이 식각되어 형성된 필라 패턴과, 라인 패턴과 교차하며, 상기 필라 패턴 측벽에 형성된 워드라인과, 필라 패턴들 사이의 상기 라인 패턴 상부에 형성된 바디 콘택을 포함하는 것을 특징으로 한다.
나아가, 라인 패턴 내에 비트라인을 더 포함하는 것을 특징으로 하고, 비트라인은 비트라인 접합영역을 포함하는 것을 특징으로 하며, 비트라인은 상기 라인 패턴 상측으로부터 일정거리 이격되어 형성된 것을 특징으로 한다.
또한, 비트라인 상부의 라인 패턴은 p 타입 이온이 도핑된 것을 특징으로 하며, 워드라인은 티타늄 질화막, 텅스텐 또는 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
그리고, 라인 패턴과 교차하는 방향의 필라 패턴 사이에 다수의 게이트를 더 포함하며, 워드 라인은 다수의 게이트를 연결하는 것을 특징으로 한다. 여기서, 게이트는 상기 필라 패턴 측벽에 형성되며, 비트라인 상측 높이와 동일하거나 비트라인과 중첩되는 깊이만큼 하부로 연장되어 형성된 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 다수의 라인 패턴을 형성하는 단계와, 라인 패턴 상측을 식각하여 필라 패턴을 형성하는 단계와, 라인 패턴과 교차하는 워드라인을 형성하는 단계와, 필라 패턴들 사이의 상기 라인 패턴 상부에 바디 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 라인 패턴 내에 비트라인을 형성하는 단계를 더 포함하며, 비트라인을 형성하는 단계는 반도체 기판 전체 표면에 이온주입공정을 진행하여 비트라인층을 형성하는 단계와, 반도체 기판을 식각하여 다수의 라인 패턴을 형성하면서 상기 비트라인층을 분리시키는 단계를 더 포함하는 것을 특징으로 한다. 또한, 비트라인을 형성하는 단계는 반도체 기판을 식각하여 라인 형태의 패턴을 형성하는 단계와, 패턴을 포함하는 상기 반도체 기판 전체 표면에 이온주입공정을 진행하여 비트라인층을 형성하는 단계와, 패턴을 더 식각하여 다수의 라인 패턴을 형성하면서 비트라인층을 분리시키는 단계를 더 포함하는 것을 특징으로 한다.
이때, 비트라인은 비트라인 접합영역을 포함하는 것을 특징으로 하며, 비트라인은 상기 라인 패턴 상측으로부터 일정거리 이격되어 형성되는 것을 특징으로 한다. 여기서, 비트라인 상부의 라인 패턴은 p 타입 이온이 도핑된 것을 특징으로 하며, 비트라인을 포함하는 라인 패턴 및 필라 패턴들 사이의 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 이때, 층간 절연막의 높이는 비트라인 상측의 높이와 동일하거나 비트라인 상측보다 낮게 형성하는 것을 특징으로 한다.
나아가, 워드라인을 형성하는 단계는 라인 패턴 및 필라 패턴들 사이의 상기 층간절연막 상부에 도전막을 형성하는 하는 단계와 도전막 상부의 상기 필라 패턴 측벽에 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 상기 도전막을 식각하는 단계를 더 포함하는 것을 특징으로 한다. 이때, 도전막을 형성하는 단계에서 도전막은 티타늄 질화막, 텅스텐 또는 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하며, 도전막을 형성하는 단계 이전에, 필라 패턴 측벽에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 워드라인을 형성하는 단계에서 라인 패턴과 교차하는 방향의 필라 패턴 사이에 다수의 게이트를 형성하는 단계를 더 포함하며, 워드라인은 상기 필라 패턴 사이에 형성된 다수의 게이트를 연결하는 것을 특징으로 한다. 이때, 게이트는 상기 비트라인 상측과 동일하거나 중첩되도록 연장시켜 형성하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법은 수직형 게이트와 비트라인 사이에 필라 패턴과 같은 타입의 실리콘 라인을 형성한 후 실리콘 라인 상부에 바디 콘택을 형성하고, 이 바디 콘택을 통해 바이어스를 인가하여 필라 패턴에서 생성되는 홀을 제거함으로써, 플로팅 바디 현상을 방지하여 소자의 동작 특성을 향상시키는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 개략도이다.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 개략도이다. 이를 참조하여 수직 게이트를 포함하는 본 발명을 설명하면 다음과 같다. 여기서는, 본 발명의 주요 구성요소인 실리콘 라인(100a), 필라 패턴(105a), 비트라인(120a), 게이트(140a), 워드라인(140b) 및 바디 콘택(260)을 중심으로 설명하며, 스페이서나 절연막등의 구성요소는 생략하기로 한다.
먼저, 반도체 기판(100)이 식각되어 형성된 라인 패턴(105) 내에 비트라인(120a)이 포함된다. 이때, 비트라인(120a)은 라인 패턴(105) 상측으로부터 일정거리 이격되어 위치한다. 여기서, 비트라인(120a) 상부의 라인 패턴(105)을 실리콘 라인(100a)이라고 정의한다. 또한, 비트라인(120a)을 포함하는 라인 패턴(105)들 사이에 층간 절연막(125)이 매립되어 있으며, 이 층간 절연막(125)은 비트라인(120a) 상측과 동일한 높이이거나 비트라인(120a) 상측보다 낮은 높이인 것이 바람직하다.
그리고, 라인 패턴(105) 상부에 다수의 필라 패턴(105a)이 구비된다. 이 필라 패턴(105a)은 라인 패턴(105)이 식각되어 형성된 것으로, 필라 패턴(105a)들은 일정 간격 이격되어 구비된다. 이때, 수개 내지 수십개의 필라 패턴(105a)을 기준으로 필라 패턴(105a)들 사이의 간격이 일부 영역은 그 간격이 넓게 배치되도록 한다. 그리고, 비트라인(120a)과 교차되는 방향 즉, X - X'에 따른 방향의 필라 패턴(105a)들 사이에 게이트(140a)가 구비되고, 게이트(140a)들을 연결시키는 워드라인(140b)이 구비된다. 워드라인(140b)은 비트라인(120a)과 교차되는 방향 즉, X - X'에 따른 방향으로 형성된다. 여기서, 게이트(140a)는 층간 절연막(125) 상측에 맞닿도록 형성되어 워드라인(140b)의 깊이보다 길게 연장되어 형성된다. 이렇게, 연장된 게이트(140a)를 형성하는 이유는 비트라인(120a)과 게이트(140a)가 중첩되도록 하기 위함이다. 비트라인(120a) 상부의 실리콘 라인(100a)에 의해 비트라인(120a)과 게이트(140a)간의 거리가 증가하였으므로, 증가된 거리만큼 게이트(140a)의 길이를 연장시키는 것이 바람직하다.
그리고, 필라 패턴(105a)들 사이의 간격이 넓게 확보된 영역의 실리콘 라인(100a) 상부에 바디 콘택(260)이 구비된다. 이 바디 콘택(260)을 통해 실리콘 라인(100a)에 바이어스를 인가하여 필라 패턴(105a)에서 생성되는 홀(Hole)이 바디 콘택(260)을 통해 빠져나갈 수 있게 함으로써, 플로팅 바디(Floating Body)를 방지할 수 있다.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a 내지 도 2l의 (ⅰ)은 도 1의 X - X'에 따른 절단면을 도시한 것이며, 도 2a 내지 도 2l의 (ⅱ)는 도 1의 Y1 - Y1'에 따른 절단면을 도시한 것이고, 도 2g 내지 도 2l의 (ⅲ)은 도 1의 Y2 - Y2'에 따른 절단면을 도시한 것이다.
먼저, 도 2a를 참조하면 실리콘층인 반도체 기판(100) 상부에 제 1 하드마스크층을 형성한다. 여기서, 반도체 기판(100)은 p타입 실리콘층인것이 바람직하다. 제 1 하드마스크층은 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나의 물질을 포함한다. 그 다음, 제 1 하드마스크층 상부에 비트라인을 정의하는 마스크 패턴(미도시)을 형성한다. 이 마스크 패턴(미도시)을 식각 마스크로 제 1 하드마스크층을 식각하여 제 1 하드마스크 패턴(110)을 형성한다. 이어서, 제 1 하드마스크 패턴(110)을 식각 마스크로 반도체 기판(100)을 식각하여 라인 패턴(105)을 형성한다.
다음으로, 도 2b를 참조하면 반도체 기판(100), 라인 패턴(105) 및 제 1 하드마스크 패턴(110) 표면에 라이너 절연막(115)을 형성한다. 이때, 라이너 절연막(115)은 산화막을 포함하는 것이 바람직하다. 그 다음, 라이너 절연막(115)이 형성된 반도체 기판(100), 라인 패턴(105) 및 제 1 하드마스크 패턴(110)을 포함하는 전체 상부에 매립 비트라인을 형성하기 위한 이온주입 공정을 진행한다. 이때, 이온주입 공정은 인(P), 아세늄(As) 및 이들의 조합 중 선택된 어느 하나를 이용하여 진행하는 것이 바람직하다. 이와 같은 이온주입 공정으로 반도체 기판(100) 내에 매립 비트라인층(120)이 형성된다. 매립 비트라인층(120)은 반도체 기판(100)의 상측으로부터 일정 깊이 이격된 부분에 형성되며, 균일한 두께를 가지고 형성된다. 이때, 라인 패턴(105) 하부의 반도체 기판(100)에 주입되는 이온의 농도보다 라인 패턴(105)들 사이의 반도체 기판(100) 내에 주입되는 이온의 농도가 높게 된다. 그러나, 주입된 이온들이 사방으로 확산되므로 라인 패턴(105)이 형성된 부분과 식각된 부분에 거의 균일하게 매립 비트라인층(120)이 형성된다.
그 다음, 도 2c를 참조하면 라이너 절연막(115) 및 제 1 하드마스크 패턴(110)을 식각 마스크로 반도체 기판(100), 라인 패턴(105) 및 매립 비트라인층(120)을 식각하여 분리된 비트라인(120a)을 형성한다. 이러한 식각 공정은 매립 비트라인층(120)을 분리하기 위한 공정이므로 매립 비트라인층(120) 하부의 반도체 기판(100)이 노출되도록 진행하는 것이 바람직하다. 이때, 반도체 기판(100) 및 라인 패턴(105)이 식각되어 비트라인(120a) 상부에 형성된 패턴을 실리콘 라인(100a)으로 정의한다. 여기서, 반도체 기판(100)이 p타입이므로, 실리콘 라인(100a) 역시 p타입의 실리콘층이다. 상술한 바와 같이 라인 패턴(105)을 형성한 후 매립 비트라인층(120)을 형성할 수 도 있으나, 이에 한정하지 않는다. 예컨대, 라인 패턴이 형성되지 않는 평탄한 반도체 기판 표면에 이온주입 공정을 진행하여 반도체 기판 내에 매립 비트라인층을 형성하고, 이후 반도체 기판(100)을 식각하여 라인 패턴을 형성하면서 매립 비트라인층을 분리하여 비트라인을 형성할 수도 있다.
다음으로, 도 2d에 도시된 바와 같이 제 1 하드마스크 패턴(110), 실리콘 라인(100a), 비트라인(120a) 및 반도체 기판(100)을 포함하는 전체 상부에 제 1 층간 절연막(125)을 형성한다. 그 다음, 제 1 하드마스크 패턴(110)이 노출될때까지 평탄화 공정을 진행한다. 이때, 제 1 하드마스크 패턴(110) 상부에 형성된 라이너 절연막(115)도 제거된다.
그 다음 도 2e에 도시된 바와 같이, 제 1 하드마스크 패턴(110) 및 제 1 층간 절연막(125) 상부에 제 2 하드마스크층(130)을 형성한다. 이후, 제 2 하드마스크층(130) 상부에 수직형 게이트를 정의하는 마스크 패턴을 형성하고, 이 마스크 패턴을 식각 마스크로 제 2 하드마스크층(130)을 식각하여 제 2 하드마스크 패턴(130a)을 형성한다. 제 2 하드마스크 패턴(130a)은 비트라인(120a)과 교차되는 방향(X - X')으로 연장된 형태이다. 다음으로, 제 2 하드마스크 패턴(130a)을 식각 마스크로 제 1 하드마스크 패턴(110) 및 실리콘 라인(100a)을 식각하여 섬 형태의 제 1 하드마스크 패턴(110) 및 필라 패턴(105a)을 형성한다. 이때, 필라 패턴(105a) 저부가 비트라인(120a) 상측으로부터 일정 거리만큼 떨어져서 형성되도록 하는 것이 바람직하다. 즉, 필라 패턴(105a) 저부와 비트라인 접합 영역(120a) 사이에 일정 두께의 실리콘 라인(100a)이 남겨지도록 한다. 비트라인(120a)과 평행한 방향(Y1 - Y1')을 따라 배열된 필라 패턴(105a)들 사이에 상대적으로 간격이 넓은 부분(A)이 형성되도록 한다. 이는 후속으로 형성되는 바디 콘택이 위치할 공간을 확보하기 위함이다.
다음으로, 도 2f를 참조하면 제 1 층간 절연막(125)을 일부 제거하여 제 1 하드마스크 패턴(110), 필라 패턴(105a) 및 비트라인(120a) 상부의 실리콘 라인(100a) 측벽이 노출되도록 한다. 이때, 제 1 층간 절연막(125)은 클리닝(Cleaning) 공정을 통해 제거할 수 있으며, 클리닝 공정은 노출된 부분을 통해 습식 용액을 주입하여 산화막들을 제거하는 것이 바람직하다. 이러한 클리닝 공정 시 필라 패턴(100a) 및 제 1 하드마스크 패턴(110) 측벽의 라이너 절연막(115)도 같이 제거된다. 또한, 제 1 층간 절연막(125)은 비트라인(120a) 상측의 높이가 될때까지 제거하는 것이 바람직하다. 이때, 제 1 층간 절연막(125)이 비트라인(120a) 상측의 높이보다 낮게 형성될 수도 있다.
그 다음, 도 2g를 참조하면 노출된 실리콘 라인(100a) 표면에 제 1 게이트 절연막(135)을 증착한다. 이때, 제 1 게이트 절연막(135)은 산화 공정을 통해 형성된 산화막인 것이 바람직하다. 이어서, 제 1 층간 절연막(125)이 제거된 부분에 게이트 물질(140)을 형성한다. 게이트 물질(140)은 티타늄질화막, 텅스텐 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 것이 바람직하다. 여기서, 게이트 물질(140)을 티타늄 질화막으로 형성하는 경우, 소스 가스는 TiCl4, TDMAT(Ti(N[CH3]2)4) 또는 이들의 조합을 이용하는 것이 바람직하다. 또한, 게이트 물질(140)을 텅스텐으로 형성하는 경우, 열처리 CVD(Chemical Vapor Deposition) 장비를 사용하며 소스 가스는 WF6, B2BH6, H2, SiH4를 이용하는 것이 바람직하다.
다음으로, 도 2h를 참조하면 제 2 하드마스크 패턴(130a)이 노출될때까지 평탄화 공정을 진행한다. 그 다음, 에치백(Etch-Back) 공정을 진행하여 게이트 물질(140)을 일부 식각한다. 에치백 공정 시 제 2 하드마스크 패턴(130a)이 배리어 역할을 하므로, 제 2 하드마스크 패턴(130a)에 의해 노출되는 게이트 물질(140)의 일부가 식각된다. 이를 더욱 구체적으로 살펴보면 다음과 같다. 도 2h (ⅰ)에 도시된 바와 같이 비트라인(120a)과 교차되는 제 2 하드마스크 패턴(130a) 하부의 게이트 물질(140)은 남겨지게 된다. 즉, X - X' 방향을 따라 배열된 필라 패턴(105a)들 사이에는 게이트 물질(140)이 제거되지 않는다. 한편, 도 2h (ⅱ)에 도시된 바와 같이 제 2 하드마스크 패턴(130a)에 의해 노출된 게이트 물질(140)의 상측이 일부 식각된다. 즉, Y1 - Y1'방향을 따라 배열된 필라 패턴(105a)들 사이의 저부에만 게이트 물질(140a)이 남겨진다.
그 다음, 도 2i를 참조하면 노출된 제 2 하드마스크 패턴(130a), 제 1 하드마스크 패턴(110), 필라 패턴(105a) 및 게이트 물질(140) 측벽에 스페이서(145)를 형성한다. 즉, 스페이서(145)는 Y1 - Y1'방향을 따라 형성된다. 이어서, 도 2j를 참조하면 제 2 하드마스크 패턴(130a)을 제거한다. 이때, 제 2 하드마스크 패턴(130a)이 제거되면서 제 2 하드마스크 패턴(130a) 측벽의 스페이서(145)도 같이 제거된다. 즉, 제 1 하드마스크 패턴(110) 측벽에만 스페이서(145)가 남겨진다. 이 스페이서(145)를 식각 마스크로 게이트 물질(140)을 식각하여 게이트(140a)와 워드라인(140b)을 동시에 형성한다.
실리콘 라인(100a)에 의해 수직형 게이트(140a)와 비트라인(120a) 사이의 거리가 떨어지게 되는데, 채널 형성을 위해서는 게이트(140a)와 비트라인(120a)이 맞닿거나 중첩되어야 하므로 워드라인(140b) 방향(X - X'방향)의 필라 패턴(105a)들 사이에 형성되는 게이트(140a)의 길이를 확장하여 비트라인(120a) 상측의 높이와 동일하도록 하부로 연장하는 것이 바람직하다. 이때, 게이트(140a)의 길이를 더 연장하여 비트라인(120a)과 일부 중첩되도록 형성할 수도 있다.
다음으로, 도 2k를 참조하면 워드라인(140b), 게이트(140a), 제 1 하드마스크 패턴(110) 및 필라 패턴(105a)을 포함하는 전체 표면에 제 2 게이트 절연막(150)을 형성한다. 제 2 게이트 절연막(150)은 산화공정을 통해 형성된 산화막인 것이 바람직하다. 그 다음, 제 2 게이트 절연막(150) 전체 상부에 제 2 층간 절연막(155)을 형성한다. 이때, 제 2 층간 절연막(155)은 산화막을 포함하며, 필라 패턴(105a), 게이트(140a) 및 워드라인(140b)들 사이에 매립되도록 하는 것이 바람직하다.
그 다음, 도 2l에 도시된 바와 같이 제 2 층간 절연막(155), 제 2 게이트 절연막(150), 제 1 게이트 절연막(135)을 식각하여 반도체 기판(100)을 노출시키는 콘택홀을 형성한다. 이때, 콘택홀은 Y1 - Y1'방향의 필라 패턴(105a)들 사이에서 상대적으로 넓은 공간(A)이 확보된 부분에 형성하는 것이 바람직하다. 콘택홀이 형성되는 위치는 특정 영역에 한정되지 않으며, 공간 마진이 여유로운 영역에 형성할 수 있다. 여기서는 도 2a에 도시된 공정에서 콘택홀이 형성될 위치를 미리 확보하였으므로, 정해진 위치에 형성하도록 한다. 이어서, 콘택홀에 도전물질을 매립하여 바디 콘택 플러그(260)를 형성한다. 이후, 제 2 층간 절연막(155) 상부에 바디 콘택 플러그(160)와 연결되는 금속 배선(165)을 형성한다.
상술한 바와 같이, 수직형 게이트(140a)와 비트라인(120a) 사이에 매립형 비트라인과 같은 방향의 실리콘 라인(100a)을 형성하고, 이 실리콘 라인(100a) 상부에 바디 콘택(160)을 형성한다. 그리고, 이 바디 콘택(160)을 통해서 실리콘 라인(100a)에 바이어스를 인가하여 필라 패턴(105a)에서 생성되는 홀(Hole)을 제거함으로써 플로팅 바디(Folating Body) 현상을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 100a : 실리콘 라인
105 : 라인 패턴 110 : 하드마스크 패턴
115 : 라이너 절연막 120 : 비트라인 접합층
120a : 비트라인 130 : 제 2 하드마스크층
130a : 제 2 하드마스크 패턴 140 : 게이트 도전막
140a : 게이트 140b : 워드라인
145 : 스페이서

Claims (20)

  1. 반도체 기판 상부에 형성된 다수의 라인 패턴;
    상기 라인 패턴 상측이 식각되어 형성된 필라 패턴;
    상기 라인 패턴과 교차하는 방향의 상기 필라 패턴 사이에 형성된 다수의 게이트;
    상기 라인 패턴과 교차하며, 상기 필라 패턴 측벽에 형성된 워드라인; 및
    상기 필라 패턴들 사이의 상기 라인 패턴 상부에 형성된 바디 콘택
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 라인 패턴 내에 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 비트라인은 비트라인 접합영역을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 2에 있어서,
    상기 비트라인은 상기 라인 패턴 상측으로부터 일정거리 이격되어 형성된 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 워드 라인은 상기 다수의 게이트를 연결하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 2에 있어서,
    상기 게이트는 상기 필라 패턴 측벽에 형성되며, 상기 비트라인 상측 높이와 동일하거나 상기 비트라인과 중첩되는 깊이만큼 하부로 연장되어 형성된 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상부에 다수의 라인 패턴을 형성하는 단계;
    상기 라인 패턴 상측을 식각하여 필라 패턴을 형성하는 단계;
    상기 라인 패턴과 교차하는 방향의 상기 필라 패턴 사이에 다수의 게이트를 형성하는 단계;
    상기 라인 패턴과 교차하는 워드라인을 형성하는 단계; 및
    상기 필라 패턴들 사이의 상기 라인 패턴 상부에 바디 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 라인 패턴 내에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 반도체 기판 전체 표면에 이온주입공정을 진행하여 비트라인층을 형성하는 단계; 및
    상기 반도체 기판을 식각하여 다수의 라인 패턴을 형성하면서 상기 비트라인층을 분리시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 9에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 반도체 기판을 식각하여 라인 형태의 패턴을 형성하는 단계;
    상기 패턴을 포함하는 상기 반도체 기판 전체 표면에 이온주입공정을 진행하여 비트라인층을 형성하는 단계; 및
    상기 패턴을 더 식각하여 다수의 라인 패턴을 형성하면서 상기 비트라인층을 분리시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 9에 있어서,
    상기 비트라인은 비트라인 접합영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 9에 있어서,
    상기 비트라인은 상기 라인 패턴 상측으로부터 일정거리 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 9에 있어서,
    상기 비트라인을 포함하는 상기 라인 패턴 및 상기 필라 패턴들 사이의 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 14에 있어서,
    상기 층간 절연막의 높이는 상기 비트라인 상측의 높이와 동일하거나 상기 비트라인 상측보다 낮게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 14에 있어서,
    상기 워드라인을 형성하는 단계는
    상기 라인 패턴 및 필라 패턴들 사이의 상기 층간절연막 상부에 도전막을 형성하는 하는 단계;
    상기 도전막 상부의 상기 필라 패턴 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 식각 마스크로 상기 도전막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 16에 있어서,
    상기 도전막을 형성하는 단계 이전에,
    상기 필라 패턴 측벽에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 삭제
  19. 청구항 8에 있어서,
    상기 워드라인은 상기 필라 패턴 사이에 형성된 다수의 게이트를 연결하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 청구항 9에 있어서,
    상기 게이트는 상기 비트라인 상측과 동일하거나 중첩되도록 연장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020100129291A 2010-12-16 2010-12-16 반도체 소자 및 그 제조 방법 KR101140057B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100129291A KR101140057B1 (ko) 2010-12-16 2010-12-16 반도체 소자 및 그 제조 방법
US13/326,280 US8766333B2 (en) 2010-12-16 2011-12-14 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100129291A KR101140057B1 (ko) 2010-12-16 2010-12-16 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR101140057B1 true KR101140057B1 (ko) 2012-05-02

Family

ID=46233248

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100129291A KR101140057B1 (ko) 2010-12-16 2010-12-16 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8766333B2 (ko)
KR (1) KR101140057B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130047409A (ko) * 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
KR20130103942A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US8637912B1 (en) * 2012-07-09 2014-01-28 SK Hynix Inc. Vertical gate device with reduced word line resistivity
KR102033785B1 (ko) * 2012-12-24 2019-10-17 에스케이하이닉스 주식회사 매몰 금속실리사이드층을 갖는 반도체소자 및 그 제조방법
KR102427133B1 (ko) * 2015-08-31 2022-08-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10546811B2 (en) * 2017-05-10 2020-01-28 Micron Technology, Inc. Assemblies which include wordlines over gate electrodes
EP4160662A4 (en) * 2021-08-19 2023-08-30 Changxin Memory Technologies, Inc. SEMICONDUCTOR DEVICE AND METHOD FOR MAKING IT

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010010957A1 (en) 1997-07-08 2001-08-02 Micron Technology, Inc. Memory cell with vertical transistor and buried word and body lines
US20060113587A1 (en) * 2004-11-30 2006-06-01 Andreas Thies Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
KR20090041755A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010010957A1 (en) 1997-07-08 2001-08-02 Micron Technology, Inc. Memory cell with vertical transistor and buried word and body lines
US20060113587A1 (en) * 2004-11-30 2006-06-01 Andreas Thies Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
KR20090041755A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법

Also Published As

Publication number Publication date
US8766333B2 (en) 2014-07-01
US20120153365A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
US7851293B2 (en) Method for forming vertical channel transistor of semiconductor device
KR101096274B1 (ko) 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법
KR101140057B1 (ko) 반도체 소자 및 그 제조 방법
US8735956B2 (en) Semiconductor device and method for manufacturing the same
KR101129955B1 (ko) 반도체 소자 및 그 제조 방법
US8956961B2 (en) Semiconductor device and method for making the same
KR20100130698A (ko) 반도체 소자 및 그의 제조방법
US9287374B2 (en) Semiconductor device and method for forming the same
KR101935007B1 (ko) 반도체 소자 및 그 제조 방법
US9786766B2 (en) Methods of fabricating transistors with a protection layer to improve the insulation between a gate electrode and a junction region
KR20120012593A (ko) 반도체 소자 및 그 제조 방법
US9269819B2 (en) Semiconductor device having a gate and a conductive line in a pillar pattern
US8723251B2 (en) Semiconductor device and method for forming the same
US20080290390A1 (en) Semiconductor device and method for manufacturing the same
US9269618B2 (en) Semiconductor device and method for manufacturing the same
US20110263089A1 (en) Method for fabricating semiconductor device
US9024409B2 (en) Semiconductor device and method for forming the same
KR100900237B1 (ko) 반도체 소자 및 그의 제조방법
KR100745882B1 (ko) 반도체 소자 및 그의 제조 방법
KR101087782B1 (ko) 반도체 소자 및 그 제조 방법
KR101116287B1 (ko) 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
KR20100127668A (ko) 수직형 트랜지스터의 매몰 비트 라인 형성 방법
KR100745900B1 (ko) 반도체 소자 및 그의 제조 방법
KR101204922B1 (ko) 반도체 소자 및 그 형성 방법
KR20130032631A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170323

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180326

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 8