TWI830319B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置及其製造方法。半導體裝置包含：依序堆疊的下部半導體膜、埋入絕緣膜以及上部半導體膜；元件隔離膜，界定基底內的主動區且包含具有相對於氧化矽的蝕刻選擇性的材料；第一閘極溝渠，位於上部半導體膜內；第一閘極電極，填充第一閘極溝渠的一部分；第二閘極溝渠，位於元件隔離膜內；以及第二閘極電極，填充第二閘極溝渠的一部分，元件隔離膜的底部側在下部半導體膜內。

Description

半導體裝置及其製造方法
本揭露是關於半導體裝置及其製造方法。 相關申請案的交叉參考
本申請案主張2021年8月3日申請的韓國專利申請案第10-2021-0101998號的優先權，且主張由此產生的所有權益，所述申請案的全部揭露內容以引用的方式併入本文中。
埋入式通道陣列電晶體（buried channel array transistor；BCAT）可包含埋入於溝渠內以將短通道效應降至最低的閘極電極。
另一方面，隨著半導體記憶體裝置逐漸變得高度整合，個別電路圖案進一步微型化以在相同區域中獲得更多半導體裝置。電路圖案的此類微型化引起半導體裝置製造製程中的諸多問題。
特定而言，隨著半導體裝置變得高度整合，漏電流的影響逐漸增加。此類漏電流出現在半導體裝置的各種部分中。特定而言，由於動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）的再新特性受漏電流影響，因此需要能夠將漏電流減至最少的半導體裝置。
本揭露的態樣提供具有改良的產品可靠性的半導體裝置。
本揭露的態樣亦提供用於製造具有改良的產品可靠性的半導體裝置的方法。
根據本揭露的態樣，提供一種半導體裝置，包括：基底，包含依序堆疊的下部半導體膜、埋入絕緣膜以及上部半導體膜；元件隔離膜，界定基底內的主動區且包含具有相對於氧化矽的蝕刻選擇性的材料；第一閘極溝渠，位於上部半導體膜內；第一閘極電極，填充第一閘極溝渠的一部分；第二閘極溝渠，位於元件隔離膜內；以及第二閘極電極，填充第二閘極溝渠的一部分，元件隔離膜的底部側在下部半導體膜內。
根據本揭露的另一態樣，提供一種半導體裝置，包括：基底，包含依序堆疊的下部半導體膜、埋入絕緣膜以及上部半導體膜；元件隔離膜，界定基底內的主動區，且具有在下部半導體膜內的底部側；導電圖案，在元件隔離膜與基底之間沿元件隔離膜延伸；第一閘極溝渠，穿透上部半導體膜且具有在上部半導體膜內的底部側；第一閘極電極，填充第一閘極溝渠的一部分；第二閘極溝渠，位於元件隔離膜內；以及第二閘極電極，填充第二閘極溝渠的一部分。
根據本揭露的又一態樣，提供一種用於製造半導體裝置的方法，所述方法包括：使用罩幕圖案在下部半導體膜、埋入絕緣膜以及上部半導體膜依序堆疊的基底上形成界定多個主動區的元件隔離溝渠；形成填充元件隔離溝渠的元件隔離膜；以及在元件隔離膜及多個主動區中的各別一者內形成在第一方向上延伸的閘極結構，元件隔離溝渠的底部側在下部半導體膜內，且埋入絕緣膜包含具有相對於罩幕圖案的蝕刻選擇性的材料。
然而，本揭露的態樣不受本文中所闡述的態樣限制。藉由參考下文給出的本揭露的詳細描述，本揭露的上述及其他態樣對於本揭露涉及的所屬領域中具有通常知識者而言將變得更顯而易見。
圖1為用於解釋根據一些實例實施例的半導體裝置的示意性佈局圖。圖2為沿圖1的線A-A截取的橫截面視圖。圖3為沿圖1的線B-B截取的橫截面視圖。
參考圖1，根據一些實例實施例的半導體裝置可包含多個位元線BL、多個字元線WL、直接觸點DC、埋入觸點BC以及著陸墊LP。
多個字元線WL中的每一者可在第一方向D1上延伸。多個字元線WL中的每一者可在第二方向D2上彼此間隔開。多個字元線WL中的每一者可彼此以相等間隔安置。第二方向D2可與第一方向D1相交。第二方向D2可垂直於例如第一方向D1。可取決於設計規則來判定字元線WL的寬度或字元線WL之間的間隙。字元線WL可為圖2及圖3的第一閘極電極132及第二閘極電極232。
基底（圖2及圖3的基底100）可包含多個主動區AR。多個主動區AR中的每一者可由元件隔離膜（圖2及圖3的元件隔離膜110）界定。多個主動區AR中的每一者可在第三方向D3上延伸。第三方向D3可為與第一方向D1及第二方向D2不同的方向。舉例而言，第三方向D3可為在第一方向D1與第二方向D2之間的對角線方向。
隨著半導體裝置的設計規則減少，多個主動區AR中的每一者可以對角線或斜線的桿形狀安置。另外，多個主動區AR當中的一個主動區AR的中心可安置成鄰近於其他主動區AR的遠端部分。
多個位元線BL中的每一者可安置於基底100上。多個位元線BL中的每一者可在第二方向D2上延伸。多個位元線BL中的每一者可在第一方向D1上彼此間隔開。多個位元線BL中的每一者可彼此以相等間隔安置。可取決於設計規則來判定位元線BL的寬度或位元線BL之間的間隙。
根據一些實例實施例的半導體裝置可包含安置於基底100上的各種觸點配置。各種觸點配置可包含例如直接觸點DC、埋入觸點BC、著陸墊LP以及類似者。
直接觸點DC可意謂將多個主動區AR中的每一者電連接至位元線BL的觸點。埋入觸點BC可意謂將多個主動區AR連接至電容器的下部電極（圖2及圖3的下部電極191）的觸點。
鑒於配置結構，埋入觸點BC及多個主動區AR中的每一者的接觸面積可能較小。因此，導電著陸墊LP可經安置以擴大與多個主動區AR中的每一者的接觸面積且擴大與電容器的下部電極191的接觸面積。
著陸墊LP可安置於多個主動區AR中的每一者與埋入觸點BC之間，或可安置於埋入觸點BC與電容器的下部電極191之間。在根據一些實例實施例的半導體裝置中，著陸墊LP可安置於埋入觸點BC與電容器的下部電極191之間。藉由經由引入著陸墊LP來擴大接觸面積，可減小多個主動區AR中的每一者與電容器的下部電極191之間的接觸電阻。
在根據一些實例實施例的半導體裝置中，直接觸點DC可安置於多個主動區AR中的每一者的中心部分中。埋入觸點BC可安置於多個主動區AR中的每一者的兩個遠端部分處。
由於埋入觸點BC安置於多個主動區AR中的每一者的兩個遠端部分處，因此著陸墊LP可安置成與埋入觸點BC部分地重疊從而鄰近於多個主動區AR中的每一者的兩個末端。替代地，埋入觸點BC可安置成與鄰近字元線WL與鄰近位元線BL之間的多個主動區AR重疊。
字元線WL可形成為埋入於基底100內的結構。字元線WL可跨越直接觸點DC或埋入觸點BC之間的多個主動區AR中的每一者而安置。
兩個字元線WL可安置成與單個的主動區AR交叉。由於多個主動區AR中的每一者以對角線形式安置，因此字元線WL可與多個主動區AR中的每一者具有小於90度的角。
直接觸點DC及埋入觸點BC可對稱地安置。因此，直接觸點DC及埋入觸點BC可沿第二方向D2及第三方向D3安置於直線上。著陸墊LP可在位元線BL延伸的第二方向D2上以折形安置。
參考圖1至圖3，根據一些實例實施例的半導體裝置可包含基底100、導電圖案105、元件隔離膜110、基礎絕緣膜120、第一閘極結構130、第二閘極結構230、埋入觸點BC、著陸墊LP、柵欄170、層間絕緣膜180、直接觸點DC、位元線140、間隔件結構150以及電容器結構190。
基底100可為例如絕緣體上矽基底（Silicon on Insulator substrate；SOI）。特定而言，基底100可包含下部半導體膜102、埋入絕緣膜104以及上部半導體膜106。下部半導體膜102、埋入絕緣膜104以及上部半導體膜106可依序堆疊。
下部半導體膜102及上部半導體膜106可具有（但不限於）基礎基底及磊晶層堆疊的結構。下部半導體膜102及上部半導體膜106可包含矽基底、砷化鎵基底、矽鍺基底、陶瓷基底、石英基底、顯示器玻璃基底及/或類似者。在下文中，作為實例，下部半導體膜102及上部半導體膜106將描述為矽基底。
在一些實例實施例中，埋入絕緣膜104可包含具有相對於氧化矽的蝕刻選擇性的材料。埋入絕緣膜104可包含例如氧化矽或金屬氧化物。
基底100可包含元件隔離溝渠100t。元件隔離溝渠100t的底部側可安置於下部半導體膜102內。藉由形成元件隔離溝渠100t的製程，元件隔離溝渠100t的側壁可具有傾斜度，但本揭露不限於此。
元件隔離膜110可安置於元件隔離溝渠100t內。元件隔離溝渠100t可安置於上部半導體膜106、埋入絕緣膜104以及下部半導體膜102內。元件隔離膜110的底部側可安置於下部半導體膜102內。元件隔離膜110可具有具有極佳元件隔離特性的淺溝渠隔離（shallow trench isolation；STI）結構。元件隔離膜110可界定多個主動區AR。
元件隔離膜110可包含例如（但不限於）氧化矽、氮化矽、氮氧化矽以及其組合中的至少一者。元件隔離膜110可為由一種絕緣材料製成的單層，或可為由多種絕緣材料的組合製成的多層。
在一些實例實施例中，主動區AR的中心部分可藉由直接觸點DC電連接至位元線BL，且主動區AR的兩個末端可藉由電容器觸點BC及電容器觸點LP電連接至電容器結構190。
根據一些實例實施例的半導體裝置可為包含埋入式通道電晶體（buried channel transistor；BCAT）的半導體裝置埋入式通道電晶體可指閘極電極132及閘極電極232埋入於基底100內的結構。閘極電極132及閘極電極232的上部側可安置於基底100的上部側之下。
特定而言，基底100可包含第一閘極溝渠130t及第二閘極溝渠230t。第一閘極溝渠130t可安置於元件隔離膜110內。在一些實例實施例中，第一閘極溝渠130t的底部側可安置於埋入絕緣膜104內。替代地，在一些實例實施例中，第一閘極溝渠130t的底部側可安置於下部半導體膜102內。
第二閘極溝渠230t可安置於主動區AR內。在一些實例實施例中，第二閘極溝渠230t的底部側可安置於上部半導體膜106內。第二閘極溝渠230t的底部側可安置於第一閘極溝渠130t的底部側上方。
第一閘極結構130可安置於第一閘極溝渠130t內。即，第一閘極結構130可埋入於元件隔離膜110內。在一些實例實施例中，第一閘極結構130可包含第一閘極絕緣膜131、第一閘極電極132以及第一閘極罩蓋膜134。
第一閘極絕緣膜131可沿第一閘極溝渠130t的輪廓延伸。第一閘極電極132安置於第一閘極絕緣膜131上，且可填充第一閘極溝渠130t的一部分。第一閘極電極132可為例如圖1的字元線WL。第一閘極罩蓋膜134可安置於第一閘極電極132上。第一閘極罩蓋膜134可填充第一閘極溝渠130t。
在一些實例實施例中，第一閘極結構130可更包含第一插入導電膜133。第一插入導電膜133可安置於第一閘極電極132與第一閘極罩蓋膜134之間。
第二閘極結構230可安置於第二閘極溝渠230t內。即，第二閘極結構230可埋入於基底100內。在一些實例實施例中，第二閘極結構230可包含第二閘極絕緣膜231、第二閘極電極232以及第二閘極罩蓋膜234。
第二閘極絕緣膜231可沿第二閘極溝渠230t的輪廓延伸。第二閘極電極232安置於第二閘極絕緣膜231上且可填充第二閘極溝渠230t的一部分。第二閘極電極232的上部側安置於第一閘極電極132的上部側上方。第二閘極電極232可為例如圖1的字元線WL。第二閘極罩蓋膜234可安置於第二閘極電極232上。第二閘極罩蓋膜234可填充第二閘極溝渠230t。
在一些實例實施例中，第二閘極結構230可更包含第二插入導電膜233。第二插入導電膜233可安置於第二閘極電極232與第二閘極罩蓋膜234之間。
參考圖1及圖3，第一閘極溝渠130t及第二閘極溝渠230t可彼此連接。第一閘極溝渠130t及第二閘極溝渠230t可沿第一方向D1配置為一列以埋入沿第一方向D1延伸的單個字元線WL。由於字元線WL交替地穿過主動區AR及元件隔離膜110，因此第一閘極溝渠130t及第二閘極溝渠230t可沿第一方向D1交替地安置。第一閘極絕緣膜131、第一閘極電極132、第一插入導電膜133以及第一閘極罩蓋膜134各自連接至第二閘極絕緣膜231、第二閘極電極232、第二插入導電膜233以及第二閘極罩蓋膜234從而形成圖1的單個字元線WL。
第一閘極絕緣膜131及第二閘極絕緣膜231可各自包含氧化矽、氮化矽、氮氧化矽及/或具有比氧化矽更高的介電常數的高介電常數材料。高介電常數材料可包含例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合中的至少一者。
第一閘極電極132及第二閘極電極232可各自包含例如金屬材料、導電金屬氮化物以及其組合中的至少一者。在一些實例實施例中，第一閘極電極132及第二閘極電極232可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其組合中的至少一者。
第一插入導電膜133及第二插入導電膜233可包含與第一閘極電極132及第二閘極電極133的材料不同的材料。第一插入導電膜133及第二插入導電膜233可各自包含例如摻雜多晶矽。
第一閘極罩蓋圖案134及第二閘極罩蓋圖案234可包含例如多晶矽、氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合。
第一源極及汲極區107a及第二源極及汲極區107b可各自安置於第一閘極溝渠130t及第二閘極溝渠230t的兩側上。第一源極及汲極區107a及第二源極及汲極區107b可形成於上部半導體膜106內。第一源極及汲極區107a及第二源極及汲極區107b可為安置於彼此鄰近的閘極結構130與閘極結構230之間的主動區AR的一部分。
舉例而言，第一源極及汲極區107a可形成於上部半導體膜106的主動區AR的中心處，且第二源極及汲極區107b可形成於上部半導體膜106的主動區AR的兩個末端處。在一些實例實施例中，儘管兩個第二閘極結構230可共用單個第一源極及汲極區107a，但實施例不限於此。
在一些實例實施例中，導電圖案105可安置於元件隔離膜110與基底100之間。導電圖案105可在元件隔離膜110與基底100之間沿元件隔離膜110延伸。導電圖案105可在基底100內包圍元件隔離膜110。導電圖案105可沿元件隔離溝渠100t的輪廓延伸，且元件隔離膜110可安置於導電圖案105上以填充元件隔離溝渠100t。
導電圖案105可與基底100接觸。導電圖案105可與下部半導體膜102、埋入絕緣膜104以及上部半導體膜106接觸。
導電圖案105可包含導電材料。因此，導電圖案105可使上部半導體膜106的主動區AR中所包含的第二源極及汲極區107b與下部半導體膜102電連接。導電圖案105可包含（但不限於）例如多晶矽、金屬以及類似者。
基礎絕緣膜120可安置於基底100上。在一些實例實施例中，基礎絕緣膜120可在不形成直接觸點DC及埋入觸點BC的區中沿上部半導體膜106及元件隔離膜110的上部側延伸。
基礎絕緣膜120可為單個膜。不同於此，基礎絕緣膜120可為多種膜。基礎絕緣膜120可包含例如氧化矽及氮化矽中的至少一者。
位元線140可安置於基底100上。位元線140可安置於上部半導體膜106、元件隔離膜110以及基礎絕緣膜120上。在一些實例實施例中，位元線140可依序包含基底100上的導電線141及導電線142以及位元線罩蓋膜143。位元線140可對應於圖1的位元線BL。
在一些實例實施例中，位元線140可包含多個導電線141及導電線142。舉例而言，位元線140可包含依序堆疊的第一導電線141及第二導電線142。
第一導電線141及第二導電線142中的每一者可包含（但不限於）例如多晶矽、TiN、TiSiN、鎢、矽化鎢以及其組合中的至少一者。舉例而言，儘管第一導電線141可包含TiSiN，且第二導電線142可包含鎢，但本揭露的技術想法不限於此。相反，位元線140可為單個導電線或可包含三個或多於三個導電線。
位元線罩蓋膜143可安置於第二導電線142上。位元線罩蓋膜143可包含（但不限於）例如氮化矽。
間隔件結構150可安置於位元線140的側面上。間隔件結構150可沿位元線140的側面延伸。舉例而言，間隔件結構150可在第二方向D2上延伸。
在一些實例實施例中，間隔件結構150可包含多個間隔件151及間隔件152。舉例而言，間隔件結構150可包含第一間隔件151及第二間隔件152。
第一間隔件151可沿位元線140的側面及直接觸點DC的側面延伸。第一間隔件151可在不形成直接觸點DC的區中沿位元線140的側面及基礎絕緣膜120的上部側延伸。第二間隔件152可安置於第一間隔件151上。
第一間隔件151及第二間隔件152可各自包含例如（但不限於）氧化矽膜、氮化矽膜、氮氧化矽膜（SiON）、碳氮氧化矽膜（SiOCN）、空氣以及其組合中的一者。不同於此，間隔件結構150可為單個間隔件或可包含三個或多於三個間隔件。
直接觸點DC可形成於基底100及元件隔離膜110上。直接觸點DC可穿透基礎絕緣膜120且與基底100接觸。
在一些實例實施例中，儘管直接觸點DC可與第二閘極絕緣膜231及/或第二閘極罩蓋膜234重疊，但本揭露不限於此。
直接觸點DC可包含導電材料。因此，直接觸點DC可電連接位元線BL及第一源極及汲極區107a。直接觸點DC可包含例如（但不限於）多晶矽。
電容器觸點BC及電容器觸點LP可安置於基底100上。電容器觸點BC及電容器觸點LP可連接基底100的主動區AR及電容器結構190。在一些實例實施例中，電容器觸點BC及電容器觸點LP可包含埋入觸點BC及著陸墊LP。
埋入觸點BC可形成於基底100上。埋入觸點BC可穿透基礎絕緣膜120且與基底100接觸。埋入觸點BC可包含導電材料。因此，埋入觸點BC可電連接第二源極及汲極區107b及著陸墊LP。埋入觸點BC可包含（但不限於）例如多晶矽。此外，埋入觸點BC可包含金屬、金屬矽化物、金屬氮化物或其組合。
著陸墊LP可安置於埋入觸點BC上。著陸墊LP可安置成與埋入觸點BC重疊。著陸墊LP可例如在第四方向D4上與埋入觸點BC重疊。
著陸墊LP可包含導電材料。因此，著陸墊LP可電連接至埋入觸點BC。著陸墊LP可包含例如（但不限於）鎢（W）。
柵欄170可安置於基底100上。柵欄170可與第一閘極結構130及第二閘極結構230重疊。柵欄170可例如在第四方向D4上與第一閘極結構130及第二閘極結構230重疊。
柵欄170可包含例如（但不限於）氧化矽、氮化矽、氮氧化矽以及其組合中的至少一者。柵欄170可分離埋入觸點BC。
層間絕緣膜180可安置於著陸墊LP的上部側的一部分上及柵欄170上。層間絕緣膜180可界定形成多個隔離區的著陸墊LP。層間絕緣膜180可暴露著陸墊LP的上部側的一部分。
層間絕緣膜180可包含絕緣材料。因此，著陸墊LP可彼此電分離。層間絕緣膜180可包含例如（但不限於）至少一種氧化矽、氮化矽、氮氧化矽以及具有比氧化矽更小的介電常數的低介電常數（低k）材料。
電容器結構190可安置於層間絕緣膜180以及電容器觸點BC及電容器觸點LP上。可將電容器結構190連接至電容器觸點BC及電容器觸點LP的上部側。舉例而言，層間絕緣膜180可經圖案化以暴露著陸墊LP的上部側的至少一部分。
電容器結構190可連接至藉由層間絕緣膜180暴露的著陸墊LP的上部側的一部分。因此，電容器結構190可經由電容器觸點BC及電容器觸點LP電連接至主動區AR的兩個末端部分。電容器結構190由第一導電線141及第二導電線142以及第一閘極電極132及第二閘極電極232控制，且可儲存資料。在一些實例實施例中，多個電容器結構190可以蜂房圖案安置，其中電容器結構190位於六邊形的每一頂點及六邊形的中心處。
電容器結構190可包含下部電極191、電容器介電膜192以及上部電極193。電容器結構190可使用產生於下部電極191與上部電極193之間的電位差來將電荷儲存於電容器介電膜192內。
下部電極191可連接至電容器觸點BC及電容器觸點LP。舉例而言，下部電極191可連接至藉由層間絕緣膜180暴露的著陸墊LP的上部側的一部分。儘管下部電極191僅繪示為呈在第四方向D4上自著陸墊LP的上部側延伸的柱狀形式，但此僅為實例。在另一實例中，下部電極191可為在第四方向D4上自著陸墊LP的上部側延伸的圓柱形式。
電容器介電膜192可形成於下部電極191上。在一些實例實施例中，電容器介電膜192可沿下部電極191的側面及上部側的輪廓以及層間絕緣膜180的上部側的輪廓延伸。
上部電極193可形成於電容器介電膜192上。儘管上部電極193僅繪示為填充鄰近電容器結構190之間的區，但此僅為實例。在另一實例中，上部電極193可沿電容器介電膜192的輪廓延伸。
隨著半導體裝置變得高度整合，漏電流可能出現在半導體裝置的各種部分中。舉例而言，由閘極引發的接合洩漏可出現在埋入式通道陣列電晶體下方。
然而，在根據一些實例實施例的半導體裝置中，由於形成存取閘極的第二閘極電極232形成於埋入絕緣膜104上，因此可改良及/或減少在第二閘極電極232下方引發的接合洩漏。
另外，若源極及汲極區以及閘極定位成彼此鄰近，則在它們之間可產生強電場。此可在源極及汲極區與閘極之間造成直接穿隧，且可因此出現閘極引發汲極洩漏（gate-induced drain leakage；GIDL）。隨著半導體裝置變得高度整合，此類閘極引發汲極洩漏不僅可出現於存取閘極處，亦可出現於通道閘極處。
然而，在根據一些實例實施例半導體裝置中，第一閘極電極132的上部側可安置於第二閘極電極232的上部側之下。因此，可減少第二源極及汲極區107b與第一閘極電極132之間的重疊區域，且可減少或防止閘極引發汲極洩漏。另外，第一閘極電極132安置於元件隔離膜110中，且可改良及/或減少通道閘極處所產生的閘極引發汲極洩漏。
另外，電晶體的通道區與基底100隔離的浮體效應可產生於埋入絕緣膜104上。由於浮動體效應，電晶體的主體不具有恆定電壓值，使得其難以控制電晶體的臨限電壓。此類浮體效應可藉由在基底100上的累積電荷而產生於埋入絕緣膜104上。
然而，在一些實例實施例中，導電圖案105可沿元件隔離膜110延伸且與上部半導體膜106及下部半導體膜102接觸。導電圖案105可電連接上部半導體膜106及下部半導體膜102以將累積於上部半導體膜106中的電荷放電至下部半導體膜102。
圖4為用於解釋根據一些實例實施例的半導體裝置的圖。圖4為沿圖1的線A-A截取的橫截面視圖。出於方便解釋起見，將主要描述與使用圖1至圖3描述的點不同的點。
參考圖4，在根據一些實例實施例的半導體裝置中，基底100可更包含第一黏著層107。第一黏著層107可安置於上部半導體膜106與埋入絕緣膜104之間。
第一黏著層107可將上部半導體膜106黏附至埋入絕緣膜104。因此，第一黏著層107可插入於上部半導體膜106與埋入絕緣膜104之間。
第一黏著層107可包含絕緣材料。第一黏著層107可包含與埋入絕緣膜104的材料不同的材料。第一黏著層107可包含例如（但不限於）氧化矽。
元件隔離膜110可穿透上部半導體膜106、第一黏著層107、埋入絕緣膜104以及下部半導體膜102的一部分。元件隔離膜110的底部側可安置於下部半導體膜102內。導電圖案105可安置於元件隔離膜110、上部半導體膜106、第一黏著層107、埋入絕緣膜104以及下部半導體膜102之間。
第二閘極結構230的底部側可安置於第一黏著層107的上部側上方。第二閘極結構230的底部側可安置於上部半導體膜106內。即第二閘極結構230可藉由上部半導體膜106與第一黏著層107分離。
圖5為用於解釋根據一些實例實施例的半導體裝置的圖。圖5為沿圖1的線A-A截取的橫截面視圖。出於方便解釋起見，將主要描述與使用圖4描述的點不同的點。
參考圖5，在根據一些實例實施例的半導體裝置中，基底100可更包含第二黏著層108。第二黏著層108可安置於下部半導體膜102與埋入絕緣膜104之間。
第二黏著層108可將埋入絕緣膜104黏附至下部半導體膜102。因此，第二黏著層108可插入於下部半導體膜102與埋入絕緣膜104之間。
第二黏著層108可包含絕緣材料。第二黏著層108可包含與埋入絕緣膜104的材料不同的材料。第二黏著層108可包含與第一黏著層107相同的材料。第二黏著層108可包含例如（但不限於）氧化矽。
元件隔離膜110可穿透上部半導體膜106、第一黏著層107、埋入絕緣膜104、第二黏著層108以及下部半導體膜102的一部分。導電圖案105可安置於元件隔離膜110、上部半導體膜106、第一黏著層107、埋入絕緣膜104、第二黏著層108以及下部半導體膜102之間。
圖6為用於解釋根據一些實例實施例的半導體裝置的圖。圖6為沿圖1的線A-A截取的橫截面視圖。出於方便解釋起見，將主要描述與使用圖1至圖3描述的點不同的點。
參考圖6，在根據一些實例實施例的半導體裝置中，基底100可更包含第二黏著層108。第二黏著層108可安置於下部半導體膜102與埋入絕緣膜104之間。
第二黏著層108可與使用圖5描述的第二黏著層108相同。
圖7為用於解釋根據一些實例實施例的半導體裝置的圖。圖7為沿圖1的線A-A截取的橫截面視圖。出於方便解釋起見，將主要描述與使用圖1至圖3描述的點不同的點。
參考圖7，在根據一些實例實施例的半導體裝置中，第一閘極結構130可更包含第一障壁膜135，且第二閘極結構230可更包含第二障壁膜235。
第一障壁膜135可安置於第一閘極絕緣膜131上。第一障壁膜135可安置於第一閘極絕緣膜131與第一閘極電極132之間。第一障壁膜135可沿第一閘極電極132延伸。在一些實例實施例中，第一障壁膜135可不安置於第一閘極電極132與第一插入導電膜133之間。第一障壁膜135可不沿第一閘極電極132的上部側延伸。
第二障壁膜235可安置於第二閘極絕緣膜231上。第二障壁膜235可安置於第二閘極絕緣膜231與第二閘極電極232之間。第二障壁膜235可沿第二閘極電極232延伸。在一些實例實施例中，第二障壁膜235可不安置於第二閘極電極232與第二插入導電膜233之間。第二障壁膜235可不沿第二閘極電極232的上部側延伸。
第一障壁膜135及第二障壁膜235可各自包含例如金屬氮化物。舉例而言，第一障壁膜135及第二障壁膜235可各自包含（但不限於）氮化鈦（TiN）、氮化鎢（WN）以及其組合中的至少一者。
在一些實例實施例中，第一障壁膜135及第二障壁膜235可包含摻雜質的金屬氮化物。舉例而言，第一障壁膜135及第二障壁膜235的金屬氮化物可摻雜有可改變功函數的雜質。
圖8及圖9為用於解釋根據一些實例實施例的半導體裝置的圖。圖8為沿圖1的線A-A截取的橫截面視圖。圖9為沿圖1的線B-B截取的橫截面視圖。出於方便解釋起見，將主要描述與使用圖1至圖3描述的點不同的點。
參考圖8及圖9，在根據一些實例實施例的半導體裝置中，第一閘極電極132的上部側可安置於與第二閘極電極232的上部側相同的平面或實質上相同的平面上。
當術語「約」或「實質上」在本說明書中結合數值使用時，相關聯數值意欲包含所陳述數值周圍的製造或操作容限（例如，±10%）。另外，當字語「大體上」及「實質上」與幾何形狀結合使用時，意欲不要求幾何形狀的精確度，但形狀的寬容度在本揭露的範疇內。另外，無論數值或形狀是否修飾為「約」或「實質上」，應理解，此等值及形狀均應解釋為包含所陳述數值或形狀周圍的製造或操作容限（例如，±10%）。
圖10至圖17為用於解釋根據一些實例實施例的用於製造半導體裝置的方法的中間階段圖。
參考圖10，埋入絕緣膜104可形成於下部半導體膜102上。在一些實例實施例中，埋入絕緣膜104可在下部半導體膜102上增長。
參考圖11，上部半導體膜106可藉由第一黏著層107而黏附至埋入絕緣膜104上。因此，可形成包含下部半導體膜102、埋入絕緣膜104、第一黏著層107以及上部半導體膜106的基底100。第一黏著層107的厚度可比埋入絕緣膜104的厚度薄得多。在一些實例實施例中，未使用第一黏著層107。
圖12為用於解釋根據一些實施例的用於製造半導體裝置的方法的中間階段的佈局圖。圖13至圖15為沿圖12的線C-C截取的橫截面視圖。圖12的線C-C可對應於圖1的線A-A。
參考圖12及圖13，罩幕圖案200可形成於基底100上。罩幕圖案200可形成於上部半導體膜106上。
罩幕圖案200可包含開口200_O。開口200_O可暴露上部半導體膜106的上部側的至少一部分。
參考圖14，可使用罩幕圖案200形成元件隔離溝渠100t。元件隔離溝渠100t可形成於上部半導體膜106、第一黏著層107、埋入絕緣膜104以及下部半導體膜102內。元件隔離溝渠100t可穿透上部半導體膜106、第一黏著層107、埋入絕緣膜104以及下部半導體膜102的一部分。元件隔離溝渠100t的底部側可安置於下部半導體膜102內。
埋入絕緣膜104可包含與罩幕圖案200的材料不同的材料。埋入絕緣膜104可包含具有相對於罩幕圖案200的蝕刻選擇性的材料。因此，埋入絕緣膜104可藉由使用罩幕圖案200的蝕刻製程來蝕刻，且可形成元件隔離溝渠100t。
第一黏著層107可具有處於藉由使用罩幕圖案200的蝕刻製程來蝕刻的水準的厚度。
罩幕圖案200可包含例如氧化矽。當埋入絕緣膜104包含與罩幕圖案200相同的材料時，即，當埋入絕緣膜104包含氧化矽時，可不藉由使用罩幕圖案200蝕刻製程形成穿透埋入絕緣膜104的元件隔離溝渠100t。因此，可不由稍後形成於元件隔離溝渠100t內的元件隔離膜110界定主動區。
然而，在根據一些實例實施例的半導體裝置中，由於埋入絕緣膜104包含具有相對於罩幕圖案200的蝕刻選擇性的材料，因此可形成穿透埋入絕緣膜104的元件隔離溝渠100t。因此，元件隔離溝渠100t的底部側可安置於下部半導體膜102內，且元件隔離膜110可稍後形成於元件隔離溝渠100t中以界定主動區。
參考圖15，可移除罩幕圖案200。
隨後，可形成預導電圖案105p。預導電圖案105p可沿上部半導體膜106的上部側以及元件隔離溝渠100t的底部側及側壁延伸。
圖16及圖17為用於解釋根據一些實例實施例的用於製造半導體裝置的方法的中間階段的佈局圖。圖17為沿圖16的線C-C截取的橫截面視圖。
參考圖16及圖17，填充元件隔離溝渠100t的元件隔離膜110可形成於導電圖案105上。
舉例而言，填充元件隔離溝渠100t且覆蓋上部半導體膜106的預元件隔離膜（未繪示）可形成於預導電圖案105p上。隨後，可移除形成於上部半導體膜106上的預導電圖案105p及預元件隔離膜。因此，導電圖案105及元件隔離膜110可形成於元件隔離溝渠100t內。
接著，參考圖4，可形成第一閘極結構130及第二閘極結構230。此後，可形成直接觸點DC、位元線140、間隔件結構150、埋入觸點BC、著陸墊LP、層間絕緣膜180以及電容器結構190。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本揭露的原理的情況下，可對實例實施例進行諸多變化及修改。因此，本揭露的所揭露實例實施例僅用於一般及描述性意義，且並非出於限制性目的。
100:基底 100t:元件隔離溝渠 102:下部半導體膜 104:埋入絕緣膜 105:導電圖案 105p:預導電圖案 106:上部半導體膜 107:第一黏著層 107a:第一源極及汲極區 107b:第二源極及汲極區 108:第二黏著層 110:元件隔離膜 120:基礎絕緣膜 130:第一閘極結構 130t:第一閘極溝渠 131:第一閘極絕緣膜 132:第一閘極電極 133:第一插入導電膜 134:第一閘極罩蓋膜/第一閘極罩蓋圖案 135:第一障壁膜 140、BL:位元線 141:第一導電線 142:第二導電線 143:位元線罩蓋膜 150:間隔件結構 151:第一間隔件 152:第二間隔件 170:柵欄 180:層間絕緣膜 190:電容器結構 191:下部電極 192:電容器介電膜 193:上部電極 200:罩幕圖案 200_O:開口 230:第二閘極結構 230t:第二閘極溝渠 231:第二閘極絕緣膜 232:第二閘極電極 233:第二插入導電膜 234:第二閘極罩蓋膜/第二閘極罩蓋圖案 235:第二障壁膜 A-A、B-B、C-C:線 AR:主動區 BC:埋入觸點/電容器觸點 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DC:直接觸點 LP:著陸墊/電容器觸點 WL:字元線
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更顯而易見，其中： 圖1為用於解釋根據一些實例實施例的半導體裝置的示意性佈局圖。 圖2為沿圖1的線A-A截取的橫截面視圖。 圖3為沿圖1的線B-B截取的橫截面視圖。 圖4為用於解釋根據一些實例實施例的半導體裝置的圖。 圖5為用於解釋根據一些實例實施例的半導體裝置的圖。 圖6為用於解釋根據一些實例實施例的半導體裝置的圖。 圖7為用於解釋根據一些實例實施例的半導體裝置的圖。 圖8及圖9為用於解釋根據一些實例實施例的半導體裝置的圖。 圖10至圖17為用於解釋根據一些實例實施例的用於製造半導體裝置的方法的中間過程圖。
100:基底
100t:元件隔離溝渠
102:下部半導體膜
104:埋入絕緣膜
105:導電圖案
106:上部半導體膜
107a:第一源極及汲極區
107b:第二源極及汲極區
110:元件隔離膜
130:第一閘極結構
130t:第一閘極溝渠
131:第一閘極絕緣膜
132:第一閘極電極
133:第一插入導電膜
134:第一閘極罩蓋膜/第一閘極罩蓋圖案
140:位元線
141:第一導電線
142:第二導電線
143:位元線罩蓋膜
150:間隔件結構
151:第一間隔件
152:第二間隔件
170:柵欄
180:層間絕緣膜
190:電容器結構
191:下部電極
192:電容器介電膜
193:上部電極
230:第二閘極結構
230t:第二閘極溝渠
231:第二閘極絕緣膜
232:第二閘極電極
233:第二插入導電膜
234:第二閘極罩蓋膜/第二閘極罩蓋圖案
A-A:線
BC:埋入觸點/電容器觸點
D3:第三方向
D4:第四方向
DC:直接觸點
LP:著陸墊/電容器觸點

Claims (10)

  1. 一種半導體裝置，包括： 基底，包含依序堆疊的下部半導體膜、埋入絕緣膜以及上部半導體膜； 元件隔離膜，界定所述基底內的主動區且包含相對於氧化矽具有蝕刻選擇性的材料； 第一閘極溝渠，在所述上部半導體膜內； 第一閘極電極，填充所述第一閘極溝渠的一部分； 第二閘極溝渠，在所述元件隔離膜內；以及 第二閘極電極，填充所述第二閘極溝渠的一部分， 所述元件隔離膜的底部側在所述下部半導體膜內。
  2. 如請求項1所述的半導體裝置，更包括： 導電圖案，在所述元件隔離膜與所述基底之間。
  3. 如請求項2所述的半導體裝置，其中所述導電圖案沿所述元件隔離膜延伸。
  4. 如請求項1所述的半導體裝置，更包括： 第一黏著層，在所述埋入絕緣膜與所述上部半導體膜之間。
  5. 如請求項4所述的半導體裝置，更包括： 第二黏著層，在所述下部半導體膜與所述埋入絕緣膜之間。
  6. 如請求項1所述的半導體裝置，更包括： 第二黏著層，在所述下部半導體膜與所述埋入絕緣膜之間。
  7. 一種半導體裝置，包括： 基底，包含依序堆疊的下部半導體膜、埋入絕緣膜以及上部半導體膜； 元件隔離膜，界定所述基底內的主動區，且具有在所述下部半導體膜內的底部側； 導電圖案，在所述元件隔離膜與所述基底之間沿所述元件隔離膜延伸； 第一閘極溝渠，穿過所述上部半導體膜且具有在所述上部半導體膜內的底部側； 第一閘極電極，填充所述第一閘極溝渠的一部分； 第二閘極溝渠，在所述元件隔離膜內；以及 第二閘極電極，填充所述第二閘極溝渠的一部分。
  8. 如請求項7所述的半導體裝置，其中所述埋入絕緣膜包含氮化矽或金屬氧化物。
  9. 如請求項7所述的半導體裝置，其中所述導電圖案與所述下部半導體膜及所述上部半導體膜接觸。
  10. 一種用於製造半導體裝置的方法，所述方法包括： 使用罩幕圖案在下部半導體膜、埋入絕緣膜以及上部半導體膜依序堆疊的基底上形成界定多個主動區的元件隔離溝渠； 形成填充所述元件隔離溝渠的元件隔離膜；以及 在所述元件隔離膜及所述多個主動區中的各別一者內形成在第一方向上延伸的閘極結構， 所述元件隔離溝渠的底部側在所述下部半導體膜內，且 所述埋入絕緣膜包含相對於所述罩幕圖案具有蝕刻選擇性的材料。
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