KR20230078196A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명의 실시예들은 기판과 제2전극 사이에 필라 형상의 제1전극을 배치하여 캐패시터의 표면적을 증가시킬 수 있는 리저브아 캐패시터를 포함하는 반도체 장치 및 그 제조 방법을 제공한다. 본 실시예에 따른 리저브아 캐패시터는 기판; 상기 기판 상부에 필라 형상의 제1전극; 상기 기판 및 제1전극 상부에 상기 제1전극의 측면 및 상부면을 커버링하는 제2전극; 및 상기 기판, 제1전극 및 제2전극 사이에 개재된 유전층을 포함할 수 있다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 리저브아 캐패시터(reservoir capacitor)를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치는, 고집적화, 저전압화 및 고속화가 그 성능을 가늠하는 주요 변수이다. 이와 같은 반도체 집적 회로 장치는 낮은 전압을 요구하면서도, 다양한 레벨의 전원이 요구되고 있다. 하지만, 잘 알려진 바와 같이, 전원이 반도체 집적 회로 장치 내에 공급되는 경우, 필연적으로 노이즈가 수반되고, 상기 노이즈는 소자의 신호 전달 특성, 다시 말해, 딜레이량을 가변시킨다.
그러므로, 반도체 집적 회로 장치의 주변 영역에 노이즈 제거를 위한 캐패시터, 예를 들어, 리저브아(reservoir) 캐패시터를 형성하고 있다.
본 발명의 실시예들은 기판과 제2전극 사이에 필라 형상의 제1전극을 배치하여 캐패시터의 표면적을 증가시킬 수 있는 리저브아 캐패시터를 포함하는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 리저브아 캐패시터는 기판; 상기 기판 상부에 필라 형상의 제1전극; 상기 기판 및 제1전극 사이에 개재된 제1유전층; 상기 기판 및 제1전극 상부에 상기 제1전극의 측면 및 상부면을 커버링하는 제2전극; 상기 제1전극과 제2전극 사이에 개재된 제2유전층; 및 상기 기판과 제2전극 사이에 개재된 제3유전층을 포함할 수 있다.
본 실시예에 따른 리저브아 캐패시터의 다른 일예는 소자분리층 및 소자분리층에 의해 정의되는 활성영역을 포함하는 기판; 상기 기판에 형성되고 서로 이격 배치된 복수의 트렌치; 상기 트렌치의 저면 및 측벽을 커버링하는 제1유전층; 상기 제1유전층 상에 상기 트렌치에 일부가 매립되고 나머지가 상기 기판 상부로 돌출되는 필라 형상의 복수의 제1전극들; 상기 각 제1전극의 상부면 및 측면을 커버링하는 제2유전층; 상기 제1전극 사이에 노출된 기판의 일부를 커버링하는 제3유전층; 및 상기 제2유전층 및 제3유전층 상에 형성된 제2전극을 포함할 수 있다.
본 실시예에 따른 반도체 장치는 셀 영역 및 주변회로 영역을 포함하는 기판; 상기 셀 영역의 기판 상에 비트라인콘택플러그를 포함하는 비트라인 구조물; 상기 주변회로 영역의 기판 상부에 필라 형상의 제1전극; 상기 주변회로 영역의 기판 및 제1전극 상부에 상기 제1전극의 측면 및 상부면을 커버링하는 제2전극; 상기 제1전극과 제2전극 사이에 개재된 제2유전층; 및 상기 기판과 제2전극 사이에 개재된 제3유전층을 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 셀 영역 및 주변회로 영역을 포함하는 기판 상에 캡핑층을 형성하는 단계; 상기 셀영역의 캡핑층을 관통하여 상기 기판을 노출시키는 비트라인콘택홀 및 상기 주변회로 영역의 캡핑층을 관통하여 상기 기판을 노출시키는 페리트렌치를 형성하는 단계; 상기 비트라인콘택홀 및 페리트렌치에 도전물질을 갭필하여 예비 비트라인콘택플러그 및 제1전극을 형성하는 단계; 상기 주변회로 영역의 기판 상에 필라 형상의 제1전극을 포함하는 리저브아 캐패시터를 형성하는 단계; 및 상기 셀 영역의 기판 상에 비트라인콘택플러그를 포함하는 비트라인 구조물을 형성하는 단계를 포함할 수 있다.
본 기술은 리저브아 캐패시터의 표면적 증가를 통해 캐패시턴스를 개선하는 효과가 있다. 본 기술은 리저브아 캐패시터의 캐패시턴스를 향상시켜 반도체 장치의 신뢰성을 개선하는 효과가 있다.
도 1은 본 실시예에 따른 반도체 장치의 리저브아 캐패시터를 도시한 사시도이다.
도 2는 본 실시예에 따른 반도체 장치의 리저브아 캐패시터를 도시한 단면도이다.
도 3은 본 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 4는 본 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 5a 내지 도 18b는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 평면도 및 단면도들이다.
도 2는 본 실시예에 따른 반도체 장치의 리저브아 캐패시터를 도시한 단면도이다.
도 3은 본 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 4는 본 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 5a 내지 도 18b는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 평면도 및 단면도들이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
본 실시예의 반도체 장치는 주변회로 영역에 구비되는 리저브아 캐패시터(reservoir capacitor)를 포함할 수 있다. 리저브아 캐패시터는 '디커플링 캐패시터(decoupling capacitor)'라고 지칭될 수도 있다. 리저브아 캐패시터는 예컨대, 전원 전압(VDD), 접지 전압(VSS) 등과 같은 다양한 동작 전압들 사이에 존재하는 노이즈(noise)를 필터링하기 위한 소자이다. 리저브아 캐패시터는 높은 용량을 가질수록 안정적인 동작 전압을 공급할 수 있다.
도 1은 본 실시예에 따른 반도체 장치의 리저브아 캐패시터를 도시한 사시도이다. 도 2는 본 실시예에 따른 반도체 장치의 리저브아 캐패시터를 도시한 단면도이다. 도 1 및 도 2에서 동일한 도면부호는 동일한 구조체를 가리킨다.
도 1 및 도 2에 도시된 바와 같이, 본 실시예에 따른 리저브아 캐패시터는 복수의 트렌치(112)를 포함하는 기판(101), 트렌치(112)에 일부 매립되고 기판(101) 상부로 돌출되는 필라 형상(Pillar shape)의 제1전극(LE; 114'), 기판(101)과 제1전극(LE; 114') 사이에 개재된 제1유전층(113), 기판(101)과 제1전극(LE; 114') 상에 위치하고 제1전극(LE; 114')의 측면 및 상부면을 커버링하는 제2전극 구조물(UE; 117, 118', 119'), 제1전극(LE; 114')과 제2전극 구조물(UE; 117, 118', 119') 사이에 개재된 제2유전층(115) 및 기판(101)과 제2전극 구조물(UE; 117, 118', 119') 사이에 개재된 제3유전층(116)을 포함할 수 있다. 그리고, 기판(101) 및 각 전극에 전압을 인가하기 위한 제1 내지 제3배선(ML1, ML2, ML3)을 포함할 수 있다. 각 배선들은 제1콘택 내지 제3콘택(CT1, CT2, CT3)을 통해 기판(101) 및 각 전극에 전기적으로 연결된다.
기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1유전층(113)은 기판(101)과 제1전극(LE; 114') 사이에 위치할 수 있다. 제1유전층(113)은 실리콘산화물을 포함할 수 있다. 제1유전층(113)은 열산화 공정을 통해 형성될 수 있다. 제1유전층(113)은 트렌치(112)의 측면 및 저면을 커버링하도록 형성될 수 있다. 트렌치(112)의 측면에 형성된 제1유전층(113)은 트렌치(112)의 저면으로 갈수록 두께가 증가하는 경사 프로파일을 가질 수도 있다.
제1전극(LE; 114')은 기판(101)과 제2전극 구조물(UE; 117, 118', 119') 사이에 위치할 수 있다. 제1전극(LE; 114')은 다수개로 구성될 수 있고, 서로 일정간격 이격되어 배치될 수 있다. 제1전극(LE; 114')은 제1 및 제2유전층(113, 115)에 의해 기판(101)과 제2전극 구조물(UE; 117, 118', 119')로부터 이격될 수 있다.
제2유전층(115)은 제1전극(LE; 114')과 제2전극 구조물(UE; 117, 118', 119') 사이에 위치할 수 있다. 제3유전층(116)은 기판(101)과 제2전극 구조물(UE; 117, 118', 119') 사이에 위치할 수 있다. 제2유전층(115) 및 제3유전층(116)은 실리콘산화물을 포함할 수 있다. 제2유전층(115) 및 제3유전층(116)은 동시에 형성될 수 있다. 제2유전층(115) 및 제3유전층(116)은 열산화 공정을 통해 형성될 수 있다.
제2전극 구조물(UE; 117, 118', 119')은 도전물질을 포함할 수 있다. 제2전극 구조물(UE; 117, 118', 119')은 반도체물질과 금속물질의 적층구조를 포함할 수 있다.
제1 내지 제3배선(ML1, ML2, ML3)은 제2전극 구조물(UE; 117, 118', 119')보다 높은 레벨에 위치할 수 있다. 제1 내지 제3배선(ML1, ML2, ML3)은 각각 동일 레벨 또는 다른 레벨에 위치할 수 있다. 제1배선(ML1)은 복수의 제1전극(114')들에 접속할 수 있다. 제1콘택(CT1)은 제1배선(ML1)과 복수의 제1전극(114')들을 전기적으로 연결할 수 있다. 제2배선(ML2)은 제2전극 구조물(117, 118', 119')에 접속할 수 있다. 제2콘택(CT2)은 제2전극 구조물(117, 118', 119')과 제2배선(ML2)을 전기적으로 연결할 수 있다. 제3배선(ML3)은 기판(101)에 접속할 수 있다. 제3콘택(CT3)은 제3배선(ML3)과 기판(101)을 전기적으로 연결할 수 있다.
또한, 리저브아 캐패시터 양측의 기판(101)에는 불순물 영역(120)이 형성될 수 있다.
비교예로서, 종래의 평판형 MOS 캐패시터의 캐패시턴스는 기판, 기판 상부에 형성되는 플라나(Planar) 구조의 제2전극 및 기판과 제2전극 사이에 위치하는 유전층으로 구성된다. 이에 반해, 본 실시예 따른 리저브아 캐패시터는 기판(101)과 제2전극 구조물(UE; 117, 118', 119') 사이에 필라 형상의 제1전극들(LE; 114')을 형성하므로써, 캐패시터의 표면적 증가에 따른 캐패시턴스 증가 효과를 얻을 수 있다.
자세히 설명하면, 본 실시예에 따른 리저브아 캐패시터의 캐패시턴스는 기판(101), 제1유전층(113) 및 제1전극(LE; 114')을 통한 제1캐패시턴스(C1), 제1전극(114'), 제2유전층(115) 및 제2전극 구조물(UE; 117, 118', 119')을 통한 제2캐패시턴스(C2), 그리고 기판(101), 제3유전층(116) 및 제2전극 구조물(UE; 117, 118', 119')을 통한 제3캐패시턴스(C3)의 합으로 구성될 수 있다.
본 실시예의 리저브아 캐패시터는 3 또는 4개의 제1전극들(LE; 114')을 도시하고 있으나, 이에 한정되지 않는다. 하나의 리저브아 캐패시터에 포함되는 제1전극들의 수, 제1전극들 간의 간격, 각 제1전극의 높이 및 너비는 필요에 따라 조절될 수 있다.
도 3은 본 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 4는 본 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 4는 도 3의 A-A', B-B' 및 C-C'선에 따른 단면도이다.
도 3을 참조하면, 반도체 장치(100)는 복수의 메모리 셀이 형성되는 셀 영역(R1)과 리저브아 캐패시터가 형성되는 주변회로 영역(R2)을 포함할 수 있다. 셀 영역(R1)과 주변회로 영역(R2)은 소자분리층(102, 도 4 참조)에 의해 분리될 수 있다.
셀 영역(R1)은 워드라인, 비트라인 및 캐패시터 등을 포함할 수 있다. 셀 영역(R1)은 데이터를 저장하기 위한 메모리 셀 영역으로, 워드라인과 비트라인을 선택함으로써 구동할 수 있다.
셀 영역(R1)은 소자분리층(102) 및 소자분리층(102)에 의해 정의되는 복수의 활성영역들(103)을 포함할 수 있다. 각 활성영역(103)은 장축과 단축을 갖는 섬 형상(Island shape)일 수 있다. 각 활성영역(103)은 소자분리층(102)에 의해 일정간격으로 이격될 수 있다. 셀 영역(R1)은 활성영역(103)의 단축방향을 따라 연장되고 매립게이트구조물(BG)로 구성된 워드라인 및 워드라인에 수직한 방향 즉, 활성영역(103)의 장축방향을 따라 연장되는 비트라인구조물(BL) 등을 포함할 수 있다. 셀 영역(R1)은 데이터를 저장하기 위한 메모리 셀 영역으로, 워드라인과 비트라인을 선택함으로써 구동할 수 있다.
주변회로 영역(R2)은 셀 영역(R1)의 주변에 형성되어 메모리 셀을 구동 및 제어하기 위한 회로 영역으로 구성된다. 특히, 본 실시예의 주변회로 영역(R2)은 전원 전압(VDD), 접지 전압(VSS) 등과 같은 다양한 동작 전압들 사이에 존재하는 노이즈(noise)를 필터링하기 위한 리저브아 캐패시터를 포함할 수 있다. 본 실시예에서는 설명의 편의를 위해 하나의 리저브아 캐패시터를 도시하기로 한다.
도 4를 참조하면, 본 실시예에 따른 반도체 장치는 셀 영역(R1) 및 주변회로 영역(R2)을 포함할 수 있다.
셀 영역(R1)은 기판(101) 내에 위치하는 매립게이트구조물(BG) 및 기판(101) 상부에 형성되는 비트라인 구조물(BL)을 포함할 수 있다.
매립게이트구조물(BG)은 게이트트렌치(105), 게이트트렌치(105)의 바닥면과 측벽을 커버링하는 게이트절연층(106), 게이트절연층(106) 상에서 게이트트렌치(105)를 부분적으로 채우는 매립게이트전극(107), 매립게이트전극(107) 상에 형성된 게이트캡핑층(108)을 포함할 수 있다. 매립게이트구조물(BG)의 양측 기판(101)에는 소스/드레인 영역(109, 110)이 형성될 수 있다.
비트라인구조물(BL)은 비트라인 콘택플러그(114), 비트라인 콘택플러그(114) 상의 비트라인(118, 119) 및 비트라인(118, 119) 상의 비트라인하드마스크(120)를 포함할 수 있다. 비트라인 콘택플러그(114)는 매립게이트구조물(BG) 사이의 소스/드레인 영역(109)에 접속될 수 있다.
주변회로 영역(R2)은 소자분리층(102)에 의해 셀 영역(R1)과 분리될 수 있다. 주변회로 영역(R2)에는 복수의 페리 트렌치(112)를 포함하는 기판(101), 페리 트렌치(112)에 일부 매립되고 기판(101) 상부로 돌출되는 필라 형상(Pillar shape)의 제1전극(114'), 기판(101)과 제1전극(114') 사이에 개재된 제1유전층(113), 기판(101)과 제1전극(114') 상에 위치하고 제1전극(114')의 측면 및 상부면을 커버링하는 제2전극 구조물(117, 118', 119'), 제1전극(114')과 제2전극 구조물(117, 118', 119') 사이에 개재된 제2유전층(115) 및 기판(101)과 제2전극 구조물(117, 118', 119') 사이에 개재된 제3유전층(116)을 포함할 수 있다. 그리고, 기판(101) 및 각 전극에 전압을 인가하기 위한 제1 내지 제3배선(ML1, ML2, ML3)을 포함할 수 있다. 각 배선들은 제1콘택 내지 제3콘택(CT1, CT2, CT3)을 통해 기판(101) 및 각 전극에 전기적으로 연결된다.
제1유전층(113)은 기판(101)과 제1전극(114') 사이에 위치할 수 있다. 제1유전층(113)은 실리콘산화물을 포함할 수 있다. 제1유전층(113)은 열산화 공정을 통해 형성될 수 있다. 제1유전층(113)은 트렌치(112)의 측면 및 저면을 커버링하도록 형성될 수 있다. 트렌치(112)의 측면에 형성된 제1유전층(113)은 트렌치(112)의 저면으로 갈수록 두께가 증가하는 경사 프로파일을 가질 수도 있다.
제1전극(114')은 기판(101)과 제2전극 구조물(117, 118', 119') 사이에 위치할 수 있다. 제1전극(114')은 다수개로 구성될 수 있고, 서로 일정간격 이격되어 배치될 수 있다. 제1전극(114')은 제1 및 제2유전층(113, 115)에 의해 기판(101)과 제2전극 구조물(117, 118', 119')로부터 이격될 수 있다.
제2유전층(115)은 제1전극(114')과 제2전극 구조물(117, 118', 119') 사이에 위치할 수 있다. 제3유전층(116)은 기판(101)과 제2전극 구조물(117, 118', 119') 사이에 위치할 수 있다. 제2유전층(115) 및 제3유전층(116)은 실리콘산화물을 포함할 수 있다. 제2유전층(115) 및 제3유전층(116)은 동시에 형성될 수 있다. 제2유전층(115) 및 제3유전층(116)은 열산화 공정을 통해 형성될 수 있다.
제2전극 구조물(117, 118', 119')은 도전물질을 포함할 수 있다. 제2전극 구조물(UE; 117, 118', 119')은 반도체물질과 금속물질의 적층구조를 포함할 수 있다.
제1 내지 제3배선(ML1, ML2, ML3)은 제2전극 구조물(117, 118', 119')보다 높은 레벨에 위치할 수 있다. 제1 내지 제3배선(ML1, ML2, ML3)은 각각 동일 레벨 또는 다른 레벨에 위치할 수 있다. 제1배선(ML1)은 복수의 제1전극(114')들에 접속할 수 있다. 제1콘택(CT1)은 제1배선(ML1)과 복수의 제1전극(114')들을 전기적으로 연결할 수 있다. 제2배선(ML2)은 제2전극 구조물(117, 118', 119')에 접속할 수 있다. 제2콘택(CT2)은 제2전극 구조물(117, 118', 119')과 제2배선(ML2)을 전기적으로 연결할 수 있다. 제3배선(ML3)은 기판(101)에 접속할 수 있다. 제3콘택(CT3)은 제3배선(ML3)과 기판(101)을 전기적으로 연결할 수 있다. 제3콘택(CT3)은 불순물영역(120)에 접촉할 수 있다.
본 실시예에 따른 리저브아 캐패시터의 캐패시턴스는 기판(101), 제1유전층(113) 및 제1전극(114')을 통한 제1캐패시턴스(C1), 제1전극(114'), 제2유전층(115) 및 제2전극 구조물(117, 118', 119')을 통한 제2캐패시턴스(C2), 그리고 기판(101), 제3유전층(116) 및 제2전극 구조물(117, 118', 119')을 통한 제3캐패시턴스(C3)의 합으로 구성될 수 있다.
셀 영역(R1)의 비트라인 콘택플러그(114)와 주변회로 영역(R2)의 제1전극(114')은 동일 레벨에 위치할 수 있다. 셀 영역(R1)의 비트라인 콘택플러그(114)와 주변회로 영역(R2)의 제1전극(114')은 동일 물질로 형성될 수 있다. 비트라인 콘택플러그(114)와 제1전극(114')은 한번의 갭필 공정을 통해 동시에 형성될 수 있다.
도 5a 내지 도 18b는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 평면도들 및 단면도들이다. 도 5a 내지 도 18b에서, 각 a도는 평면도이고, 각 b도는 a도의 A-A'선, B-B'선 및 C-C'선에 따른 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이, 셀 영역(R1) 및 주변회로 영역(R2)을 포함하는 기판(11)이 제공될 수 있다.
기판(11)은 소자분리층(12) 및 소자분리층(12)에 의해 정의된 활성영역(13)을 포함할 수 있다. 활성영역(13)은 소자분리층(12)에 의해 일정간격으로 이격될 수 있다. 소자분리층(12)에 의해 셀 영역(R1) 및 주변회로 영역(R2)이 분리될 수 있다.
기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
소자분리층(12)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical mechanical poslishing)와 같은 평탄화 공정(planarization procesS)이 부가적으로 사용될 수 있다.
다음으로, 셀 영역(R1)의 기판(11) 내에 매립게이트구조물(BG)이 형성될 수 있다. 매립게이트구조물(BG)은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립게이트전극(17), 매립게이트전극(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립게이트구조물(BG)을 형성하는 방법은 다음과 같다.
먼저, 셀 영역(R1)의 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역들(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형성일 수 있다. 하드마스크층(14)은 주변회로 영역(R2)의 기판 전면을 커버링할 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다.
도시하지 않았으나, 셀 영역(R1)의 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역(13)을 돌출시킬 수 있다. 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래의 핀영역(fin region, 도시 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전율물질(High-k material), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 고유전율물질은 하프늄산화물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립게이트전극(17)이 형성될 수 있다. 매립게이트전극(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립게이트전극(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립게이트전극(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립게이트전극(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립게이트전극(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W) 스택으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W) 스택은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립게이트전극(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립게이트전극(17)이라고 지칭할 수 있다. 매립게이트전극(17)으로서 티타늄질화물/텅스텐(TiN/W) 스택과 폴리실리콘층의 더블 게이트 구조가 사용될 수도 있다.
다음으로, 매립게이트전극(17)을 포함하는 기판 전면에 캡핑층(18, 18A)이 형성될 수 있다. 캡핑층(18, 18A)은 절연물질을 포함한다. 캡핑층(18, 18A)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 캡핑층(18, 18A)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(18, 18A)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(18, 18A)은 매립게이트전극(17) 상에서 게이트트렌치(15)를 갭필하는 게이트캡핑층(18)과 하드마스크층(14) 상부를 커버링하는 보호캡핑층(18A)으로 구분될 수 있다. 게이트절연층(16), 매립게이트전극(17) 및 게이트캡핑층(18)에 의해 매립게이트구조물(BG)이 형성될 수 있다.
보호캡핑층(18A)의 상부 표면은 하드마스크층(14)의 상부 표면보다 높은 레벨일 수 있다. 보호캡핑층(18A)은 하드마스크층(14) 및 매립게이트구조물(BG)을 모두 커버링할 수 있다.
다음으로, 매립게이트구조물(BG)의 양측 기판(11)에 소스/드레인영역(19, 20)이 형성될 수 있다. 소스/드레인영역(19, 20)은 임플란트(Implantation) 등의 도핑 공정에 의해 형성될 수 있다. 이웃하는 매립게이트구조물(BG) 사이의 소스/드레인영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있다. 매립게이트구조물(BG) 바깥쪽의 소스/드레인영역(20)은 스토리지노드콘택플러그가 접속될 영역일 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 셀 영역(R1)에 비트라인콘택홀(21)이 형성될 수 있고, 주변회로 영역(R2)에 복수의 페리 트렌치들(21')이 형성될 수 있다.
비트라인콘택홀(21)은 이웃하는 매립게이트구조물(BG) 사이에 배치될 수 있다. 페리 트렌치들(21')은 주변회로 영역(R2)의 활성영역(13) 내에 일정 간격 이격되어 배치될 수 있다.
비트라인콘택홀(21) 및 페리 트렌치(21')를 형성하기 위해 콘택마스크(도시 생략)를 이용하여 보호캡핑층(18A) 및 하드마스크층(14)을 식각할 수 있다. 비트라인콘택홀(21) 및 페리 트렌치(21')는 동시에 형성될 수 있다. 즉, 비트라인콘택홀(21) 및 페리 트렌치(21')는 셀 영역(R1) 및 주변회로 영역(R2)을 커버링하고, 셀 영역(R1) 및 주변회로 영역(R2)에 각각 비트라인콘택홀 영역 및 페리 트렌치 영역을 정의하는 콘택마스크를 이용하여, 셀 영역(R1) 및 주변회로 영역(R2)의 보호캡핑층(18A) 및 하드마스크층(14)을 동시에 식각할 수 있다. 다른 실시예에서, 비트라인콘택홀(21) 및 페리 트렌치(21')는 각각의 마스크 공정을 통해 순차적으로 형성될 수도 있다.
비트라인콘택홀(21)에 의해 셀 영역(R1)의 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀(21)은 셀 영역(R1)의 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 비트라인콘택홀(21)은 셀 영역(R1)의 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 비트라인콘택홀(21)을 형성하기 위한 식각 공정에서 셀 영역(R1)의 소자분리층(12) 및 활성영역(13)의 일부가 식각될 수 있다. 즉, 비트라인콘택홀(21) 아래의 소자분리층(12) 및 활성영역(13)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다.
페리 트렌치(21')에 의해 주변회로 영역(R2)의 기판(11)이 일정 깊이 리세스 될 수 있다. 본 실시예에서 페리 트렌치(21')의 선폭은 비트라인콘택홀(21)의 선폭보다 작을 수 있다. 다른 실시예에서, 페리 트렌치(21')의 선폭은 비트라인콘택홀(21)의 선폭과 동일하거나, 비트라인콘택홀(21)의 선폭보다 클 수도 있다. 본 실시예에서 인접한 페리 트렌치들(21') 간의 간격은 인접한 비트라인콘택홀(21) 간의 간격보다 좁을 수 있다. 다른 실시예에서, 인접한 페리 트렌치들(21') 간의 간격은 인접한 비트라인콘택홀(21) 간의 간격과 동일하거나, 비트라인콘택홀(21) 간의 간격보다 넓을 수도 있다. 페리 트렌치(21')의 선폭, 페리 트렌치(21')의 깊이, 주변회로 영역(R2)의 활성영역(13) 내에 배치되는 페리 트렌치(21')의 수는 필요에 따라 조절될 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 페리 트렌치(22)에 의해 노출된 주변회로 영역(R2)의 기판(11) 표면에 제1유전층(22)을 형성할 수 있다. 제1유전층(22)은 실리콘산화물을 포함할 수 있다. 제1유전층(22)은 열산화 공정을 통해 형성될 수 있다. 제1유전층(22)은 산소(O2) 분위기에서 급속열처리(Rapid Thermal Annealing; RTA) 공정을 통해 형성될 수 있다. 제1유전층(22)은 페리 트렌치(22) 내의 기판(11) 표면에 국부적으로 형성될 수 있다. 제1유전층(22)은 페리 트렌치(22)의 저면 및 측벽에 동일 두께로 도시되었으나, 페리 트렌치(22)의 저면의 두께보다 페리 트렌치(22)의 측벽의 두께가 더 두껍게 형성될 수도 있다. 다른 실시예에서, 페리 트렌치(22)의 측벽에 형성된 제1유전층(22)은 저면에 가까울수록 두께가 증가하는 경사 프로파일(slope profile)을 가질수도 있다.
이때, 비트라인콘택홀(21)에 의해 노출된 셀 영역(R1)의 기판(11) 표면에도 실리콘산화물(22')이 형성될 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 제1 셀오픈마스크(23)를 형성할 수 있다. 제1 셀오픈마스크(23)는 주변회로 영역(R2)의 구조물들을 커버링할 수 있다. 제1 셀오픈마스크(23)는 포토레지스트(photo resist)를 포함할 수 있다.
이어서, 셀 영역(R1)의 기판(11) 표면에 형성된 실리콘산화물(22', 도 6b 참조)을 제거할 수 있다.
이어서, 제1 셀오픈마스크(23)를 제거할 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 셀 영역(R1)의 비트라인콘택홀(21)을 갭필하는 예비 비트라인 콘택플러그(24A) 및 주변회로 영역(R2)의 페리 트렌치(21')를 갭필하는 제1전극(24')을 형성할 수 있다.
예비 비트라인콘택플러그(24A) 및 제1전극(24')을 형성하는 공정은 다음과 같다.
먼저, 셀 영역(R1)의 비트라인콘택홀(21) 및 보호캡핑층(18A)와 주변회로 영역(R2)의 페리 트렌치(21') 및 보호캡핑층(18A) 상에 플러그도전층(도시 생략)을 형성할 수 있다. 플러그도전층은 셀 영역(R1)의 비트라인콘택플러그 및 주변회로 영역(R2)의 제1전극에 적용될 수 있다. 플러그도전층은 보호캡핑층(18A)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 플러그도전층은 실리콘물질을 포함할 수 있다. 플러그도전층은 폴리실리콘을 포함할 수 있다. 플러그도전층은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 셀 영역(R1)의 비트라인콘택홀(21) 및 주변회로 영역(R2)의 페리 트렌치(21') 내에 플로그도전층이 잔류하도록 플러그도전층을 식각할 수 있다. 플러그도전층은 에치백 공정 또는 CMP 공정을 통해 식각될 수 있다. 플러그도전층의 식각정지 타겟은 보호캡핑층(18A)일 수 있다. 즉, 보호캡핑층(18A) 상의 플러그도전층이 모두 제거될때까지 식각공정을 진행할 수 있다. 식각공정 후에는 세정 공정(Cleaning process)이 진행될 수 있다.
도 10a 내지 도 12b에 도시된 바와 같이, 셀 영역(R1)의 예비 비트라인콘택플러그(24A)와 보호캡핑층(18A) 및 주변회로 영역(R2)의 제1전극(21')과 보호캡핑층(18A)을 커버링하는 셀보호층(25)을 형성할 수 있다. 셀보호층(25)은 셀 영역(R1)의 예비 비트라인콘택플러그(24A)의 산화를 방지하는 역할을 할 수 있다. 셀보호층(25)은 절연물질을 포함할 수 있다. 셀보호층(25)은 실리콘질화물을 포함할 수 있다.
이어서, 셀 영역(R1)의 셀보호층(25) 상에 페리오픈마스크(26)를 형성할 수 있다. 페리오픈마스크(26)에 의해 주변회로 영역(R2)의 셀보호층(25)이 노출될 수 있다. 페리오픈마스크(26)은 포토레지스트를 포함할 수 있다.
이어서, 페리오픈마스크(26)를 이용하여 주변회로 영역(R2)의 셀보호층(25)을 식각할 수 있다.
따라서, 주변회로 영역(R2)은 제1전극(24') 및 보호캡핑층(18A)이 노출될 수 있다.
이어서, 페리오픈마스크(26)를 이용하여 주변회로 영역(R2)의 보호캡핑층(18A) 및 하드마스크층(14)을 식각할 수 있다. 따라서, 주변회로 영역(R2)은 기판(11)의 표면이 노출될 수 있다. 제1전극(24')은 일부가 기판(11) 내에 매립되고, 일부가 기판(11) 상부로 돌출된 필라 형상(Pillar shape)으로 잔류할 수 있다.
이어서, 페리오픈마스크(26)를 제거할 수 있다.
도 13a 및 도 13b에 도시된 바와 같이, 제1전극(24')의 상부면 및 측벽을 커버링하는 제2유전층(27) 및 주변회로 영역(R2)의 노출된 기판(11) 표면을 커버링하는 제3유전층(28)을 형성할 수 있다.
제2유전층(27) 및 제3유전층(28)은 실리콘산화물을 포함할 수 있다. 제2유전층(27) 및 제3유전층(28)은 열산화 공정을 통해 동시에 형성될 수 있다. 제2유전층(27) 및 제3유전층(28)은 산소(O2) 분위기에서 급속열처리(Rapid Thermal Annealing; RTA) 공정을 통해 형성될 수 있다.
도 14a 및 도 14b에 도시된 바와 같이, 셀 영역(R1)의 셀보호층(25) 및 주변회로 영역(R2)의 제2 및 제3유전층(27, 28) 상에 페리도전층(29A)을 형성할 수 있다. 페리도전층(29A)은 적어도 제1전극(24')의 상부면보다 높은레벨의 상부면을 갖도록 형성될 수 있다. 페리도전층(29A)은 실리콘물질을 포함할 수 있다. 페리도전층(29A)은 폴리실리콘을 포함할 수 있다. 페리도전층(29A)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 15a 내지 도 16b에 도시된 바와 같이, 주변회로 영역(R2)의 페리도전층(29A) 상에 제2 셀오픈마스크(30)를 형성할 수 있다. 제2 셀오픈마스크(30)에 의해 셀 영역(R1)의 페리도전층(29A)이 노출될 수 있다. 제2 셀오픈마스크(30)는 포토레지스트를 포함할 수 있다.
이어서, 제2 셀오픈마스크(30)를 이용하여 셀 영역(R1)의 페리도전층(29A) 및 셀보호층(25)을 식각할 수 있다. 따라서, 주변회로 영역(R1)에만 페리도전층(29B)이 잔류할 수 있다.
따라서, 셀 영역(R1)은 보호캡핑층(18A) 및 예비 비트라인콘택플러그(24A)가 노출될 수 있다.
도시되지 않았으나, 예비 비트라인콘택플러그(24A)의 상부면이 보호캡핑층(18A)의 상부면보다 낮은 레벨에 위치하도록, 예비 비트라인콘택플러그(24A)를 일정깊이 리세스할 수 있다.
이어서, 제2 셀오픈마스크(30)를 제거할 수 있다.
도 17a 내지 도 18b에 도시된 바와 같이, 셀 영역(R1)의 보호캡핑층(18A) 및 예비 비트라인콘택플러그(24A)와 주변회로 영역(R2)의 페리도전층(29B) 상에 비트라인도전층(31A, 32A)을 형성할 수 있다. 비트라인도전층(31A, 32A)은 셀 영역(R1)의 비트라인과 주변회로 영역(R2)의 제2전극으로 작용할 수 있다. 비트라인도전층(31A, 32A)은 금속함유물질을 포함할 수 있다. 비트라인도전층(31A, 32A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인도전층(31A, 32A)은 배리어층(31A) 및 전극층(32A)의 적층구조를 포함할 수 있다.
배리어층(31A)은 다층으로 구성될 수 있다. 예를 들어, 배리어층(31A)은 티타늄층(Ti), 텅스텐질화물(WN) 및 텅스텐실리나이트라이드(WSiN)의 적층구조로 구성될 수 있다. 예를 들, 전극층(32A)은 텅스텐(W)을 포함할 수 있다. 티타늄층(Ti)은 접착층으로 역할할 수 있다. 또한, 하부 페리도전층(29B)과 실리사이드(TiSi)를 형성하므로써, 텅스텐질화물층(WN)과 페리도전층(29B) 사이에 실리콘질화물이 형성되는 것을 방지하는 역할을 할 수 있다. 텅스텐질화물층(WN)은 전극층(32A)으로부터 텅스텐(W)이 하부 페리도전층(29B)으로 확산되는 것을 방지하는 역할을 할 수 있다. 또한, 하부 티타늄층(Ti)과 티타늄질화물(TiN)을 형성하여 하부 페리도전층(29B)로부터 보론(boron)이 상부로 확산되는 것을 방지하는 역할을 할 수 있다. 텅스텐질화물층(WN)은 전극층(32A)의 그레인(grain) 증가를 위한 시드층(seed layer) 역할을 할 수 있다. 즉, 텅스텐질화물층(WN) 상에 텅스텐층(W)을 형성하므로써, 텅스텐층의 그레인 증가를 유발하여, 전극층(32A)의 저항을 감소시킬 수 있다.
이어서, 셀 영역(R1)에 비트라인콘택플러그(24), 비트라인(31, 32) 및 비트라인하드마스크(34)로 구성된 비트라인구조물(BL)을 형성하고, 주변회로 영역(R2)에 제2전극 구조물(29, 31', 32')을 포함하는 리저브아 캐패시터를 각각 형성할 수 있다.
셀 영역(R1)의 비트라인구조물(BL) 및 주변회로 영역(R2)의 리저브아 캐패시터를 형성하는 공정은 다음과 같다.
먼저, 셀 영역(R1) 및 주변회로 영역(R2)의 비트라인도전층(32A) 상에 셀 영역(R1) 전체를 커버링하고, 주변회로 영역(R2)은 리저브아 캐패시터 영역을 정의하는 페리마스크(도시 생략)를 형성할 수 있다.
이어서, 페리마스크에 의해 노출된 주변회로 영역(R2)의 비트라인도전층(32A, 31A), 페리도전층(29B) 및 제3유전층(28)을 식각할 수 있다.
따라서, 주변회로 영역(R2)에는 복수의 페리 트렌치(21')를 포함하는 기판(11), 기판(11) 상부의 제2전극 구조물(29, 31', 32'), 기판(11)과 제2전극 구조물(29, 31', 32') 사이의 제1 내지 제3유전층(22, 27, 28) 및 페리 트렌치(21')에 일부 매립되고, 기판(11) 상부로 돌출된 필라 형상의 제1전극(24')로 구성된 리저브아 캐패시터가 형성될 수 있다.
제1전극(24')은 기판(11)과 제2전극 구조물(29, 31', 32') 사이에 위치할 수 있다. 제1전극(24')은 다수로 구성될 수 있고, 서로 일정간격 이격되어 배치될 수 있다. 제1전극(24')은 제1 및 제2유전층(22, 27)에 의해 기판(11)과 제2전극 구조물(29, 31', 32')로부터 이격될 수 있다.
제1유전층(22)은 기판(11)과 제1전극(24') 사이에 위치할 수 있다. 제2유전층(27)은 제1전극(24')과 제2전극 구조물(29, 31', 32') 사이에 위치할 수 있다. 제3유전층(28)은 기판(11)과 제2전극 구조물(29, 31', 32') 사이에 위치할 수 있다.
본 실시예에 따른 리저브아 캐패시터의 캐패시턴스는 기판(11), 제1유전층(22) 및 제1전극(24')을 통한 제1캐패시턴스(C1), 제1전극(24'), 제2유전층(27) 및 제2전극 구조물(29, 31', 32')을 통한 제2캐패시턴스(C2), 그리고 기판(11), 제3유전층(28) 및 제2전극 구조물(29, 31', 32')을 통한 제3캐패시턴스(C3)의 합으로 구성될 수 있다. 하나의 리저브아 캐패시터에 포함되는 제1전극들의 수와 각 제1전극의 높이 및 너비는 필요에 따라 조절될 수 있다.
이어서, 리저브아 캐패시터 양측의 기판(11)에는 불순물 영역(33)을 형성할 수 있다.
이어서, 주변회로 영역(R2) 전체를 커버링하고, 셀 영역(R1)은 비트라인 영역을 정의하는 셀 마스크(도시 생략)를 형성할 수 있다. 셀 마스크(도시 생략)를 형성하기 전에, 셀 영역(R1)의 비트라인도전층(31A, 32A) 상에 비트라인하드마스크층(도시 생략)을 형성할 수 있다.
이어서, 셀 마스크(도시 생략)를 이용하여 비트라인하드마스크층(도시 생략), 비트라인도전층(31A, 32A) 및 예비 비트라인콘택플러그(24A)를 차례로 식각할 수 있다.
따라서, 셀 영역(R1)에 비트라인콘택플러그(24), 비트라인(31, 32) 및 비트라인하드마스크(34)로 구성된 비트라인구조물(BL)이 형성될 수 있다.
도시되지 않았으나, 후속 공정으로, 셀 영역(R1)의 비트라인구조물(BL) 상부에 캐패시터가 형성될 수 있고, 셀 영역(R1)의 캐패시터 상부 및 주변회로 영역(R2)의 리저브아 캐패시터 상부에 각각 접속되는 금속배선이 형성될 수 있다. 이때, 주변회로 영역(R2)의 리저브아 캐패시터에 접속되는 금속배선은 도 1 및 도 2에 도시된 배선들을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판
102 : 소자분리층
103 : 활성영역 ` 112 : 페리트렌치
113 : 제1유전층 114' : 제1전극
115 : 제2유전층 116 : 제3유전층
117, 118', 119' : 제2전극 구조물
120 : 불순물영역 121 : 플러그
122 : 배선
103 : 활성영역 ` 112 : 페리트렌치
113 : 제1유전층 114' : 제1전극
115 : 제2유전층 116 : 제3유전층
117, 118', 119' : 제2전극 구조물
120 : 불순물영역 121 : 플러그
122 : 배선
Claims (42)
- 기판;
상기 기판 상부에 필라 형상의 제1전극;
상기 기판 및 제1전극 사이에 개재된 제1유전층;
상기 기판 및 제1전극 상부에 상기 제1전극의 측면 및 상부면을 커버링하는 제2전극;
상기 제1전극과 제2전극 사이에 개재된 제2유전층; 및
상기 기판과 제2전극 사이에 개재된 제3유전층
을 포함하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 기판은 하나 이상의 트렌치를 포함하는 리저브아 캐패시터.
- 제2항에 있어서,
상기 제1전극은 상기 트렌치에 일부가 매립되고, 나머지가 상기 기판 상부로 돌출되는 필라 형상을 포함하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제1전극은 상기 제2전극의 선폭보다 작은 선폭을 갖는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제1전극의 상부면은 상기 제2전극의 상부면보다 낮은 레벨에 위치하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제1전극의 저면은 상기 기판 표면보다 낮은 레벨에 위치하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제1전극은 서로 이격된 복수개로 구성되는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제1전극은 폴리실리콘을 포함하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제2전극은 폴리실리콘 및 금속물질의 적층구조를 포함하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제2 및 제3유전층은 연속된 단일층인 리저브아 캐패시터.
- 제1항에 있어서,
상기 제1 내지 제3유전층은 실리콘산화물을 포함하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 리저브아 캐패시터 양측의 기판에 형성된 불순물 영역을 더 포함하는 리저브아 캐패시터.
- 제1항에 있어서,
상기 제2전극보다 높은 레벨에 위치하는 제1 내지 제3배선;
상기 제1배선과 상기 제1전극은 전기적으로 연결하는 제1플러그;
상기 제2배선과 상기 제2전극을 전기적으로 연결하는 제2플러그; 및
상기 제3배선과 상기 기판을 전기적으로 연결하는 제3플러그를 더 포함하는 리저브아 캐패시터.
- 소자분리층 및 소자분리층에 의해 정의되는 활성영역을 포함하는 기판;
상기 기판에 형성되고 서로 이격 배치된 복수의 트렌치;
상기 트렌치의 저면 및 측벽을 커버링하는 제1유전층;
상기 제1유전층 상에 상기 트렌치에 일부가 매립되고 나머지가 상기 기판 상부로 돌출되는 필라 형상의 복수의 제1전극들;
상기 각 제1전극의 상부면 및 측면을 커버링하는 제2유전층;
상기 제1전극 사이에 노출된 기판의 일부를 커버링하는 제3유전층; 및
상기 제2유전층 및 제3유전층 상에 형성된 제2전극
을 포함하는 리저브아 캐패시터.
- 제14항에 있어서,
상기 복수의 제1전극은 상기 기판의 활성영역에 일정간격 이격되어 배치되는 리저브아 캐패시터.
- 제14항에 있어서,
상기 제1전극은 상기 제2전극의 선폭보다 작은 선폭을 갖는 리저브아 캐패시터.
- 제14항에 있어서,
상기 제1전극의 상부면은 상기 제2전극의 상부면보다 낮은 레벨에 위치하는 리저브아 캐패시터.
- 제14항에 있어서,
상기 제1전극의 저면은 상기 기판 표면보다 낮은 레벨에 위치하는 리저브아 캐패시터.
- 제14항에 있어서,
상기 제1전극은 폴리실리콘을 포함하는 리저브아 캐패시터.
- 제14항에 있어서,
상기 제2전극은 폴리실리콘 및 금속물질의 적층구조를 포함하는 리저브아 캐패시터.
- 제14항에 있어서,
상기 제2 및 제3유전층은 연속된 단일층인 리저브아 캐패시터.
- 제14항에 있어서,
상기 제1 내지 제3유전층은 실리콘산화물을 포함하는 리저브아 캐패시터.
- 제14항에 있어서,
상기 리저브아 캐패시터 양측의 기판에 형성된 불순물 영역을 더 포함하는 리저브아 캐패시터.
- 제14항에 있어서,
상기 제2전극보다 높은 레벨에 위치하는 제1 내지 제3배선;
상기 제1배선과 상기 제1전극을 전기적으로 연결하는 제1플러그;
상기 제2배선과 상기 제2전극을 전기적으로 연결하는 제2플러그; 및
상기 제3배선과 상기 기판을 전기적으로 연결하는 제3플러그를 더 포함하는 리저브아 캐패시터.
- 셀 영역 및 주변회로 영역을 포함하는 기판;
상기 셀 영역의 기판 상에 비트라인콘택플러그를 포함하는 비트라인 구조물;
상기 주변회로 영역의 기판 상부에 필라 형상의 제1전극;
상기 주변회로 영역의 기판 및 제1전극 상부에 상기 제1전극의 측면 및 상부면을 커버링하는 제2전극;
상기 제1전극과 제2전극 사이에 개재된 제2유전층; 및
상기 기판과 제2전극 사이에 개재된 제3유전층
을 포함하는 반도체 장치.
- 제25항에 있어서,
상기 비트라인콘택플러그와 제1전극은 동일레벨에 위치하는 반도체 장치.
- 제25항에 있어서,
상기 기판은 하나 이상의 트렌치를 포함하는 반도체 장치.
- 제27항에 있어서,
상기 제1전극은 상기 트렌치에 일부가 매립되고, 나머지가 상기 기판 상부로 돌출되는 필라 형상을 포함하는 반도체 장치.
- 제25항에 있어서,
상기 제1전극은 상기 제2전극의 선폭보다 작은 선폭을 갖는 반도체 장치.
- 제25항에 있어서,
상기 제1전극의 상부면은 상기 제2전극의 상부면보다 낮은 레벨에 위치하는 반도체 장치.
- 제25항에 있어서,
상기 제1전극의 저면은 상기 기판 표면보다 낮은 레벨에 위치하는 반도체 장치.
- 제25항에 있어서,
상기 제1전극은 폴리실리콘을 포함하는 반도체 장치.
- 제25항에 있어서,
상기 제2전극은 폴리실리콘 및 금속물질의 적층구조를 포함하는 반도체 장치.
- 제25항에 있어서,
상기 제2 및 제3유전층은 연속된 단일층인 반도체 장치.
- 제25항에 있어서,
상기 리저브아 캐패시터 양측의 기판에 형성된 불순물 영역을 더 포함하는 반도체 장치.
- 제25항에 있어서,
상기 제2전극보다 높은 레벨에 위치하는 제1 내지 제3배선;
상기 제1배선과 상기 제1전극을 전기적으로 연결하는 제1플러그;
상기 제2배선과 상기 제2전극을 전기적으로 연결하는 제2플러그; 및
상기 제3배선과 상기 기판을 전기적으로 연결하는 제3플러그를 더 포함하는 반도체 장치.
- 제25항에 있어서,
상기 셀 영역의 기판 내에 형성된 매립게이트구조물을 더 포함하는 반도체 장치.
- 제25항에 있어서,
상기 셀 영역의 비트라인구조물 상부에 상기 기판에 접속되는 캐패시터; 및
상기 캐패시터 상부에 상기 캐패시터에 접속하는 금속배선을 더 포함하는 반도체 장치.
- 셀 영역 및 주변회로 영역을 포함하는 기판 상에 캡핑층을 형성하는 단계;
상기 셀영역의 캡핑층을 관통하여 상기 기판을 노출시키는 비트라인콘택홀 및 상기 주변회로 영역의 캡핑층을 관통하여 상기 기판을 노출시키는 페리트렌치를 형성하는 단계;
상기 비트라인콘택홀 및 페리트렌치에 도전물질을 갭필하여 예비 비트라인콘택플러그 및 제1전극을 형성하는 단계;
상기 주변회로 영역의 기판 상에 필라 형상의 제1전극을 포함하는 리저브아 캐패시터를 형성하는 단계; 및
상기 셀 영역의 기판 상에 비트라인콘택플러그를 포함하는 비트라인 구조물을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제39항에 있어서,
상기 페리트렌치를 형성하는 단계 후,
상기 페리트렌치의 저면 및 측벽을 커버링하는 제1유전층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제39항에 있어서,
상기 리저브아 캐패시터를 형성하는 단계는,
상기 주변회로 영역의 캡핑층을 제거하여 필라 형상의 제1전극을 잔류시키는 단계;
상기 제1전극의 상부면 및 측벽을 커버링하는 제2유전층을 형성하는 단계;
상기 주변회로 영역의 기판 표면을 커버링하는 제3유전층을 형성하는 단계;
상기 제2 및 제3유전층 상에 도전물질을 형성하는 단계; 및
상기 도전물질 및 제3유전층의 일부를 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제39항에 있어서,
상기 캡핑층을 형성하는 단계 전에,
상기 셀 영역의 기판 내에 매립게이트구조물을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
Priority Applications (4)
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|---|---|---|---|
| KR1020210165724A KR20230078196A (ko) | 2021-11-26 | 2021-11-26 | 반도체 장치 및 그 제조방법 |
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| KR1020210165724A KR20230078196A (ko) | 2021-11-26 | 2021-11-26 | 반도체 장치 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| KR1020210165724A KR20230078196A (ko) | 2021-11-26 | 2021-11-26 | 반도체 장치 및 그 제조방법 |
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