TWI621245B - 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法 - Google Patents
具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法 Download PDFInfo
- Publication number
- TWI621245B TWI621245B TW105108230A TW105108230A TWI621245B TW I621245 B TWI621245 B TW I621245B TW 105108230 A TW105108230 A TW 105108230A TW 105108230 A TW105108230 A TW 105108230A TW I621245 B TWI621245 B TW I621245B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- memory array
- item
- patent application
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 238000009413 insulation Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 39
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 230000001154 acute effect Effects 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 89
- 238000010586 diagram Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002905 metal composite material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1436—Dynamic random-access memory [DRAM]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一種記憶體陣列，包含一半導體基材，具有複數主動區及將複數主動區彼此絕緣的淺溝絕緣區域，主動區沿著第一方向延伸；複數沿著第二方向延伸的埋入字元線，設於半導體基材中，各主動區與兩條埋入字元線相交，從而各主動區被分割成三部分：一數位線接觸區域和兩個記憶胞接觸區域，其中第二方向不垂直於第一方向；複數條沿著第三方向延伸的埋入數位線，設於半導體基材中且位於埋入字元線上方，其中第三方向正交於第二方向；以及一磊晶矽層，從各記憶胞接觸區域顯露出的側壁及上表面延伸出來。
Description
本發明係有關於一種半導體記憶體裝置及其製作方法。更具體地說，本發明涉及一種記憶體裝置，其記憶體陣列中具有埋入(或嵌入)數位線、埋入字元線，與增大的記憶胞接觸區域，以及該記憶體裝置的製作方法。
如本領域中公知的，動態隨機存取記憶體(DRAM)裝置是由許多記憶胞所組成。DRAM裝置的各個記憶胞均包含一電晶體以及一電容，其中電容電連結至電晶體的一端點，例如汲極(或源極)。數位線(digit line)則被電連結到電晶體的另一端點，例如源極(或汲極)。記憶胞係經由字元線和數位線來定址，其中之一涉及記憶胞的“行”方向上的定址，而另一個則是涉及“記憶胞的“列”方向上的定址。
已知的DRAM裝置的一種類型係利用埋入字元線(BWL)架構，包括嵌入記憶胞陣列中的平行字元線。埋入字元線被製造在與所述主動區(AA)相交的字元線溝槽中。通常，上述DRAM裝置的電容係疊設在矽基板的主表面上，且所述數位線被製作在矽基板的主表面之上，並通過電容上方。
隨著DRAM記憶胞的尺寸微縮，主動區的表面積越來越小。漸縮的主動區表面積導致電容的記憶胞接觸區域(或著墊)面積不足，且形成記憶胞接觸層(或著墊)時的製程餘裕也下降，影響製程良率。由於記憶胞面積進一步在縮小，因此，如何應付不足的記憶胞接觸面積及下降的製程餘裕，已成為該技術領域的一大挑戰。
本發明主要目的在提供一種改良的DRAM裝置，其由多個有效單元尺寸為6F2且具有加大接觸面積的記憶胞所構成。
本發明另一目的在提供一種改良的DRAM裝置，其具有埋入數位線、埋入字元線，以及數位線通過電容下方(capacitor-over-digit line)結構。
本發明又另一目的在提供一種改良的DRAM裝置的製作方法，可以不需額外形成記憶胞接觸層(cell contact layer)或著墊(landing pad)。
本發明一實施例提供一種形成記憶體陣列的方法，包含：提供一半導體基材，其上具有複數個主動區及將該複數個主動區彼此絕緣的淺溝絕緣區域，其中該主動區沿著一第一方向延伸；於該半導體基材中形成複數條沿著一第二方向延伸的埋入字元線，其中各該主動區與兩條該埋入字元線相交，從而該等主動區之各者被分割成三部分，其包括一數位線接觸區域和兩個記憶胞接觸區域，其中該第二方向並不垂直於該第一方向；於該埋入字元線上方的該半導體基材中形成複數條沿著一第三方向延伸的埋入數位線，其中該第三方向正交於該第二方向；選擇性的移除該淺溝絕緣區域的上部，以於各該記憶胞接觸
區域旁形成一L型凹陷區域，顯露出各該記憶胞接觸區域的側壁；以及進行一磊晶矽成長製程，從各該記憶胞接觸區域顯露出的側壁及上表面成長出一磊晶矽層，如此形成增大的記憶胞接觸區域。
本發明另一實施例提供一種記憶體陣列，包含：一半導體基材，其上具有複數個主動區及將該複數個主動區彼此絕緣的淺溝絕緣區域，其中該主動區沿著一第一方向延伸；複數條沿著一第二方向延伸的埋入字元線，設於該半導體基材中，其中各該主動區與兩條該埋入字元線相交，從而該等主動區之各者被分割成三部分，其包括一數位線接觸區域和兩個記憶胞接觸區域，其中該第二方向並不垂直於該第一方向；複數條沿著一第三方向延伸的埋入數位線，設於該半導體基材中且位於該埋入字元線上方，其中該第三方向正交於該第二方向；以及一磊晶矽層，從各該記憶胞接觸區域顯露出的側壁及上表面延伸出來。
無庸置疑的，該領域的技術人士讀完接下來本發明較佳實施例的詳細描述與圖式後，均可了解本發明的目的。
10‧‧‧半導體基材
10a‧‧‧頂面
12‧‧‧主動區
12a‧‧‧數位線接觸區域
12b‧‧‧記憶胞接觸區域
12b’‧‧‧增大的記憶胞接觸區域
14‧‧‧淺溝絕緣(STI)結構
16‧‧‧埋入字元線
22‧‧‧埋入數位線(BDL)溝槽
30‧‧‧光阻層
40‧‧‧方形區域
52‧‧‧磊晶矽層
70‧‧‧介電層堆疊
71‧‧‧蝕刻停止層
72‧‧‧層間介電層
73‧‧‧中間層
74‧‧‧層間介電層
75‧‧‧上蓋層
80‧‧‧電容
122‧‧‧側壁
124‧‧‧側壁
160‧‧‧字元線溝槽
162‧‧‧導電部分
164‧‧‧絕緣層
166‧‧‧上蓋層
210‧‧‧襯墊層
220‧‧‧金屬層
230‧‧‧上蓋層
302‧‧‧開孔
420‧‧‧L型凹陷區域
810‧‧‧電容溝槽
θ‧‧‧夾角(銳角)
AA‧‧‧主動區
以下所附圖式提供對實施例的進一步理解，並且構成本說明書的一部分。附圖例示出了一些實施例，並與說明書一起用於解釋其發明原理。在所附圖式中：第1A圖至第7C圖為依據本發明實施例所繪示的形成具有埋入數位線(buried digit line)和埋入字元線(buried word line)的記憶體裝置的方法，其中：
第1A圖至第7A圖為依據本發明實施例所繪示的在不同製造階段的記憶體裝置的記憶體陣列的佈局示意圖；以及第1B圖至第7B圖和第1C圖至第7C圖分別是沿著第1A圖至第7A圖中的線I-I'和II-II'所示的剖視示意圖。
接下來的詳細敘述須參照相關圖式所示內容，用來說明可依據本發明具體實行的實施例。這些實施例提供足夠的細節，可使此領域中的技術人員充分了解並具體實行本發明。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改應用在其他實施例上。
因此，接下來的詳細描述並非用來對本發明加以限制。本發明涵蓋的範圍由其權利要求界定。與本發明權利要求具同等意義者，也應屬本發明涵蓋的範圍。本發明的一個或多個實施例將參考附圖對應描述，其中相同參考標號始終用以表示相同的元件，其中所例示的結構並非按原比例繪製。
文中所提及的「晶圓」或「基材」等名稱可以是在表面上已有材料層或積體電路元件層的半導體基底，其中，「基材」可以被理解為包括半導體晶圓。「基材」也可以指在製作過程中的半導體基底或晶圓，其上形成有不同材料層。舉例而言，晶圓或基材可以包括摻雜或未摻雜半導體、在絕緣材或半導體底材上形成的磊晶半導體、及其它已知的半導體結構。
本文所用的術語“水平的”被定義為平行於半導體基材的常規主平面或主表面，而不管其方位。術語“垂直”指的是一垂直於如剛才所定義水平面的方向。除非另有定義，術語，如“上”、“上面”、下面”、“底”、“頂”、“側”(如在“側壁”)、“較高”、“較低”、“上方”和“下方“，是相對於上述水平面而限定。
本發明涉及一種DRAM裝置，其至少由多個有效單元尺寸為6F2(例如3Fx2F)且具有加大接觸面積的記憶胞所構成。所述加大接觸面積涉及使用本發明的自限磊晶生長技術，它有效地避免了相鄰記憶胞間的短路。
在積體電路製造中，細線(如閘極)等結構的寬度也被稱為臨界尺寸(CD)或最小特徵尺寸(“F”)。通常，臨界尺寸(CD)代表積體電路製造過程中所能製得最小幾何特徵結構，例如採用某個技術節點中的微影技術所製得的內連線、接觸結構或溝槽的寬度。
請同時參考第1A圖、第1B圖和第1C圖。第1A圖是根據本發明實施例所繪示的形成埋入字元線(buried word line，BWL)之後的記憶體陣列佈局示意圖。第1B圖和第1C圖分別是沿著第1A圖中的線I-I'和II-II'所示的剖視示意圖。首先，提供一半導體基材10，例如矽晶圓。在半導體基材10中形成有多個主動區12，以及淺溝絕緣(shallow trench isolation，STI)結構14，使主動區12之間彼此隔離。形成STI結構14的方法在本領域是公知的。然而，值得注意的是本揭露所描述之STI結構可包含不同於公知結構之額外特徵。例如，先使用傳統的微影製程，在半導體基材10上形成光阻圖案，其定義將被蝕刻到半導體基材10中的溝槽圖案，再以此光阻圖案作為硬遮罩，蝕刻半導體基材10，從而形成溝槽，然後於溝槽
中填充絕緣材料，例如氧化矽。每個主動區12的長度方向沿參考座標中的AA方向延伸。每個主動區12的較長側是平行於每個主動區12的長度方向。AA方向和參考x軸方向之間的夾角(銳角)θ可以介於15°和60°之間的範圍，但不應局限於此。
形成STI結構14和主動區12之後，在半導體基材10形成複數行的線型埋入字元線16。如第1A圖所示，所述複數行的線型埋入字元線16沿著參考y軸延伸，且兩個埋入字元線16與一主動區12相交，從而每個主動區12被分割成三部分，其包括一數位線接觸區域12a和兩個記憶胞接觸區域(或電容著陸區域)12b。在第1A圖中可清楚看出，兩種記憶胞接觸區12b位於每個主動區12的兩末端，並且數位線接觸區12a在兩條線型埋入字元線16之間。
在第1B圖中可清楚地看到，每個埋入字元線16包括嵌入在一個字元線溝槽160下部的導電部分162，其中導電部分162可包括金屬、金屬複合材料或多層導電材料。例如，導電部分162可以包括氮化鈦(TiN)、鈦/氮化鈦(Ti/TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、鉭/氮化鉭(Ta/TaN)、鈦矽氮化物(TiSiN)、鉭矽氮化物(TaSiN)、鎢氮化矽(WSiN)，或以上組合。襯於字元線溝槽160內表面上的絕緣層164，諸如氧化矽，以及位於所述導電部分162上方的上蓋層166共同包覆住導電部分162。上蓋層166具有一頂表面，與半導體基材10的頂面10a齊平。例如，上蓋層166可包含氮化矽，但不限於此。
請同時參考第2A圖、第2B圖和第2C圖。第2A圖是根據本發明實施例所繪示的形成埋入數位線(BDL)溝槽之後的記憶體陣列佈局示意圖。第2B圖和第2C圖分別是沿著第2A圖中的線I-I'和II-II'所示的剖視示意圖。如第2A圖所
示，在半導體基材10表面形成複數列陷入頂面10a的BDL溝槽22。所述複數列的BDL溝槽22以夾角θ與主動區12相交並沿著參考x軸延伸，從而暴露每個主動區12的數位線接觸區12a。如第2B圖所示，每個BDL溝槽22的深度被控制的很好，使得每個埋入字元線16的導電部分162不被暴露出來。接著，在每個BDL溝槽22內共形的沉積一襯墊層210，例如氮化矽襯墊，但襯墊層210不會填滿BDL溝槽22。襯裡層210可以使用化學氣相沉積(CVD)或原子層沉積(ALD)方法形成，但不限於此。在其它實施例中，襯墊層210還可以覆蓋BDL溝槽22外的區域，但不限於此。
請同時參考第3A圖、第3B圖和第3C圖。第3圖是根據本發明實施例所繪示的於光阻層形成數位接觸開孔之後的記憶體陣列佈局示意圖。第3B圖和第3C圖分別是沿著第3A圖中的線I-I'和II-II'所示的剖視示意圖。如第3A圖、第3B圖和第3C圖所示，在半導體基材10上形成一光阻層30。在光阻層30中形成複數個開孔302，各開孔302的位置即為各線型BDL溝槽22與各個主動區12相交處，分別顯露出在各個數位線接觸區域12a內的部分襯墊層210。根據本發明實施例，開孔302係對準數位線接觸區域12a，如此僅顯露出直接位於數位線接觸區域12a正上方的部分襯墊層210。接著利用一蝕刻製程，經由開孔302蝕刻掉顯露出的部分襯墊層210，如此顯露出數位線接觸區域12a的半導體基材10的表面。剩餘的光阻層30接著被去除。
請同時參考第4A圖、第4B圖和第4C圖。第4A圖是根據本發明實施例所繪示的在BDL溝槽22內填入金屬之後的記憶體陣列佈局示意圖。第4B圖和第4C圖分別是沿著第4A圖中的線I-I'和II-II'所示的剖視示意圖。如第4A圖、第4B圖和第4C圖所示，經由開孔302蝕刻掉顯露出的部分襯墊層210之後，於BDL溝槽22
內填入金屬層220，包含，例如，鈦、氮化鈦或鎢。除了先前顯露出來的數位線接觸區域12a的半導體基材10的表面之外，金屬層220係藉由襯墊層210與主動區12絕緣。從第4B圖及第4C圖可清楚看到，金屬層220係與數位線接觸區域12a內的半導體基材10電連結。根據本發明實施例，BDL溝槽22被金屬層220填滿。接著進行合適的製程，例如，蝕刻或研磨製程，使金屬層220的上表面與半導體基材10的頂面10a、上蓋層166的上表面與STI結構14的上表面齊平。
請同時參考第5A圖、第5B圖和第5C圖。第5A圖是根據本發明實施例所繪示的在金屬層220上形成上蓋層230之後的記憶體陣列佈局示意圖。第5B圖和第5C圖分別是沿著第5A圖中的線I-I'和II-II'所示的剖視示意圖。如第5A圖、第5B圖和第5C圖所示，利用蝕刻等方式，使金屬層220的上表面下陷至一比半導體基材10的頂面10a低的水平。接著，在金屬層220上形成一上蓋層230。例如，上蓋層230可以是氮化矽上蓋層，但不限於此。例如，可以先在半導體基材10上全面沉積一氮化矽層，使氮化矽層填滿金屬層220上的凹陷區域，再以化學機械研磨(chemical-mechanical polishing，CMP)製程研磨掉BDL溝槽22以外多餘的氮化矽層，如此即形成上蓋層230。
在第5A圖中，顯示出複數個方形區域40，各個方形區域40在沿著參考x軸方向上被BDL溝槽內的氮化矽襯墊層210以及氮化矽上蓋層230所圍繞，在沿著參考y軸方向上被氮化矽上蓋層166所圍繞。在各個方形區域40內，主動區12的記憶胞接觸區域12b被顯露出來。為改善記憶胞接觸電阻，增加接觸胞接觸區域的面積是當務之急。根據本發明實施例，被氮化矽所包圍的方形區域40構成一自限磊晶生長區域，以方便進行後續的接觸胞接觸區域加大製程。
請同時參考第6A圖、第6B圖和第6C圖。第6A圖是根據本發明實施例所繪示的在方形區域40內完成氧化層凹陷及磊晶之後的記憶體陣列佈局示意圖。第6B圖和第6C圖分別是沿著第6A圖中的線I-I'和II-II'所示的剖視示意圖。如第6A圖、第6B圖和第6C圖所示，在形成上蓋層230之後，繼續進行一(氧化層凹陷)蝕刻製程，從各個方形區域40中選擇性的去除STI結構14的上部。上述氧化層凹陷製程可以採用，例如，稀釋氫氟酸(diluted HF)溶液等對於周遭氮化矽上蓋層及矽具有蝕刻選擇性的濕蝕刻方法，去除STI結構14的部分矽氧層。然而，應理解其它對STI結構14的矽氧層具有蝕刻選擇性的方法亦可以被採用，例如，乾蝕刻方法。
從第6A圖及第6C圖中可清楚看到，在完成上述氧化層凹陷製程之後，具有一落差h的L型凹陷區域420形成於各個方形區域40內。從各個方形區域40內去除STI結構14的上部(氧化層)之後，可以顯露出主動區12的記憶胞接觸區域12b(第5A圖)的兩相鄰側壁122及124。接著，進行一磊晶矽成長製程，從顯露出來的記憶胞接觸區域12b(第5A圖)的兩相鄰側壁122及124上成長出磊晶矽層52，如此形成一增大的記憶胞接觸區域12b’。磊晶矽層52本身即可以作為電容的著墊，故本發明方法不需要另外製作著墊。上述磊晶矽成長製程可以自限於各個方形區域40，這是因為方形區域40在參考x軸方向及參考y軸方向上均被氮化矽上蓋層所圍繞。如此，可以有效解決鄰近記憶胞的潛在短路問題。應理解的是，在上述磊晶矽成長製程之前，還可以針對半導體基材10的頂面10a進行預清潔處理。
根據本發明實施例，所述的L型凹陷區域420並未被磊晶矽層52填滿，因此會在磊晶矽層52與鄰近的BDL溝槽22與字元線溝槽160(第6B圖)之間
留下一間隙。然而，熟習該項技藝者應理解，在其它實施例中，所述的L型凹陷區域420可以被磊晶矽層填滿。
請同時參考第7A圖、第7B圖和第7C圖。第7A圖是根據本發明實施例所繪示的在形成介電層堆疊及電容之後的記憶體陣列佈局示意圖。第7B圖和第7C圖分別是沿著第7A圖中的線I-I'和II-II'所示的剖視示意圖。如第7A圖、第7B圖和第7C圖所示，在完成上述磊晶矽成長製程之後，繼續在半導體基材10的頂面10a上沉積一介電層堆疊70。例如，介電層堆疊70可以包含，但不限於，一蝕刻停止層71、一層間介電層72、一中間層73、一層間介電層74以及一上蓋層75。例如，上述蝕刻停止層71可以包含氮化矽，但不限於此。上述層間介電層72以及層間介電層74可以包含磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氧化矽或低介電常數材料，但不限於此。上述上蓋層75可以包含氮化矽或氮氧化矽，但不限於此。
如第7C圖所示，蝕刻停止層71係共形的覆蓋在上蓋層166上、襯墊層210於L型凹陷區域420內的顯露表面上、磊晶矽層52上，及STI結構14上。在形成介電層堆疊70之後，隨即利用，例如，乾蝕刻製程，在介電層堆疊70中形成一電容溝槽810。所述電容溝槽810的底部顯露出部分各磊晶矽層52。接著，於電容溝槽810中形成一電容80。電容80可以包含一底部電極、一電容介電層以及一上電極。由於為周知技藝，上述電容的細部結構並未明示。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
Claims (19)
- 一種形成記憶體陣列的方法，包含：提供一半導體基材，其上具有複數個主動區及將該複數個主動區彼此絕緣的淺溝絕緣區域(trench isolation region)，其中該等主動區沿著一第一方向延伸；於該半導體基材中形成複數條沿著一第二方向延伸的埋入字元線(buried word line)，其中該等主動區之各者與該等埋入字元線之兩條埋入字元線相交，從而將該等主動區之各者分割成三部分，其包括：一數位線接觸區域和兩個記憶胞接觸區域，其中該第二方向並不垂直於該第一方向；於該埋入字元線上方的該半導體基材中形成複數條沿著一第三方向延伸的埋入數位線，其中該第三方向實質上垂直於該第二方向；選擇性的移除該淺溝絕緣區域的上部，以於兩個記憶胞接觸區域之各者旁(around)形成一L型凹陷區域，俾以顯露出兩個記憶胞接觸區域之各者的側壁；以及進行一磊晶矽成長製程，從該等記憶胞接觸區域之各者顯露出的側壁及上表面成長出一磊晶矽層，俾以形成增大的記憶胞接觸區域。
- 如申請專利範圍第1項所述的形成記憶體陣列的方法，其中該等埋入字元線之各者包含一導電部分、一第一上蓋層，位於該導電部分上，以及一絕緣層，位於該導電部分與該半導體基材之間。
- 如申請專利範圍第2項所述的形成記憶體陣列的方法，其中所述於該半導體基材中形成複數條沿著第三方向延伸的埋入數位線係包含：於該半導體基材中形成複數線型埋入數位線(BDL)溝槽；於該半導體基材上及該複數線型BDL溝槽中全面沉積一襯墊層；從該等線型BDL溝槽與該等主動區之各者相交處的該數位線接觸區域中去除部分的該襯墊層；於該線型BDL溝槽中沉積一金屬層；以及於該金屬層上形成一第二上蓋層。
- 如申請專利範圍第3項所述的形成記憶體陣列的方法，其中該線型BDL溝槽不會顯露出該等埋入字元線之各者的導電部分。
- 如申請專利範圍第3項所述的形成記憶體陣列的方法，其中該襯墊層包含氮化矽。
- 如申請專利範圍第3項所述的形成記憶體陣列的方法，其中該第一上蓋層係沿著該第二方向延伸，該第二上蓋層係沿著該第三方向延伸，且該第一及第二上蓋層侷限住該磊晶矽層。
- 如申請專利範圍第3項所述的形成記憶體陣列的方法，其中該第一上蓋層及該第二上蓋層均由氮化矽所構成。
- 如申請專利範圍第1項所述的形成記憶體陣列的方法，其中該磊晶矽層不填滿該L型凹陷區域。
- 如申請專利範圍第1項所述的形成記憶體陣列的方法，其中該第一方向與該第三方向具有一夾角，其介於15°~60°之間。
- 一種記憶體陣列，包含：一半導體基材，其上具有複數個主動區及將該複數個主動區彼此絕緣的淺溝絕緣區域，其中該等主動區之各者沿著一第一方向延伸；複數條沿著一第二方向延伸的埋入字元線，位於該半導體基材中，其中該等主動區之各者與兩條該埋入字元線相交，該等埋入字元線之其中兩者將該等主動區之各者分割成三部分，該三部分包括一數位線接觸區域和兩個記憶胞接觸區域，其中該第二方向並不垂直於該第一方向，其中該等記憶胞接觸區域之各者具有經曝露之側壁及一頂部表面；複數條沿著一第三方向延伸的埋入數位線，位於該半導體基材中且位於該等埋入字元線上方，其中該第三方向實質上垂直於該第二方向，其中該等埋入數位線具有與該等記憶胞接觸區域之各者之該頂部表面齊平之一頂部表面；以及一磊晶矽層，其延伸自該等記憶胞接觸區域之各者之該經曝露的側壁及該頂部表面，其中該磊晶矽層具有高於該等埋入數位線之該頂部表面之一頂部表面。
- 如申請專利範圍第10項所述的記憶體陣列，其中該埋入數位線以一銳角θ與該主動區相交。
- 如申請專利範圍第11項所述的記憶體陣列，其中該銳角θ介於15°~60°之間。
- 如申請專利範圍第10項所述的記憶體陣列，其中另包含一電容，直接位於該磊晶矽層上。
- 如申請專利範圍第10項所述的記憶體陣列，其中該等埋入字元線之各者包含一導電部分、一第一上蓋層，位於該導電部分上，以及一絕緣層，位於該導電部分與該半導體基材之間。
- 如申請專利範圍第14項所述的記憶體陣列，其中該第一上蓋層沿著該第二方向延伸。
- 如申請專利範圍第15項所述的記憶體陣列，其中該等埋入數位線之各者包含一第二上蓋層，沿著該第三方向延伸，其中該第一上蓋層與該第二上蓋層相交。
- 如申請專利範圍第16項所述的記憶體陣列，其中該磊晶矽層被該第一上蓋層與該第二上蓋層圍繞。
- 如申請專利範圍第10項所述的記憶體陣列，其進一步包括位於該數位線接觸區域與該磊晶矽層之間的一凹陷區域(recessed area)。
- 如申請專利範圍第18項所述的記憶體陣列，其中該凹陷區域直接位在該淺溝絕緣區域上方。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/002,401 US9859284B2 (en) | 2016-01-21 | 2016-01-21 | Semiconductor memory device having enlarged cell contact area and method of fabricating the same |
| US15/002,401 | 2016-01-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201727874A TW201727874A (zh) | 2017-08-01 |
| TWI621245B true TWI621245B (zh) | 2018-04-11 |
Family
ID=59359487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105108230A TWI621245B (zh) | 2016-01-21 | 2016-03-17 | 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US9859284B2 (zh) |
| KR (1) | KR20170087803A (zh) |
| CN (2) | CN110634869B (zh) |
| TW (1) | TWI621245B (zh) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9859284B2 (en) | 2016-01-21 | 2018-01-02 | Micron Technology, Inc. | Semiconductor memory device having enlarged cell contact area and method of fabricating the same |
| CN107680963A (zh) * | 2017-10-09 | 2018-02-09 | 睿力集成电路有限公司 | 动态随机存取存储器阵列及其版图结构、制作方法 |
| CN107634103B (zh) | 2017-10-24 | 2018-10-16 | 睿力集成电路有限公司 | 内存晶体管及其形成方法、半导体器件 |
| CN107946232B (zh) * | 2017-12-01 | 2023-05-26 | 长鑫存储技术有限公司 | 浅沟槽隔离结构阵列、半导体器件结构及制备方法 |
| CN107994018B (zh) * | 2017-12-27 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体存储器件结构及其制作方法 |
| CN110299324B (zh) * | 2018-03-22 | 2024-03-26 | 长鑫存储技术有限公司 | 半导体储存器的晶体管结构及其制造方法 |
| CN110534150B (zh) * | 2018-05-25 | 2021-06-11 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
| US10535378B1 (en) | 2018-07-19 | 2020-01-14 | Micron Technology, Inc. | Integrated assemblies which include non-conductive-semiconductor-material and conductive-semiconductor-material, and methods of forming integrated assemblies |
| US10438953B1 (en) * | 2018-07-24 | 2019-10-08 | Micron Technology, Inc. | Integrated circuitry construction, a DRAM construction, and a method used in forming an integrated circuitry construction |
| CN110943045B (zh) * | 2018-09-21 | 2024-09-13 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
| US11152371B2 (en) | 2019-08-13 | 2021-10-19 | Micron Technology, Inc. | Apparatus comprising monocrystalline semiconductor materials and monocrystalline metal silicide materials, and related methods, electronic devices, and electronic systems |
| KR20210037211A (ko) * | 2019-09-27 | 2021-04-06 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN112652622A (zh) * | 2019-10-09 | 2021-04-13 | 长鑫存储技术有限公司 | 半导体存储器、半导体结构及其制造方法 |
| KR20210049231A (ko) * | 2019-10-24 | 2021-05-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조 방법 |
| US10998321B1 (en) * | 2019-10-28 | 2021-05-04 | Nanya Technology Corporation | Semiconductor device having a stacked nanowire structure disposed over a buried word line and method of manufacturing the same |
| KR20210051401A (ko) * | 2019-10-30 | 2021-05-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN113130491B (zh) * | 2020-01-15 | 2023-10-17 | 华邦电子股份有限公司 | 存储装置及其制造方法 |
| CN211182204U (zh) * | 2020-01-21 | 2020-08-04 | 福建省晋华集成电路有限公司 | 存储器 |
| CN113284896B (zh) * | 2020-02-20 | 2024-06-21 | 华邦电子股份有限公司 | 字线结构、存储元件及其制造方法 |
| US11862697B2 (en) | 2020-04-30 | 2024-01-02 | Changxin Memory Technologies, Inc. | Method for manufacturing buried gate and method for manufacturing semiconductor device |
| EP3955296B1 (en) | 2020-05-18 | 2024-10-09 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming same |
| CN113690185B (zh) * | 2020-05-18 | 2023-09-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN113990799B (zh) * | 2020-07-27 | 2022-12-16 | 长鑫存储技术有限公司 | 半导体器件的制备方法及半导体器件 |
| US11056175B1 (en) * | 2020-07-28 | 2021-07-06 | Winbond Electronics Corp. | Semiconductor device and manufacturing method thereof |
| US11792973B2 (en) | 2020-07-28 | 2023-10-17 | Changxin Memory Technologies, Inc. | Storage device and forming method having a strip-shaped bitline contact structure |
| CN114068547A (zh) * | 2020-08-05 | 2022-02-18 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| JP7450058B2 (ja) * | 2020-08-05 | 2024-03-14 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造及び半導体構造の製造方法 |
| US11264391B1 (en) * | 2020-10-15 | 2022-03-01 | Nanya Technology Corporation | Semiconductor structure and manufacturing method thereof |
| US11877440B2 (en) | 2020-10-15 | 2024-01-16 | Changxin Memory Technologies, Inc. | Bit line structure including ohmic contact and forming method thereof |
| CN114496929B (zh) * | 2020-11-12 | 2023-10-31 | 长鑫存储技术有限公司 | 具有埋入式位线的半导体装置及其制备方法 |
| EP4287256A4 (en) * | 2021-03-05 | 2024-08-28 | Changxin Memory Tech Inc | SEMICONDUCTOR STRUCTURE AND ITS MANUFACTURING METHOD |
| CN113097149B (zh) * | 2021-03-31 | 2022-05-24 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| US11991876B2 (en) | 2021-07-07 | 2024-05-21 | Changxin Memory Technologies, Inc. | Method for forming a semiconductor structure having second isolation structures located between adjacent active areas |
| CN113725166B (zh) * | 2021-09-02 | 2023-10-27 | 长鑫存储技术有限公司 | 半导体结构制备方法及半导体结构 |
| TWI833159B (zh) * | 2021-11-17 | 2024-02-21 | 南亞科技股份有限公司 | 具有接觸增強頂蓋的記憶體陣列 |
| US11917813B2 (en) | 2021-11-17 | 2024-02-27 | Nanya Technology Corporation | Memory array with contact enhancement cap and method for preparing the memory array |
| US12035519B2 (en) * | 2021-11-19 | 2024-07-09 | Fujian Jinhua Integrated Circuit Co., Ltd. | Semiconductor memory device and method for forming the same |
| CN116193856B (zh) * | 2023-04-23 | 2023-10-17 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130015551A1 (en) * | 2011-07-14 | 2013-01-17 | Kuo-Chen Wang | Method for fabricating memory device with buried digit lines and buried word lines |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753947A (en) | 1995-01-20 | 1998-05-19 | Micron Technology, Inc. | Very high-density DRAM cell structure and method for fabricating it |
| US6319772B1 (en) | 2000-10-30 | 2001-11-20 | Chartered Semiconductor Manufacturing Ltd. | Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer |
| US6734482B1 (en) | 2002-11-15 | 2004-05-11 | Micron Technology, Inc. | Trench buried bit line memory devices |
| US7285812B2 (en) | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
| KR101095817B1 (ko) * | 2009-02-10 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101119774B1 (ko) * | 2009-08-11 | 2012-03-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성방법 |
| US8143121B2 (en) * | 2009-10-01 | 2012-03-27 | Nanya Technology Corp. | DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof |
| KR101116353B1 (ko) * | 2009-12-30 | 2012-03-09 | 주식회사 하이닉스반도체 | 수직셀을 구비한 반도체장치 및 그 제조 방법 |
| KR101752837B1 (ko) | 2011-02-28 | 2017-07-03 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| CN102184980B (zh) | 2011-04-02 | 2013-10-30 | 中国科学院苏州纳米技术与纳米仿生研究所 | 基于晶片键合的三结太阳能电池及其制备方法 |
| KR101814576B1 (ko) | 2011-04-20 | 2018-01-05 | 삼성전자 주식회사 | 반도체 소자 |
| US8648414B2 (en) * | 2011-07-01 | 2014-02-11 | Micron Technology, Inc. | Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods |
| KR101934366B1 (ko) | 2012-10-25 | 2019-01-02 | 삼성전자주식회사 | 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법 |
| KR102036345B1 (ko) | 2012-12-10 | 2019-10-24 | 삼성전자 주식회사 | 반도체 소자 |
| US9589964B1 (en) * | 2015-06-24 | 2017-03-07 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
| US9859284B2 (en) | 2016-01-21 | 2018-01-02 | Micron Technology, Inc. | Semiconductor memory device having enlarged cell contact area and method of fabricating the same |
-
2016
- 2016-01-21 US US15/002,401 patent/US9859284B2/en active Active
- 2016-02-24 KR KR1020160022059A patent/KR20170087803A/ko not_active Application Discontinuation
- 2016-03-17 TW TW105108230A patent/TWI621245B/zh active
- 2016-07-26 CN CN201910775074.5A patent/CN110634869B/zh active Active
- 2016-07-26 CN CN201610595350.6A patent/CN106992156B/zh active Active
- 2016-09-01 US US15/253,894 patent/US9859285B2/en active Active
-
2017
- 2017-12-01 US US15/829,420 patent/US10847518B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130015551A1 (en) * | 2011-07-14 | 2013-01-17 | Kuo-Chen Wang | Method for fabricating memory device with buried digit lines and buried word lines |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180083011A1 (en) | 2018-03-22 |
| CN106992156A (zh) | 2017-07-28 |
| US9859285B2 (en) | 2018-01-02 |
| US20170213834A1 (en) | 2017-07-27 |
| TW201727874A (zh) | 2017-08-01 |
| KR20170087803A (ko) | 2017-07-31 |
| US10847518B2 (en) | 2020-11-24 |
| US20170213837A1 (en) | 2017-07-27 |
| CN110634869B (zh) | 2023-09-26 |
| US9859284B2 (en) | 2018-01-02 |
| CN110634869A (zh) | 2019-12-31 |
| CN106992156B (zh) | 2019-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI621245B (zh) | 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法 | |
| US10566332B2 (en) | Semiconductor devices | |
| US8691680B2 (en) | Method for fabricating memory device with buried digit lines and buried word lines | |
| US8048737B2 (en) | Semiconductor device and method of fabricating the same | |
| US8120103B2 (en) | Semiconductor device with vertical gate and method for fabricating the same | |
| US20120217576A1 (en) | Semiconductor device and method for forming the same | |
| TWI549228B (zh) | 動態隨機存取記憶體單元及其製作方法 | |
| US11800702B2 (en) | Method of forming a memory device | |
| US10043810B1 (en) | Dynamic random access memory and method of fabricating the same | |
| US20220384449A1 (en) | Semiconductor memory device and method of fabricating the same | |
| TW201947707A (zh) | 記憶體裝置及其製造方法 | |
| TW202145540A (zh) | 記憶胞、半導體元件及形成半導體元件的方法 | |
| US8999827B2 (en) | Semiconductor device manufacturing method | |
| US20190181222A1 (en) | Semiconductor memory structure and method for preparing the same | |
| CN114068552A (zh) | 半导体器件以及制造该半导体器件的方法 | |
| US8735977B2 (en) | Semiconductor device and method of fabricating the same | |
| JP2006032574A (ja) | 半導体装置及びその製造方法 | |
| US20230298999A1 (en) | Semiconductor memory device |