KR101814576B1 - 반도체 소자 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 다이렉트 콘택과 활성 영역의 접촉 면적을 현저하게 넓힘으로써 다이렉트 콘택과 활성 영역 사이의 콘택 저항을 크게 감소시킬 수 있다. 또한, 그 결과 더욱 컴팩트한 소자 구성 및/또는 채널 길이 연장을 통한 리프레시 특성의 개선의 효과가 있다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 다이렉트 콘택과 활성 영역 사이의 콘택 저항이 현저히 낮고 리프레시 특성이 현저히 개선된 반도체 소자에 관한 것이다.
반도체 소자의 집적화가 지속적으로 요구되고 있으며, 그 결과 더욱 작은 면적에 더 많은 수의 반도체 소자를 소자 성능을 희생하지 않으면서 집적할 것이 요구되고 있다. 이를 위하여 워드 라인과 비트 라인의 위치와 방향, 전체 소자의 형태와 구조 등을 적절히 변경하기 위한 많은 노력이 있어왔다. 그러나, 우수한 소자 성능을 유지하면서 반도체 소자를 더욱 집적화하기 위하여 구조적으로 개선할 여지가 아직도 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 다이렉트 콘택과 활성 영역 사이의 콘택 저항이 현저히 낮고 리프레시 특성이 현저히 개선된 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 상기 반도체 소자를 포함하는 반도체 메모리 모듈 및 시스템을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 소자 분리막에 의하여 이격되고 게이트 리세스들을 포함하는 반도체 기판 상의 활성 영역; 상기 게이트 리세스들 내의 게이트 전극; 상기 게이트 리세스들 사이의 활성 영역에 형성된 콘택 리세스; 상기 게이트 리세스들 사이의 활성 영역의 적어도 일부분을 덮고 상기 콘택 리세스의 적어도 일부분을 매립하는 셀 패드; 및 상기 셀 패드와 전기적으로 연결된 비트 라인을 포함하는 반도체 소자를 제공한다.
또, 상기 게이트 전극의 상부 표면은 상기 활성 영역의 상부 표면보다 낮게 위치하고, 상기 게이트 전극의 상부 표면으로부터 상기 활성 영역의 상부 표면까지 절연체가 매립할 수 있다. 이 때, 상기 콘택 리세스의 가장 낮은 바닥면은 상기 게이트 전극의 상부 표면보다 높게 위치할 수 있다. 또, 상기 콘택 리세스의 가장 낮은 바닥면은 상기 게이트 전극의 상부 표면보다 높게 위치할 수 있다.
또, 상기 콘택 리세스는 상기 게이트 리세스들 사이의 활성 영역 및 상기 활성 영역에 인접하는 게이트 리세스의 경계에 걸쳐서 형성될 수 있다. 이 때, 상기 게이트 리세스들 사이의 활성 영역은 상기 셀 패드에 의하여 완전히 오버랩될 수 있다. 나아가, 상기 셀 패드는 상기 셀 패드 하부의 활성 영역의 측면의 적어도 일부분과 접촉할 수 있다. 또, 상기 셀 패드는 상기 게이트 리세스들 사이의 활성 영역을 둘러쌀 수 있다. 이 때, 상기 게이트 리세스들 사이의 활성 영역은 콘택 리세스의 중심부에서 돌출된 형상을 가지고, 상기 셀 패드는 상기 돌출된 형상의 활성 영역의 측면과 상부면을 피복할 수 있다.
또한, 상기 게이트 리세스들 사이의 활성 영역과 상기 셀 패드의 접촉 면적은, 상기 셀 패드와 오버랩되는 상기 활성 영역의 평면 방향으로의 단면적보다 더 클 수 있다.
상기 셀 패드는 선택적 에피택셜 성장(selective epitaxial growth, SEG)에 의하여 형성될 수 있다. 또, 상기 셀 패드의 상부 표면은 상부를 향하여 볼록하게 형성될 수 있다.
선택적으로, 상기 셀 패드와 상기 셀 다이렉트 콘택은 일체로 형성될 수 있다.
본 발명은 상기 과제를 이루기 위하여, 소자 분리막에 의하여 이격되고 하나 이상의 게이트 리세스를 포함하는 반도체 기판 상의 활성 영역; 상기 게이트 리세스 내의 게이트 전극; 상기 활성 영역의 상부 표면의 적어도 일부 및 상기 게이트 리세스의 측벽의 적어도 일부와 접촉하는 콘택; 및 상기 콘택과 연결된 비트 라인을 포함하는 반도체 소자를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여 상기 반도체 소자를 포함하는 반도체 메모리 모듈과 시스템을 각각 제공한다.
반도체 소자에 있어서 셀 패드와 활성 영역 사이의 접촉 면적이 크게 증가할 수 있기 때문에 콘택 저항이 크게 감소할 수 있다. 그 결과 하나의 활성 영역에 두 개의 반도체 소자가 이웃하여 형성되는 경우 소자간 거리를 소정 정도 감소시키는 것이 가능하다. 소자간 거리를 감소시킬 수 있기 때문에 보다 컴팩트한 셀 구성이 가능해질 수 있거나, 및/또는 워드 라인의 폭을 증가시킬 수 있는 여유가 생길 수 있다. 그 결과, 채널 길이(Lg)가 증가하여 리프레쉬 특성이 크게 개선될 수 있다.
도 1은 본 발명 개념의 일 실시예에 따른 반도체 소자들의 레이아웃을 나타내는 도면이다.
도 2는 본 발명 개념의 일 실시예에 따른 반도체 소자의 구조의 일부를 나타낸 사시도이다.
도 3은 본 발명 개념의 일 실시예에 따른 반도체 소자의 구조를 나타낸 사시도이다.
도 4a 및 도 4b는 각각 도 3의 4A-4A' 선과 4B-4B' 선을 따라 절개한 단면을 나타낸 단면도들이다.
도 5는 본 발명 개념의 다른 실시예에 따른 반도체 소자의 구조의 일부를 나타낸 사시도이다.
도 6a 및 도 6b는 각각 도 5의 6A-6A' 선과 6B-6B' 선을 따라 절개한 단면을 나타낸 단면도들이다.
도 7a 내지 도 7e는 본 발명 개념의 일 실시예에 따른 반도체 소자의 제조 방법을 진행 단계에 따라 나타낸 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 9는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템의 개략도이다.
도 2는 본 발명 개념의 일 실시예에 따른 반도체 소자의 구조의 일부를 나타낸 사시도이다.
도 3은 본 발명 개념의 일 실시예에 따른 반도체 소자의 구조를 나타낸 사시도이다.
도 4a 및 도 4b는 각각 도 3의 4A-4A' 선과 4B-4B' 선을 따라 절개한 단면을 나타낸 단면도들이다.
도 5는 본 발명 개념의 다른 실시예에 따른 반도체 소자의 구조의 일부를 나타낸 사시도이다.
도 6a 및 도 6b는 각각 도 5의 6A-6A' 선과 6B-6B' 선을 따라 절개한 단면을 나타낸 단면도들이다.
도 7a 내지 도 7e는 본 발명 개념의 일 실시예에 따른 반도체 소자의 제조 방법을 진행 단계에 따라 나타낸 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 9는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 발명 개념의 일 실시예는 소자 분리막에 의하여 이격되고 게이트 리세스들을 포함하는 반도체 기판 상의 활성 영역; 상기 게이트 리세스들 내의 게이트 전극; 상기 게이트 리세스들 사이의 활성 영역에 형성된 콘택 리세스; 상기 게이트 리세스들 사이의 활성 영역의 적어도 일부분을 덮고 상기 콘택 리세스의 적어도 일부분을 매립하는 셀 패드; 상기 셀 패드와 전기적으로 연결된 셀 다이렉트 콘택; 및 상기 셀 다이렉트 콘택에 연결된 비트 라인을 포함하는 반도체 소자를 제공한다.
도 1은 본 발명 개념의 일 실시예에 따른 반도체 소자들의 레이아웃을 나타내는 도면이다. 도 1을 참조하면, 반도체 기판(100, 도 7a 내지 도 7e 참조) 위에서 소자 분리막(120)에 의하여 활성 영역(110)들이 정의된다.
상기 반도체 기판(100)은 실리콘 반도체 기판, SOI 반도체 기판, 갈륨비소 반도체 기판, 실리콘 저매늄 반도체 기판 등이 될 수 있다. 상기 반도체 기판(100)은 p-형 반도체 기판 또는 n-형 반도체 기판을 사용할 수 있다.
상기 소자 분리막(120)은 STI(shallow trench isolation)에 의하여 형성될 수 있으며, 예를 들면 실리콘 산화물로 될 수 있다.
상기 활성 영역들(110)에 대하여 제 1 방향으로 워드 라인(130)들이 연장될 수 있다. 도 1에서는 상기 워드 라인(130)들이 활성 영역(110)들을 관통하여 연장되는 예를 도시하였지만 여기에 한정되는 것은 아니다.
또한, 상기 활성 영역들(110)에 대하여 제 2 방향으로 비트 라인(180)들이 연장될 수 있다. 도 1에서는 비트라인 콘택 플러그(미도시)들이 형성될 위치에서 비트 라인(180)들의 폭이 넓어지는 예를 도시하였지만 여기에 한정되는 것은 아니다.
도 1에서는 활성 영역들(110)의 장축의 방향이 상기 제 1 방향 및 제 2 방향과 상이한 예를 도시하였지만, 상기 장축의 방향은 상기 제 2 방향과 일치할 수도 있다. 또한, 상기 제 1 방향과 상기 제 2 방향은 서로 수직일 수도 있고 수직이 아닐 수도 있다.
도 1에 나타낸 레이아웃의 반도체 소자들은 예를 들면 반도체 메모리 소자의 셀 영역일 수 있다.
도 2는 본 발명 개념의 일 실시예에 따른 반도체 소자의 구조의 일부를 나타낸 사시도이다. 도 2를 참조하면, 활성 영역(110) 내에 게이트 리세스(135)가 형성되어 있다. 도 2에서는 한 쌍의 게이트 리세스(135)가 하나의 활성 영역(110) 내에 형성된 예를 나타내었지만 본 발명 개념이 여기에 한정되는 것은 아니다.
상기 게이트 리세스(135)의 내측 표면에는 게이트 절연막(115)이 콘포말하게(conformally) 형성될 수 있다. 상기 게이트 절연막(115)은 실리콘 산화물, 실리콘산질화물, 저매늄 산질화물, 저매늄실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 실리케이트, 지르코늄 실리케이트 및 이들의 조합으로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 이들에 한정되는 것은 아니다.
상기 게이트 절연막(115)은, 예를 들면, 5 nm 내지 20 nm의 두께로 형성될 수 있다.
상기 게이트 절연막(115) 상에는 상기 게이트 리세스(135)의 일부를 매립하도록 워드 라인(130)이 형성될 수 있다. 상기 워드 라인(130)은 금속막일 수 있다. 예를 들면, 상기 워드 라인(130)은 텅스텐(W)과 같은 금속, 또는 티타늄 질화물(TiN)과 같은 금속 질화물일 수 있다.
상기 워드 라인(130)은 상기 활성 영역(110)과 중첩되는 부분에서 반도체 소자의 게이트 전극으로서 작용할 수 있다. 상기 워드 라인(130)의 상부 표면의 레벨은 상기 활성 영역(110)의 가장 높은 부분의 상부 표면의 레벨보다 낮게 위치할 수 있다.
상기 워드 라인(130)의 상부에는 절연체로 이루어진 캡핑층(137)이 위치할 수 있다. 상기 캡핑층(137)을 이루는 물질로서는, 예를 들면 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등일 수 있다. 그러나, 이들 물질에 한정되는 것은 아니다.
상기 활성 영역(110) 내에는 불순물 이온들이 주입된 정션 영역(미도시)이 형성될 수 있다. 상기 정션 영역의 하부 계면은 상기 워드 라인(130)의 상부 표면보다 하부에 위치할 수 있다.
도 2의 한 쌍의 게이트 리세스(135)들 사이의 활성 영역의 적어도 일부분의 주변에는 콘택 리세스(140)가 구비될 수 있다. 상기 콘택 리세스(140)는 상기 한 쌍의 게이트 리세스(135)들 사이의 활성 영역의 돌출된 부분의 주변에 형성된 공간으로서 도전체인 셀 패드(150, 도 3 참조)가 형성될 부분을 가리킨다. 도 2에서는 상기 콘택 리세스(140)가 활성 영역의 상기 돌출된 부분의 주변 전체에 형성된 것으로 도시되었지만 반드시 그럴 필요는 없다. 대신 상기 콘택 리세스(140)는 상기 활성 영역의 정션 영역의 적어도 일부분이 노출되도록 형성될 필요가 있다.
상기 콘택 리세스(140)가 형성된 부분의 활성 영역의 상부 표면은 다른 활성 영역 부분의 상부 표면보다 높이가 낮을 수 있다.
또, 상기 콘택 리세스(140)의 가장 낮은 바닥면은 상기 워드 라인(130)의 상부 표면보다 높게 위치할 수 있다.
도 3은 본 발명 개념의 일 실시예에 따른 반도체 소자의 구조를 나타낸 사시도이고, 도 4a 및 도 4b는 각각 도 3의 4A-4A' 선과 4B-4B' 선을 따라 절개한 단면을 나타낸 단면도들이다. 도 3, 도 4a, 및 도 4b를 참조하면, 도 2의 콘택 리세스(140) 내에 셀 패드(150)가 배치될 수 있다. 상기 셀 패드(150)는 반드시 상기 콘택 리세스(140) 전체를 매립할 필요는 없다. 상기 셀 패드(150)는 상기 콘택 리세스(140)의 적어도 일부를 매립할 수 있다.
도 3에서 상기 셀 패드(150)가 활성 영역과 접촉하는 접촉 면적은 상기 셀 패드(150)와 오버랩되는 상기 활성 영역의 평면 방향으로의 단면적보다 더 클 수 있다. 다시 말해 상기 셀 패드(150)가 활성 영역과 접촉하는 영역을 반도체 기판(100)과 평행한 임의의 평면 위로 투영한 면적보다 상기 셀 패드(150)가 활성 영역과 실제로 접촉하는 접촉 면적이 더 클 수 있다.
상기 셀 패드(150)의 하부 표면은 상기 워드 라인(130)의 상부 표면보다 높게 위치할 수 있다. 상기 셀 패드(150)는 활성 영역과 상기 활성 영역에 인접하는 게이트 리세스(135)의 경계에 걸쳐서 형성될 수 있다. 앞서 언급한 바와 같이 상기 셀 패드(150)는 콘택 리세스(140) 내에 형성되므로, 콘택 리세스(140)도 활성 영역과 상기 활성 영역에 인접하는 게이트 리세스(135)의 경계에 걸쳐서 형성될 수 있다.
특히, 상기 게이트 리세스(135)들 사이의 활성 영역 전체가 상기 셀 패드(150)에 의하여 완전히 오버랩될 수 있다. 이 경우 상기 게이트 리세스(135)들 사이의 활성 영역 전체는 상기 콘택 리세스(140)와도 완전히 오버랩된다.
나아가, 상기 셀 패드(150)의 적어도 일부는 상기 활성 영역의 측면의 적어도 일부분과 접촉할 수 있다. 이러한 측면의 접촉은 위에서 설명한 투영 면적 대비 실제 접촉 면적의 증가에 기여할 수 있다.
또한, 특히 도 4a를 참조하면 활성 영역의 장축 방향에 있어서 콘택 리세스(140)가 형성된 부분의 활성 영역의 측벽은 자신의 하부에서 상기 게이트 절연막(115)과 접촉하는 측벽과 비교하여 안쪽으로 리세스될 수 있다. 또, 상기 장축 방향에 있어서 상기 콘택 리세스(140)는 상기 캡핑층(137) 쪽으로 연장될 수 있다.
또, 도 4b를 참조하면, 상기 활성 영역의 장축 방향에 수직한 방향에 있어서, 상기 콘택 리세스(140)가 형성된 부분의 활성 영역의 측벽은 자신의 하부에서 소자 분리막(120)과 접촉하는 측벽과 비교하여 안쪽으로 리세스될 수 있다. 또 상기 활성 영역의 장축 방향에 수직한 방향에 있어서 상기 콘택 리세스(140)는 소자 분리막(120) 쪽으로 확장될 수 있다.
상기 셀 패드(150)는 상기 활성 영역의 상부 표면 및/또는 측면들을 둘러싸도록 형성될 수 있다. 상기 셀 패드(150)가 둘러싸는 활성 영역은 상기 게이트 리세스(135)들 사이에 위치하는 활성 영역일 수 있다. 상기 활성 영역은 콘택 리세스의 중심부에서 돌출된 형상을 가질 수 있다. 이 경우 상기 셀 패드(150)는 활성 영역의 측면과 상부 표면을 피복하는 방식으로 배치될 수 있다.
상기 셀 패드(150)의 가장 하부에 위치하는 표면은 상기 워드 라인(130)과 전기적으로 절연된다. 또한, 상기 셀 패드(150)의 가장 하부에 위치하는 표면은 상기 워드 라인(130)의 상부 표면보다 상부에 이격되어 위치할 수 있다.
또한, 상기 셀 패드(150)의 상부 표면은 셀 패드(150)와 접촉하지 않는 활성 영역(110)의 부분의 상부 표면과 동일한 레벨의 높이를 가질 수 있다. 그러나, 본 발명 개념이 여기에 한정되는 것은 아니고, 상기 셀 패드(150)의 상부 표면은 그보다 더 높거나 더 낮을 수 있다.
추후 설명될 것인 바와 같이 상기 셀 패드(150)는 선택적 에피택셜 성장(selective epitaxial growth, SEG)에 의하여 형성될 수 있다. 이 경우 상기 셀 패드(150)의 상부 표면은 위쪽으로 볼록한 형상을 가질 수 있다.
이상에서 설명한 반도체 소자에 있어서 셀 패드(150)와 활성 영역(110) 사이의 접촉 면적이 크게 증가할 수 있기 때문에 콘택 저항이 크게 감소할 수 있다. 다시 말해, 상기 셀 패드(150)와 워드 라인(130)이 서로 영향을 미치지 않는 범위 내에서 A를 증가시키면 셀 패드(150)와 활성 영역(110) 사이의 접촉 면적이 증가하기 때문에 콘택 저항이 감소하게 된다.
이와 같이 콘택 저항이 감소하면 도 4a의 소자간 거리(B)를 소정 정도 감소시키는 것이 가능하다. 소자간 거리(B)를 소정 정도 감소시키더라도 위의 증대된 접촉 면적이 여전히 낮은 콘택 저항을 확보해 주기 때문이다.
소자간 거리(B)를 감소시킬 수 있기 때문에 보다 컴팩트한 셀 구성이 가능해질 수 있거나, 및/또는 워드 라인(130)의 폭(C)을 증가시킬 수 있는 여유가 생길 수 있다. 상기 워드 라인(130)의 폭(C)이 증가하면 결과적으로 채널 길이(Lg)가 증가하여 리프레쉬 특성이 크게 개선될 수 있다.
도 5는 본 발명 개념의 다른 실시예에 따른 반도체 소자의 구조의 일부를 나타낸 사시도이고, 도 6a 및 도 6b는 각각 도 5의 6A-6A' 선과 6B-6B' 선을 따라 절개한 단면을 나타낸 단면도들이다. 도 5, 도 6a 및 도 6b를 참조하면, 셀 패드(미도시)가 형성될 수 있는 공간인 콘택 리세스(140)가 캡핑층(137) 및 소자 분리막(120) 내에 형성된다.
상기 콘택 리세스(140)는 활성 영역을 네 측면에서 둘러싸는 대신 활성 영역의 일부 측면들만을 노출시킬 수 있다. 이와 같이 콘택 리세스(140)가 활성 영역의 일부 측면들만을 노출시키더라도 추후 상기 콘택 리세스(140) 내에 형성될 셀 패드(150)와 활성 영역(110)의 접촉 면적이 앞선 실시예에서와 같이 증가할 수 있다.
도 5, 및 도 6a에 나타낸 바와 같이 콘택 리세스(140)의 중심이 활성 영역의 중심과 일치하지 않는 것은 다소간의 오정렬에도 불구하고 충분히 낮은 콘택 저항을 제공할 수 있음을 의미할 수도 있고, 상부에 형성되는 배선 또는 수동 소자들의 배치를 고려하여 셀 패드가 편심적으로 배치할 수 있음을 의미할 수도 있다.
도 7a 내지 도 7e는 본 발명 개념의 일 실시예에 따른 반도체 소자의 제조 방법을 진행 단계에 따라 나타낸 단면도들이다.
도 7a를 참조하면 반도체 기판(100) 위에 소자 분리막(120)에 의하여 분리된 활성 영역(110)을 형성한다. 반도체 기판(100), 소자 분리막(120), 및 소자 분리 방법에 관하여는 앞에서 상세히 설명하였으므로 여기서는 설명을 생략한다.
그런 다음, 활성 영역(110) 내에 게이트 리세스(135)를 형성하고, 상기 게이트 리세스(135)의 내측 표면상에 게이트 절연막(115)을 형성한다. 상기 게이트 리세스(135)는 포토리소그래피 방법을 이용할 수 있고, 게이트 절연막(115)은 예를 들면 화학 기상 증착(chemical vapor deposition, CVD), 열산화 등의 방법에 의하여 형성할 수 있다.
도 7b를 참조하면 워드 라인(130)을 형성하기 위하여 도전막을 형성한 후 에치백한다. 상기 도전막은 텅스텐(W)과 같은 금속 또는 질화 티탄(TiN)과 같은 금속 질화물일 수 있다. 상기 게이트 리세스(135) 내를 매립하도록 도전막을 충분한 두께로 형성한 다음 반응성 이온 식각(reactive ion etching, RIE) 등의 이방성 식각 방법을 이용하여 에치백하여 상기 게이트 리세스(135) 내에 한정된 워드 라인(130)을 얻을 수 있다.
그런 다음 게이트 리세스(135)의 나머지 부분을 매립하도록 캡핑 물질막을 충분한 두께로 형성한 다음 에치백을 통해 평탄화하여 캡핑층(137)을 형성할 수 있다.
이어서 평탄화된 상부 표면 위에 층간 절연막(160)을 형성한 후 콘택 형성을 위한 콘택홀을 형성한다. 상기 콘택홀은 포토리소그래피 방법에 의하여 형성할 수 있다. 이 때, 활성 영역의 장축 방향에 있어서 상기 콘택홀을 캡핑층(137)의 일부가 노출될 수 있도록 충분히 넓게 개방할 수 있다.
또한, 상기 장축의 수직 방향에 있어서도 소자 분리막(120)의 일부가 노출되도록 충분히 넓게 개방할 수 있다. 상기 소자 분리막(120)과 상기 층간 절연막(160)의 막질이 동일한 경우 식각 선택비를 기대하기 어렵기 때문에 원하는 깊이까지만 식각되어 콘택홀을 형성할 수 있도록 타이밍 식각(timing etching)으로 콘택홀을 형성할 수도 있다.
도 7c를 참조하면, 콘택 리세스(140)를 형성하기 위하여, 상기 콘택홀을 통하여 노출된 활성 영역(110), 게이트 절연막(115), 캡핑층(137)을 소정 깊이까지 식각하여 제거한다. 이 때 소자 분리막(120)도 상기 콘택홀에 의하여 노출된 부분에 있어서는 소정 깊이까지 식각되어 제거된다.
도 7d를 참조하면, 상기 콘택홀 내에 도전성 물질(170a)을 매립한다. 상기 도전성 물질(170a)은 도핑된 폴리실리콘일 수도 있고 금속 또는 금속 질화물일 수 있다. 상기 도전성 물질(170a)은 CVD와 같은 방법에 의하여 형성될 수 있다.
도 7d에서는 콘택홀 내에 도전성 물질(170a)이 일시에 매립되는 것을 나타내었지만, 선택적으로 SEG에 의하여 상기 콘택홀 내에 셀 패드만을 형성할 수도 있다. 그런 다음 상기 셀 패드 상에 도전성 물질(170a)로 콘택홀의 나머지 부분을 매립하여 셀 다이렉트 콘택을 형성할 수 있다.
선택적으로, 도 7d의 도전성 물질(170a)을 에치백하여 도 3에 나타낸 바와 같이 상기 콘택홀 양쪽의 활성 영역(110)의 상부 표면과 동일한 레벨의 평탄한 상부 표면을 갖는 셀 패드를 형성할 수도 있다. 이 경우 상기 콘택홀 내의 잔여 부분에 대하여 셀 다이렉트 콘택이 추가로 형성될 수 있다.
도 7e를 참조하면, 평탄화 또는 에치백을 통하여 콘택홀 내에 콘택 플러그(170)를 형성한다. 상기 콘택 플러그(170)는 일체형으로 형성할 수도 있고, 도 7e에 나타낸 바와 같이 셀 패드(174)와 셀 다이렉트 콘택(172)이 별도로 형성될 수도 있다. 앞서 언급한 바와 같이 상기 셀 패드(174)는 SEG에 의해서도 형성될 수 있는데, 이 경우 셀 패드(174)의 상부 표면은 볼록한 계면을 형성할 수 있다.
또한, 앞서 언급한 선택적인 예에서와 같이 에치백을 통해 셀 패드를 형성하는 경우 상기 셀 패드의 상부 계면은 평탄한 계면을 가질 수도 있다.
그런 다음, 상기 콘택 플러그(170)의 상부에 비트 라인(180)을 형성할 수 있다. 상기 비트 라인(180)은 예를 들면 질화 티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화 텅스텐(W/WN), 질화 탄탈륨(TaN), 탄탈륨/질화 탄탈륨(Ta/TaN), 티타늄실리콘 질화물(TiSiN), 텅스텐실리콘 질화물(WSiN), 또는 이들의 복합막일 수 있다. 그러나 여기에 한정되는 것은 아니다.
상기 비트 라인(180)은 CVD, 물리 기상 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layer deposition, ALD) 등의 방법으로 비트라인 물질막을 형성한 후 포토리소그래피 방법으로 패터닝할 수 있다. 또는, 상기 비트 라인(180)으로서 구리(Cu)를 이용하고자 하는 경우에는 다마센(damascene) 방법을 이용할 수도 있다.
상기 비트 라인(180)은 균일한 폭을 가질 수도 있고, 콘택 플러그(170)와 접촉하는 부분의 정렬 마진을 확보하기 위하여 도 1에 나타낸 바와 같이 콘택 플러그(170)와 접촉하는 부분에서의 폭이 증가하도록 형성될 수도 있다.
도 8은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
상기 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 9는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
상기 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
상기 메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(3000)의 개략도이다.
상기 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(3000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
상기 메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 제조 산업에 유용하다.
110: 활성 영역 115: 게이트 절연막
120: 소자 분리막 130: 워드 라인
135: 게이트 리세스 137: 캡핑층
140: 콘택 리세스 150: 셀 패드
160: 층간 절연막 180: 비트 라인
120: 소자 분리막 130: 워드 라인
135: 게이트 리세스 137: 캡핑층
140: 콘택 리세스 150: 셀 패드
160: 층간 절연막 180: 비트 라인
Claims (10)
- 소자 분리막에 의하여 이격되고 게이트 리세스들을 포함하는 반도체 기판 상의 활성 영역;
상기 게이트 리세스들 내의 게이트 전극 및 캡핑층;
상기 게이트 리세스들 사이의 활성 영역에 형성되고, 상기 캡핑층의 일측면과 이격되어 마주하는 상기 활성 영역의 일측면을 정의하는 콘택 리세스;
상기 게이트 리세스들 사이의 활성 영역의 적어도 일부분을 덮고 상기 콘택 리세스의 적어도 일부분을 매립하는 셀 패드; 및
상기 셀 패드와 전기적으로 연결된 비트 라인;
을 포함하고,
상기 셀 패드가 상기 캡핑층의 일측면과 상기 활성 영역의 일측면 사이에서 상기 활성 영역과 적어도 부분적으로 접촉하는 반도체 소자. - 제 1 항에 있어서,
상기 게이트 전극의 상부 표면이 상기 활성 영역의 상부 표면보다 낮게 위치하고, 상기 게이트 전극의 상부 표면으로부터 상기 활성 영역의 상부 표면까지 캡핑층이 매립하고 있는 것을 특징으로 하는 반도체 소자. - 제 2 항에 있어서,
상기 콘택 리세스의 가장 낮은 바닥면이 상기 게이트 전극의 상부 표면보다 높게 위치하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 게이트 리세스들 사이의 활성 영역 및 상기 게이트 리세스들 사이의 활성 영역에 인접하는 게이트 리세스의 경계에 걸쳐서 콘택 리세스가 형성된 것을 특징으로 하는 반도체 소자. - 제 4 항에 있어서,
상기 게이트 리세스들 사이의 활성 영역이 상기 셀 패드에 의하여 완전히 오버랩되는 것을 특징으로 하는 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 셀 패드가 선택적 에피택셜 성장(selective epitaxial growth, SEG)에 의하여 형성된 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 셀 패드와 상기 셀 패드를 상기 비트 라인에 연결하는 셀 다이렉트 콘택이 일체로 형성된 것을 특징으로 하는 반도체 소자. - 제어기;
데이터를 입력 또는 출력할 수 있는 입출력 장치;
데이터를 저장할 수 있는 메모리;
상기 제어기, 입출력부, 및 메모리를 서로 통신 가능하도록 연결하는 버스;
를 포함하는 전자 시스템으로서,
상기 메모리가 제 1 항의 반도체 소자를 포함하는 것을 특징으로 하는 전자 시스템. - 소자 분리막에 의하여 이격되고 하나 이상의 게이트 리세스를 포함하는 반도체 기판 상의 활성 영역;
상기 게이트 리세스 내의 게이트 전극;
상기 활성 영역의 상부 표면의 적어도 일부, 상기 활성 영역의 측면의 적어도 일부 및 상기 게이트 리세스의 측벽의 적어도 일부와 접촉하는 콘택; 및
상기 콘택과 연결된 비트 라인;
을 포함하고,
상기 콘택의 적어도 일부가 상기 활성 영역의 측면과 상기 게이트 리세스의 측벽 사이에 있는 반도체 소자.
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| KR1020110036850A KR101814576B1 (ko) | 2011-04-20 | 2011-04-20 | 반도체 소자 |
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