KR20130053278A - 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 - Google Patents
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Abstract
본 발명은 매립 게이트를 갖는 반도체 소자에 관한 것으로, 본 발명의 반도체 소자는 비트라인 콘택이 활성영역의 상부면뿐만 아니라 측면과도 접촉됨으로써 비트라인콘택과 활성영역의 접촉 면적을 증가시켜 비트라인콘택의 고저항성 페일을 방지한다.
Description
본 발명은 매립 게이트를 갖는 반도체 소자에 관한 것으로서, 보다 상세하게는 비트라인콘택의 외부 저항을 개선하기 위해 비트라인콘택과 활성영역의 접촉 면적을 증가시킬 수 있는 반도체 소자에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작하도록 설계된다. 반도체 소자는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 소자의 제조 기술이 발전하면서 반도체 소자의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭(minimum feature size)은 점점 작아지고 있다.
단위셀의 크기가 6F2(F:minimum feature size)인 반도체 소자의 활성영역은 그 장축이 비트라인의 진행 방향과 소정각도로 기울어진 상태로 타원형의 형태를 가지며, 워드라인은 반도체 기판 내에 매립되는 매립형 게이트(Buried Gate)의 구조를 갖는다.
이러한 6F2구조의 반도체 소자에서 비트라인콘택은 매립형 게이트 사이의 활성영역과 접속되고, 비트라인은 비트라인콘택의 상부와 접속되며 적층된다.
그런데, 반도체 소자의 고집적화로 단위셀의 크기가 감소하게 되면 비트라인콘택의 사이즈도 감소하게 되며, 이로 인한 고저항성으로 인해 셀에 정상적으로 데이터를 쓰고 읽을 수 없는 문제가 발생하게 된다.
따라서, 이러한 비트라인콘택의 사이즈 감소에 따른 고저항성 문제를 해결할 수 있는 방안이 요구되고 있는 실정이다.
본 발명은 매립 게이트를 갖는 반도체 소자에서 비트라인콘택의 구조를 개선하여 비트라인콘택의 접촉 면적을 확보할 수 있도록 하고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자는 활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트, 상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트 및 상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함한다.
바람직하게는, 본 발명의 반도체 소자는 상기 콘택과 상기 게이트 사이에 위치하는 실링막을 더 포함할 수 있다.
바람직하게는, 상기 콘택은 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부를 둘러싸도록 형성될 수 있다.
바람직하게는, 상기 측면은 상기 제 1 트렌치와 상기 제 2 트렌치의 내측면일 수 있으며, 특히 상기 제 1 트렌치와 상기 제 2 트렌치의 내측면 중 비트라인과 중첩되는 영역일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자는 활성영역 내의 트렌치 하부에 매립된 게이트; 및 상기 게이트 양측의 상기 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함한다. 이때, 상기 측면은 상기 트렌치의 내측면일 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 활성영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성영역에 제 1 매립게이트와 제 2 매립게이트를 형성하는 단계, 상기 제 1 매립게이트와 상기 제 2 매립게이트 사이의 활성영역을 돌출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 매립하는 콘택층을 형성하는 단계, 상기 콘택층 상부에 도전막을 형성하는 단계 및 상기 도전막 및 상기 콘택층을 식각하여 비트라인 및 비트라인콘택을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 매립게이트와 상기 제 2 매립게이트를 형성하는 단계는 상기 활성영역을 식각하여 제 1 트렌치 및 제 2 트렌치를 형성하는 단계, 상기 제 1 트렌치와 상기 제 2 트렌치의 하부에 게이트 도전막을 형성하는 단계 및 상기 제 1 트렌치와 상기 제 2 트렌치가 매립되도록 상기 게이트 도전막 상부에 실링막을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 콘택홀을 형성하는 단계는 상기 게이트 도전막과 상기 실링막을 포함하는 활성영역 상부에 층간 절연막을 형성하는 단계 및 비트라인콘택 마스크를 이용하여 상기 층간 절연막, 상기 소자분리막 및 상기 실링막을 식각하여 상기 제 1 매립게이트와 상기 제 2 매립게이트 사이의 활성영역의 상부면 및 측면을 노출시키는 단계를 포함할 수 있다.
바람직하게는, 상기 비트라인 및 상기 비트라인콘택을 형성하는 단계는 비트라인 마스크를 이용하여 상기 도전막 및 상기 콘택층을 순차적으로 식각한다.
바람직하게는, 상기 비트라인콘택을 형성하는 단계는 상기 콘택층이 상기 활성영역의 상부면 및 상기 제 1 트렌치와 상기 제 2 트렌치의 내측면에만 접촉되도록 상기 콘택층을 식각한다.
본 발명의 또 다른 실시 예에 따른 소자는 활성영역에 매립된 제 1 워드라인과 제 2 워드라인, 콘택을 통해 상기 제 1 워드라인과 상기 제 2 워드라인 사이의 활성영역과 연결되는 비트라인 및 상기 워드라인과 상기 비트라인에 연결되는 메모리 셀을 포함하는 셀 어레이 및 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프를 포함하며, 상기 콘택은 제 1 워드라인과 상기 제 2 워드라인 사이의 상기 활성영역의 상부면 및 측면과 접촉된다.
바람직하게는, 본 발명의 반도체 소자는 상기 셀 어레이에서 데이터가 리드 또는 라이트 될 셀을 선택하기 위한 선택신호를 출력하는 로우 디코더 및 상기 선택신호에 의해 선택된 셀과 연결된 센스앰프를 동작시키기 위한 구동신호를 출력하는 컬럼 디코더를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 모듈은 기판에 탑재된 복수개의 반도체 소자들을 가지며, 상기 반도체 소자는 활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트, 상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트 및 상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함한다.
본 발명의 일 실시 예에 따른 반도체 시스템은 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하며, 상기 반도체 소자는 활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트, 상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트 및 상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함한다.
본 발명의 일 실시 예에 따른 컴퓨터 시스템은 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하며, 상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하며, 상기 반도체 소자는 활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트, 상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트 및 상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함한다.
본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며, 상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하며, 상기 반도체 소자는 활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트, 상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트 및 상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함한다.
본 발명의 일 실시 예에 따른 전자 시스템은 적어도 하나의 데이터 프로세싱 시스템을 가지며, 상기 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며, 상기 반도체 소자는 활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트, 상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트 및 상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함한다.
본 발명은 비트라인콘택의 구조를 개선하여 비트라인콘택의 접촉 면적을 확보함으로써 비트라인콘택의 고저항성 페일을 방지할 수 있다.
도 1은 본 발명에 따른 반도체 소자의 셀 어레이 구조를 나타내는 평면도.
도 2는 도 1을 Y-Y' 및 X-X' 방향으로 절단한 단면 모습을 보여주는 단면도.
도 3a 내지 도 3d는 도 2의 구조를 제조하는 과정을 설명하기 위한 공정 단면도들.
도 4는 비트라인콘택 마스크의 모습을 보여주는 도면.
도 5는 도 1의 설 어레이 구조가 적용된 반도체 소자의 구성을 나타내는 도면.
도 6은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면.
도 7은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면.
도 8은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면.
도 9는 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면.
도 10은 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면.
도 2는 도 1을 Y-Y' 및 X-X' 방향으로 절단한 단면 모습을 보여주는 단면도.
도 3a 내지 도 3d는 도 2의 구조를 제조하는 과정을 설명하기 위한 공정 단면도들.
도 4는 비트라인콘택 마스크의 모습을 보여주는 도면.
도 5는 도 1의 설 어레이 구조가 적용된 반도체 소자의 구성을 나타내는 도면.
도 6은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면.
도 7은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면.
도 8은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면.
도 9는 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면.
도 10은 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명에 따른 반도체 소자의 셀 어레이 구조를 나타내는 평면도이며, 도 2는 도 1을 Y-Y' 및 X-X' 방향으로 절단한 단면 모습을 보여주는 단면도이다. 도 2에서 (i) 도면은 도 1을 Y-Y' 방향으로 절단한 단면 모습을 보여주는 단면도이며, (ii) 도면은 도 1을 X-X' 방향으로 절단한 단면 모습을 보여주는 단면도이다.
반도체 기판(100) 상에는 소자분리막(110)에 의해 정의된 활성영역(120)이 형성된다. 각 활성영역(120)은 두 개의 게이트(130)와 교차되게 형성되며, 두 게이트(130)에 의해 3개의 영역으로 분리된다. 즉, 활성영역(120)은 두 게이트(130) 사이의 비트라인콘택 영역과 두 게이트(130)의 외측에 위치하는 스토리지노드콘택 영역으로 분할된다. 이때, 게이트(130)는 활성영역(120) 및 소자분리막(110) 내에 매립되는 매립게이트 형태로 형성되며, 매립게이트(130) 상부에는 실링막(132)이 형성된다. 비트라인콘택 영역 및 스토리지노드콘택 영역의 활성영역(120) 상부에는 접합영역이 형성된다.
비트라인콘택 영역의 활성영역 상에는 비트라인콘택(136')이 형성되며, 비트라인콘택(136') 상에는 매립게이트(130)와 교차하는 방향으로 비트라인(140)이 형성된다. 비트라인(140)은 일정한 폭의 라인 타입으로 형성되며, 활성영역(120)의 장축과 사선 방향으로 15 ∼ 20도 정도 기울어지게 교차되도록 배치된다. 즉, 도 1은 6F2의 레이아웃을 보여준다.
특히, 본 발명에서 비트라인콘택(136')은 도 2에서와 같이 활성영역의 상부를 둘러싸는 형태로 형성된다. 즉, 비트라인콘택(136')은 활성영역(120)의 상부면 뿐만 아니라 활성영역(120)의 측면과도 접촉되도록 활성영역의 상부를 감싸는 구조로 형성된다.
이때, 비트라인콘택(136)은 비트라인(140)과 중첩되는 영역에만 형성됨으로써 이웃한 다른 활성영역 상에 형성되는 스토리지노드콘택(미도시)과의 간격을 충분히 확보할 수 있도록 형성된다. 즉, 본 발명은 비트라인콘택(136)과 활성영역(120)의 접촉 면적은 최대한 넓게 확장시키면서 비트라인콘택(136)이 비트라인(140)이 형성되는 영역을 벗어나지 않도록 함으로써 이웃하는 활성영역 상에 형성되는 스토리지노드콘택(미도시)과의 간섭을 최소화한다.
만약, 도 2의 (iii) 도면과 같이 비트라인(140')과 하드마스트 패턴(150'')의 폭을 더 좁게 형성하는 경우, 비트라인콘택(136'')은 Y-Y' 방향으로는 활성영역(120)의 측면과 접촉되지만 X-X' 방향으로는 활성영역(120)의 측면과 접촉되지 않도록 형성될 수 있다. 이러한 경우 비트라인콘택(136'')과 활성영역(120)의 접촉 면적은 다소 줄어들게 되나 이웃하는 활성영역 상에 형성되는 스토리지노드콘택(미도시)과의 간섭을 더욱 줄일 수 있다.
비트라인(140)의 상부에는 하드마스크층(150)이 형성된다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따라 도 1 및 도 2의 구조를 갖는 반도체 소자를 제조하는 과정을 설명하기 위한 공정 단면도들이다. 각 도면에서 (i) 도면은 도 1을 Y-Y' 방향으로 절단한 단면 모습을 보여주는 단면도이며, (ii) 도면은 도 1을 X-X' 방향으로 절단한 단면 모습을 보여주는 단면도이다.
도 3a를 참조하면, 공지된 STI(Shallow Trench Isolation) 공정을 진행하여 기판(100)에 활성영역(120)을 정의하는 소자분리막(110)을 형성한다.
예컨대, 반도체 기판(100) 상에 패드질화막(미도시)을 형성한 후, 그 상부에 소자분리영역을 정의하는 감광막 패턴(미도시)를 형성한다. 이어서, 감광막 패턴을 식각마스크로 패드질화막 및 반도체 기판(100)을 식각하여 소자분리용 트렌치(미도시)를 형성한다. 이때, 트렌치의 형성을 용이하게 하기 위하여 반도체 기판(100)과 패드질화막 사이에는 패드산화막을 더 형성할 수 있다. 다음에, 소자분리용 트렌치의 내측면에 산화막(wall oxidation, 미도시) 및 라이너 질화막(liner nitride, 미도시)을 형성한다. 이어서, 소자분리용 트렌치가 매립되도록 절연막(미도시)을 형성한다. 절연막은 SOD(Spin On Dielectric), HDP(High Density Plasma oxide) 및 이들의 조합 중 어느 하나로 형성될 수 있다. 이어서, 절연막을 평탄화(CMP;Chemical Mechanical Polishing)함으로써 소자분리막(110)을 형성한다.
다음에, 게이트 영역을 정의하는 마스크를 이용하여 소자분리막(110) 및 활성영역(120)을 식각하여 일정 깊이의 리세스(122)를 형성한다.
다음에 도 3b를 참조하면, 리세스(122)의 내측면에 게이트 절연막(124)을 형성한 후 리세스(122)의 하부가 매립되도록 게이트 절연막(124) 상에 매립게이트(130)를 형성한다.
예컨대, 먼저 리세스(122)가 매립되도록 게이트 절연막(124) 상에 게이트 도전막을 증착한다. 이때, 게이트 도전막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 게이트 절연막(124) 상에 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 게이트 도전막을 형성할 수 있다. 또는, 티타늄질화막과 탄탈륨질화막을 적층하거나 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 게이트 도전막을 형성할 수 있다. 이어서, 게이트 도전막에 대해 평탄화(CMP) 및 에치백(Etchback)을 순차적으로 진행하여 게이트 도전막의 상부면이 활성영역(120)의 상부면 보다 낮아지도록 함으로써 매립게이트(130)를 형성한다.
이어서, 매립게이트(130) 상부에 실링막(132)을 형성한다. 이때, 실링막(132)은 질화막으로 형성될 수 있다.
다음에 도 3c를 참조하면, 소자분리막(110), 활성영역(120) 및 실링막(132)의 상부에 층간 절연막(134)을 형성한다. 이때, 층간 절연막(134)은 TEOS(Tetraethyl orthosilicate)가 수백 Å의 두께로 형성될 수 있다.
다음에, 층간 절연막(134) 상에 도 4와 같은 비트라인콘택 마스크를 형성한 후 이를 식각 마스크로 층간 절연막(134), 소자분리막(110) 및 실링막(132)을 순차적으로 식각하여 비트라인 콘택홀(135)을 형성한다. 비트라인 콘택홀(135)이 형성되는 영역은 도 4에서 원형으로 표시된 영역에 해당한다. 이때, 비트라인 콘택홀(135)의 원형 단면(수평 단면)의 지름 길이는 활성영역(120)의 단축 길이보다 길게 형성된다. 또한, 비트라인 콘택홀(135)의 원형 단면(수평 단면)의 지름 길이는 매립게이트(130) 사이의 활성영역의 길이보다 길게 형성된다. 따라서, 비트라인 콘택홀(135)의 하부에는 매립게이트(130) 사이의 활성영역의 상부가 일정 높이로 돌출하게 된다. 즉, 매립게이트(130) 사이의 활성영역의 상부면 및 측면이 노출된다.
다음에, 비트라인 콘택홀(135)이 매립되도록 도전막(미도시)을 형성한 후 층간 절연막(134)이 노출될 때까지 도전막을 평탄화하여 콘택층(136)을 형성한다. 따라서, 콘택층(136)은 돌출된 활성영역(120)을 전체적으로 둘러싸는 형태로 형성된다. 즉, 콘택층(136)은 매립 게이트(130) 사이의 활성영역(120)의 상부면 뿐만 아니라 측면과도 접촉됨으로써 비트라인콘택(136)과 활성영역(120)의 접촉 면적이 종래에 비해 증가하게 된다. 이때, 도전막은 폴리로 형성되거나 베리어 메탈과 금속막(W)의 적층 구조로 형성될 수 있다.
다음에 도 3d를 참조하면, 콘택층(136)을 포함하는 층간 절연막(134)의 상부에 비트라인용 도전막(미도시) 및 하드마스트층(미도시)을 형성한다. 이때, 비트라인용 도전막은 베리어 메탈과 금속막(W)의 적층 구조로 형성될 수 있다.
다음에, 비트라인 영역을 정의하는 비트라인 마스크를 이용하여 하드마스크층, 비트라인용 도전막 및 콘택층(136)을 식각하여 하드마스크 패턴(150), 비트라인(140) 및 비트라인콘택(136')을 형성한다. 즉, 콘택층(136)이 비트라인 마스트에 의해 식각되어 콘택층(136) 중 비트라인(140)과 중첩되지 않는 영역이 제거된다. 따라서, 비트라인콘택(136')은 Y-Y' 방향의 길이는 콘택층(136)과 동일하게 유지되나 X-X' 방향의 길이는 비트라인(140)의 폭과 동일하게 된다.
이러한, 비트라인콘택(136')은 활성영역(120)의 상부를 감싸는 형태로 형성되어 활성영역(120)과의 접촉 면적을 증가시키면서 비트라인(140) 영역을 벗어나지 않음으로써 이웃한 활성영역 상의 스토리지노드콘택(미도시)과의 마진을 충분히 확보하게 된다.
이때, 비트라인(140)의 폭이 더 좁게 형성되는 경우에는 도 2의 (iii) 도면에서와 같이 Y-Y' 방향으로는 활성영역의 측면과 접촉되나 X-X' 방향으로는 활성영역의 측면과 접촉되지 않는 비트라인콘택(136'')을 형성할 수 있다.
이후 비트라인콘택(136'), 비트라인(140) 및 하드마스크 패턴(150)을 덮는 층간 절연막(미도시)을 형성한 후 스토리지노드콘택(미도시) 및 캐패시터와 같은 데이터 저장수단(미도시)이 형성된다. 이러한 후속 공정은 종래의 공정과 동일하게 이루어질 수 있으므로 본 실시 예에서는 이러한 후속 공정에 대한 설명은 생략한다. 이때, 데이터 저장수단은 반도체 소자의 종류에 따라 달라질 수 있다. 예컨대, 상술한 비트라인콘택 구조가 DRAM(Dynamic Random Access Memory)에 적용되는 경우에는 데이터 저장수단으로서 캐패시터가 될 수 있으며, FeRAM(Ferroelectric RAM)에 적용되는 경우에는 캐패시터 물질로서 강유전체 물질이 사용될 수 있다. 그리고, 상술한 비트라인콘택 구조가 MRAM(Magnetic RAM)에 적용되는 경우에는 데이터 저장수단으로서 MTJ(Magnetic Tunnel Junction)가 될 수 있으며, PRAM(Phase Change RAM) 또는 ReRAM(Resistance RAM)에 적용되는 경우에는 데이터 저장수단으로 상변환 물질이 사용될 수 있다.
도 5는 도 1의 설 어레이 구조가 적용된 반도체 소자의 구성을 나타내는 도면이다.
반도체 소자(500)는 셀 어레이(Memory Cell Array)(510), 센스 앰프(Sense Amplifier)(520), 로우 디코더(Row Decorder)(530) 및 컬럼 디코더(Column Decorder)(540)를 포함할 수 있다.
셀 어레이(510)는 워드라인(매립게이트)(130) 및 비트라인(140)에 연결되며 매트릭스 형태로 배열된 다수의 메모리 셀(512)들을 포함한다. 이때, 각 메모리 셀(512) 및 메모리 셀(512)과 비트라인(140)을 연결하는 비트라인콘택은 도 1 및 도 2에서와 같은 구조를 갖는다.
센스앰프(520)는 비트라인(140)과 연결되어 셀 어레이(610)의 메모리 셀(512)에 저장된 데이터를 감지 및 증폭한다.
로우 디코더(530)는 데이터가 리드 또는 라이트 될 메모리 셀(512)을 선택하기 위한 워드라인 선택신호를 발생시켜 워드라인(130)에 인가한다.
컬럼 디코더(540)는 로우 디코더(530)에 의해 선택된 셀(512)과 연결된 센스앰프(620)를 동작시키기 위한 구동신호를 발생시켜 센스앰프(620)에 출력한다.
센스앰프(520) 및 디코더들(530, 540)은 통상의 반도체 소자에 사용되는 것으로, 이들에 대한 구체적인 구조 및 동작 설명은 생략한다.
이러한 반도체 소자는 컴퓨팅 메모리(Computing Memory, 예컨대, DRAM, SRAM, DDR3 SDRAM, DDR2 SDRAM, DDR SDRAM), 컨서머 메모리(Consumer Memory, 예컨대, DDR3 SDRAM, DDR2 SDRAM, DDR SDRAM, SDR SDRAM), 그래픽 메모리(Graphics Memory, 예컨대, DDR3 SDRAM, GDDR3 SDMRA, GDDR4 SDRAM, GDDR5 SDRAM), 모바일 메모리(Mobile Memory, 예컨대, Mobile SDR, Mobile DDR, Mobile DDR2, MCP(Multi Chip Package), PoP(Package on Package), PSRAM, LPDDR), NAND 플래시, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase Change RAM), ReRAM(Resistance RAM), SGRAM(Synchronous Graphics RAM) 등에 사용될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면이다.
반도체 모듈(600)은 모듈 기판(610) 상에 탑재된 복수개의 반도체 소자(620)들, 반도체 소자(620)가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(630) 및 반도체 소자(620)와 연결되어 입출력되는 데이터를 전송하는 데이터 링크(640)를 포함한다.
이때, 반도체 소자(620)는 예컨대 도 5에 대한 설명에서 예시된 반도체 소자(500)들이 사용될 수 있다. 모듈 기판(610)에 탑재된 반도체 소자(620)는 도 1 및 도 2에서 설명된 바와 같이 비트라인콘택이 활성영역의 상부면 및 측면을 감싸는 구조를 포함한다. 커맨드 링크(630) 및 데이터 링크(640)는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 6에서는 모듈 기판(610) 전면에 8개의 반도체 소자(620)들이 탑재되어 있는 모습이 도시되었으나 모듈 기판(610)의 후면에도 동일하게 반도체 소자(620)들이 탑재될 수 있다. 즉, 모듈 기판(610)의 일측 또는 양측에 반도체 소자(620)들이 탑재될 수 있으며 탑재되는 반도체 소자(620)의 수는 도 6에 한정되지 않는다. 또한, 모듈 기판(610)의 재료 및 구조도 특별히 제한되지 않는다.
도 7은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면이다.
반도체 시스템(700)은 복수개의 반도체 소자(712)들이 탑재된 적어도 하나의 반도체 모듈(710) 및 반도체 모듈(710)과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈(710)의 동작을 제어하는 제어기(720)를 포함한다.
이러한 제어기(720)는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다.
이때, 반도체 모듈(710)은 예컨대 도 6에 예시된 반도체 모듈(600)이 사용될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면이다.
컴퓨터 시스템(800)은 반도체 시스템(810) 및 프로세서(CPU)(820)를 포함한다.
반도체 시스템(810)은 컴퓨터 시스템(800)의 동작을 제어하기 위해 필요한 데이터를 저장한다. 이때, 반도체 시스템(810)은 예컨대 도 7에 예시된 반도체 시스템(700)이 사용될 수 있다.
프로세서(820)는 반도체 시스템(810)에 저장된 데이터를 처리하여 컴퓨터 시스템(800)의 동작을 제어한다. 이러한 프로세서(820)는 통상의 컴퓨터 시스템에 사용되는 중앙처리장치와 그 기능이 동일 또는 유사하게 형성될 수 있다.
컴퓨터 시스템(800)은 모니터(832), 키보드(834), 프린터(836), 마우스(838) 등의 사용자 인터페이스 장치들을 포함할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면이다.
데이터 프로세싱 시스템(900)은 전자 시스템(미도시)에 구비되어 전자 시스템의 여러 기능들 중 특정 기능을 수행한다.
이러한 데이터 프로세싱 시스템(900)은 기판에 탑재된 적어도 하나의 반도체 소자(910)를 포함한다.
반도체 소자(910)는 전자 시스템의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 특정 기능이 수행되도록 제어하는 프로세서(미도시)를 포함한다. 즉, 반도체 소자(910)는 하나의 단위 소자(die 또는 칩)에 데이터를 저장하기 위한 수단과 그 저장된 데이터를 처리하여 전자 시스템의 특정 기능을 수행하기 위한 수단을 모두 포함한다.
이때, 셀 어레이는 상술한 도 5의 셀 어레이(510)가 사용될 수 있다.
데이터 프로세싱 시스템(900)은 리드들(leads)(920)을 통해 전자 시스템의 다른 구성 요소(예컨대, CPU)들과 연결되어 단방향 또는 양방향으로 데이터 및 제어신호를 주고받을 수 있다.
도 10은 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면이다.
전자 시스템(1000)은 적어도 하나의 데이터 프로세싱 시스템(1010) 및 사용자 인터페이스(1020)를 포함한다.
데이터 프로세싱 시스템(1010)은 전자 시스템(1000)의 여러 기능들 중 특정 기능을 수행하며, 기판에 탑재된 적어도 하나의 반도체 소자를 포함한다. 그리고, 반도체 소자는 전자 시스템(1000)의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 기능을 제어하는 프로세서(미도시)를 포함한다. 이때, 셀 어레이는 상술한 도 5의 셀 어레이(510)가 사용될 수 있다.
사용자 인터페이스(1020)는 사용자와 회로 모듈(1010) 간의 인터페이스를 제공한다. 사용자 인터페이스(1020)는 전자 장치에 일체형으로 설치된 키패드, 터치 스크린, 스피커 등을 포함한다.
이러한 전자 장치(1000)는 컴퓨터, 가전제품, 공장자동화 시스템, 엘리베이터, 휴대폰 등 각종 전자·정보·통신 기기에 구비된 임베디드 시스템(embedded system)을 포함한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 110 : 소자분리막
120 : 활성영역 122 : 리세스
124 : 게이트 절연막 130 : 매립게이트
132 : 실링막 134 : 층간 절연막
135 : 비트라인 콘택홀 136, 136' : 비트라인콘택
140 : 비트라인 150 : 하드마스크 패턴
500, 620, 910 : 반도체 소자 510 : 셀 어레이
512 : 메모리 셀 520 : 센스 앰프
530 : 로우 디코더 540 : 컬럼 디코더
600, 710 : 반도체 모듈 610 : 모듈 기판
630 : 커맨드 링크 640 : 데이터 링크
700, 810 : 반도체 시스템 720 : 제어기
800 : 컴퓨터 시스템 820 : 프로세서
832 : 모니터 834 : 키보드
836 : 프린터 838 : 마우스
900, 1010 : 데이터 프로세싱 시스템 920 : 리드들
1000 : 전자 시스템 1020 : 사용자 인터페이스
120 : 활성영역 122 : 리세스
124 : 게이트 절연막 130 : 매립게이트
132 : 실링막 134 : 층간 절연막
135 : 비트라인 콘택홀 136, 136' : 비트라인콘택
140 : 비트라인 150 : 하드마스크 패턴
500, 620, 910 : 반도체 소자 510 : 셀 어레이
512 : 메모리 셀 520 : 센스 앰프
530 : 로우 디코더 540 : 컬럼 디코더
600, 710 : 반도체 모듈 610 : 모듈 기판
630 : 커맨드 링크 640 : 데이터 링크
700, 810 : 반도체 시스템 720 : 제어기
800 : 컴퓨터 시스템 820 : 프로세서
832 : 모니터 834 : 키보드
836 : 프린터 838 : 마우스
900, 1010 : 데이터 프로세싱 시스템 920 : 리드들
1000 : 전자 시스템 1020 : 사용자 인터페이스
Claims (19)
- 활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트;
상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트; 및
상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함하는 반도체 소자. - 제 1항에 있어서,
상기 콘택과 상기 게이트 사이에 위치하는 실링막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서, 상기 콘택은
상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부를 둘러싸는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서, 상기 측면은
상기 제 1 트렌치와 상기 제 2 트렌치의 내측면인 것을 특징으로 하는 반도체 소자. - 제 4항에 있어서, 상기 측면은
상기 제 1 트렌치와 상기 제 2 트렌치의 내측면 중 비트라인과 중첩되는 영역인 것을 특징으로 하는 반도체 소자. - 활성영역 내의 트렌치 하부에 매립된 게이트; 및
상기 게이트 양측의 상기 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함하는 반도체 소자. - 제 6항에 있어서, 상기 측면은
상기 트렌치의 내측면인 것을 특징으로 하는 반도체 소자. - 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 활성영역에 제 1 매립게이트와 제 2 매립게이트를 형성하는 단계;
상기 제 1 매립게이트와 상기 제 2 매립게이트 사이의 활성영역을 돌출시키는 콘택홀을 형성하는 단계;
상기 콘택홀을 매립하는 콘택층을 형성하는 단계;
상기 콘택층 상부에 도전막을 형성하는 단계; 및
상기 도전막 및 상기 콘택층을 식각하여 비트라인 및 비트라인콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제 8항에 있어서,
상기 제 1 매립게이트와 상기 제 2 매립게이트를 형성하는 단계는
상기 활성영역을 식각하여 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;
상기 제 1 트렌치와 상기 제 2 트렌치의 하부에 게이트 도전막을 형성하는 단계; 및
상기 제 1 트렌치와 상기 제 2 트렌치가 매립되도록 상기 게이트 도전막 상부에 실링막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 9항에 있어서, 상기 콘택홀을 형성하는 단계는
상기 게이트 도전막과 상기 실링막을 포함하는 활성영역 상부에 층간 절연막을 형성하는 단계; 및
비트라인콘택 마스크를 이용하여 상기 층간 절연막, 상기 소자분리막 및 상기 실링막을 식각하여 상기 제 1 매립게이트와 상기 제 2 매립게이트 사이의 활성영역의 상부면 및 측면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 8항에 있어서, 상기 비트라인 및 상기 비트라인콘택을 형성하는 단계는
비트라인 마스크를 이용하여 상기 도전막 및 상기 콘택층을 순차적으로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 11항에 있어서, 상기 비트라인콘택을 형성하는 단계는
상기 콘택층이 상기 활성영역의 상부면 및 상기 제 1 트렌치와 상기 제 2 트렌치의 내측면에만 접촉되도록 상기 콘택층을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 활성영역에 매립된 제 1 워드라인과 제 2 워드라인, 콘택을 통해 상기 제 1 워드라인과 상기 제 2 워드라인 사이의 활성영역과 연결되는 비트라인 및 상기 워드라인과 상기 비트라인에 연결되는 메모리 셀을 포함하는 셀 어레이; 및
상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프를 포함하며,
상기 콘택은 제 1 워드라인과 상기 제 2 워드라인 사이의 상기 활성영역의 상부면 및 측면과 접촉되는 것을 특징으로 하는 반도체 소자. - 제 13항에 있어서,
상기 셀 어레이에서 데이터가 리드 또는 라이트 될 셀을 선택하기 위한 선택신호를 출력하는 로우 디코더; 및
상기 선택신호에 의해 선택된 셀과 연결된 센스앰프를 동작시키기 위한 구동신호를 출력하는 컬럼 디코더를 더 포함하는 것을 특징으로 하는 반도체 소자. - 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈에 있어서,
상기 반도체 소자는
활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트;
상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트; 및
상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함하는 것을 특징으로 하는 반도체 모듈. - 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하는 반도체 시스템에 있어서,
상기 반도체 소자는
활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트;
상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트; 및
상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함하는 것을 특징으로 하는 반도체 시스템. - 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하는 컴퓨터 시스템에 있어서,
상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하며,
상기 반도체 소자는
활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트;
상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트; 및
상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함하는 것을 특징으로 하는 컴퓨터 시스템. - 기판에 탑재된 적어도 하나의 반도체 소자를 포함하는 데이터 프로세싱 시스템에 있어서,
상기 반도체 소자는
활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트;
상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트; 및
상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함하는 것을 특징으로 하는 데이터 프로세싱 시스템. - 적어도 하나의 데이터 프로세싱 시스템을 갖는 전자 시스템에 있어서,
상기 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며,
상기 반도체 소자는
활성영역 내의 제 1 트렌치 하부에 매립된 제 1 게이트;
상기 활성영역 내의 제 2 트렌치 하부에 매립된 제 2 게이트; 및
상기 제 1 게이트와 상기 제 2 게이트에 공유되며, 상기 제 1 게이트와 상기 제 2 게이트 사이의 활성영역의 상부면 및 측면과 접촉되는 콘택을 포함하는 것을 특징으로 하는 포함하는 전자 시스템.
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