KR101987995B1 - 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법 - Google Patents

매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법에 관한 것으로서, 특히 매립게이트의 GIDL 특성을 향상시킬 뿐만 아니라 게이트 저항을 감소시켜 소자 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
본 발명에 따른 반도체 소자는, 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.

Description

매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법{Semiconductor device having buried gate, module and system having the device and manufacturing method of the device}
본 발명은 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법에 관한 것으로서, 특히 매립 게이트의 GIDL 특성을 향상시킬 뿐만 아니라 게이트 저항을 감소시켜 소자 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
최근 반도체 메모리 소자, 특히 디램(DRAM ; Dynamic Random Access Memory) 소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기 증가의 한계에 의해 디램 소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼 당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다.
그 노력의 결실 중 하나로 매립 게이트 구조가 개발되었는데, 매립게이트는 도전 물질(게이트 전극)과 활성 영역의 N형 정션(Junction) 또는 스토리지노드 콘택 사이에서 반도체 소자의 GIDL(Gate Induced Drain Leakage)에 의한 누설 전류가 증가하며, 상기 GIDL 특성의 열화로 인하여 전체 반도체 소자의 리프레쉬 특성(tREF, Refresh Time)이 저하되는 문제가 있다.
이러한 GIDL 특성에 의한 누설 전류의 증가를 방지하기 위하여 매립 게이트의 도전 물질(게이트 전극)을 많이 식각하여 스토리지 노드 콘택 콘택과 도전 물질(게이트 전극) 간의 오버랩(Overlap) 면적을 최소화할 수 있다.
그러나, 이러한 매립 게이트의 도전 물질(게이트 전극)을 많이 식각하면 GIDL특성에 의한 누설 전류의 증가는 방지할 수 있지만 매립 게이트 저항이 증가하여 반도체 소자의 속도 저하, 전류 구동 능력 저하, TWR(Write-Recovery Time) 열화를 발생시키는 문제가 있다.
본 발명에서는 매립게이트에서의 GIDL 특성을 향상시킬 뿐만 아니라 게이트 저항을 감소시켜 소자 특성 및 신뢰성의 열화를 방지할 수 있도록 하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.
바람직하게는, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 위치하는 베리어막을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 베리어막은 질소가 포함된 메탈층인 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극은, 상기 접합영역과 인접한 양측부가 상기 양측부 사이의 중앙부보다 낮은 높이를 갖는 대칭적 단차 구조를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극은, 상기 접합영역과 인접한 양측부의 상부면은 상기 접합영역과 중첩되지 않는 높이를 가지며, 상기 양측부 사이의 중앙부의 상부면은 상기 접합영역과 중첩되는 높이를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극은, 스토리지 노드 콘택과 인접한 영역의 상부면이 비트라인 콘택과 인접한 영역의 상부면보다 낮은 높이를 갖는 비대칭적 단차 구조를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극은, 스토리지 노드 콘택과 인접한 영역의 상부면은 상기 접합영역과 중첩되지 않는 높이를 가지며, 비트라인 콘택과 인접한 영역의 상부면은 상기 접합영역과 중첩되는 높이를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극은 메탈을 포함하고, 상기 제 2 게이트 전극은 폴리를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극은 베리어 메탈(barrier metal)과 텅스텐(W)의 적층 구조를 가지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 게이트 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 매립되는 제 1 게이트 전극을 형성하는 단계; 상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계; 및 상기 제 1 게이트 전극 상부에 상기 반도체 기판의 접합영역과 중첩되도록 제 2 게이트 전극을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는, 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부보다 낮은 높이를 갖도록 대칭적으로 상기 제 1 게이트 전극을 식각하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는, 상기 접합영역과 인접한 양측부의 상부면은 상기 접합영역과 중첩되지 않는 높이를 가지며, 상기 양측부 사이의 중앙부의 상부면은 상기 접합영역과 중첩되는 높이를 갖도록 상기 제 1 게이트 전극을 식각하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는, 스토리지 노드 콘택과 인접한 영역의 상부면이 비트라인 콘택과 인접한 영역의 상부면보다 낮아지도록 비대칭적으로 상기 제 1 게이트 전극을 식각하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는, 스토리지 노드 콘택과 인접한 영역의 상부면이 상기 접합영역과 중첩되지 않는 높이를 가지며, 비트라인 콘택과 인접한 영역의 상부면은 상기 접합영역과 중첩되는 높이를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극을 형성하는 단계 전에, 상기 트렌치의 단차를 따라 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극을 형성하는 단계는, 상기 게이트 절연막 상부에 단차를 따라 금속장벽막을 형성하는 단계; 및 상기 금속장벽막 상부에 제 1 게이트 물질을 매립하여 상기 제 1 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는, 상기 제 1 게이트 전극의 적어도 일측부를 식각할 때 상기 금속장벽막의 적어도 일측부를 함께 식각하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극을 형성하는 단계 전에, 상기 제 1 게이트 전극 상부에 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 베리어막을 형성하는 단계는, 상기 제 1 게이트 전극 상부에 질소 이온을 주입하는 것을 특징으로 한다.
바람직하게는, 상기 베리어막은 질소가 포함된 메탈층으로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극은 메탈을 포함하고, 상기 제 2 게이트 전극은 폴리를 포함하여 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 비트라인 및 워드라인에 연결된 복수개의 셀들을 포함하는 셀 어레이; 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프; 상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및 상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며, 상기 메모리 셀은 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.
본 발명에 따른 반도체 모듈은 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈에 있어서, 상기 반도체 소자는 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.
본 발명에 따른 반도체 시스템은 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하는 반도체 시스템에 있어서, 상기 반도체 소자는 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.
본 발명에 따른 컴퓨터 시스템은 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하는 컴퓨터 시스템에 있어서, 상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하며, 상기 반도체 소자는 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.
본 발명에 따른 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하는 데이터 프로세싱 시스템에 있어서, 상기 반도체 소자는 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.
본 발명에 따른 전자 시스템은 적어도 하나의 데이터 프로세싱 시스템을 갖는 전자 시스템에 있어서, 상기 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며, 상기 반도체 소자는 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함한다.
본 발명은 접합영역과 매립게이트의 중첩영역을 유지하면서 GIDL 특성을 향상시킬 뿐만 아니라 게이트 저항을 감소시켜 소자 특성 및 신뢰성(tREF, Refresh Time)의 열화를 방지할 수 있는 효과가 있다.
또한, 본 발명은 메탈 게이트 전극과 N+ 폴리 게이트 전극 사이에 베리어막을 형성하여 게이트 전극간의 접촉 저항을 최소화할 수 있는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자가 적용된 6F2 구조를 나타내는 평면도.
도 2는 도 1에서 A-A'에 따라 절단된 본 발명의 제 1 실시예에 따른 반도체 소자의 단면의 모습을 보여주는 단면도.
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성방법을 나타내는 단면도.
도 4는 도 1에서 A-A'에 따라 절단된 본 발명의 제 2 실시예에 따른 반도체 소자의 단면의 모습을 보여주는 단면도.
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성방법을 나타내는 단면도.
도 6는 본 발명의 실시 예에 따른 반도체 소자의 구조를 주변회로 영역까지 확장한 모습을 보여주는 구성도.
도 7은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면.
도 8은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면.
도 9는 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면.
도 10는 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면.
도 11은 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 매립게이트를 텅스텐으로 형성한 제 1 게이트 전극과 폴리로 형성한 제 2 게이트전극으로 구성하여, 접합영역과 메탈 게이트전극 사이의 접속을 최소화하여 GIDL(Gate induced drain leakage) 특성을 향상시킬 뿐만 아니라 게이트 저항을 감소시켜 소자 특성 및 신뢰성의 열화를 방지할 수 있는 기술로서, 이러한 기술적 원리는 반도체 소자를 구비하는 모든 반도체 장치에 적용이 가능하다.
이하, 도 1 내지 도 11을 참조하여, 본 발명의 실시예들을 구체적으로 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자가 적용된 6F2 구조를 나타내는 평면도이며, 도 2는 도 1에서 A-A'에 따라 절단된 본 발명의 제 1 실시예에 따른 반도체 소자의 단면의 모습을 보여주는 공정 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판의 소정 영역에 활성영역(102)을 정의하는 소자분리막(14)이 형성되며, 게이트(16)는 활성영역(102) 및 소자분리막에 매립되는 매립형 게이트(Buried Gate)의 구조를 갖는다. 이때, 매립게이트(16)는 Ti, TiN, W, WN 등의 메탈과 폴리 등으로 이루어질 수 있다.
활성영역(102)은 매립게이트(16)와 수직하게 교차하지 않고 비스듬하게 교차되도록 배치된다. 매립게이트(16)와 활성영역(102) 사이에는 게이트 절연막(산화막)(109)이 형성된다. 이때, 게이트 절연막(109)은 실리콘 산화막(SiO2) 또는 실리콘 산화막(SiO2) 보다 높은 유전율을 갖는 고유전체(high-k)막으로 형성될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자는 반도체 기판(101) 내에 매립되는 매립게이트(16)가 형성되며, 매립게이트(16)는 트렌치 내에 게이트 절연막(109), 금속장벽막(111)이 순차적으로 적층되고 그 상부에 제 1 게이트 전극(115)이 형성되고 제 1 게이트 전극(115)의 상부에 베리어막(117)이 형성되며 베리어막(117) 상부에 제 2 게이트 전극(121)이 형성된다.
이때, 제 1 게이트 전극(115)은 상부면에 단차가 형성되며, 제 2 게이트 전극(121)은 반도체 기판(101)의 접합영역(103)과 제 1 게이트 전극(115) 사이에 형성된다. 즉, 제 1 게이트 전극(115)은 접합영역(103)과 인접한 양측부(A)가 양측부 사이의 중앙부(B)보다 낮은 높이를 갖는 대칭적 단차 구조(
Figure 112012070542599-pat00001
)를 가진다. 또한, 양측부(A)의 상부면은 접합영역(103)과 중첩되지 않는 높이를 가지며 중앙부(B)는 접합영역(103)과 중첩되는 높이를 가지도록 한다. 제 1 게이트 전극(115)은 텅스텐 등의 메탈물질로 형성될 수 있고 제 2 게이트 전극(121)은 N+ 폴리 물질로 형성될 수 있다.
베리어막(117)은 질소가 포함된 메탈층으로서 제 1 게이트 전극(115)과 제 2 게이트 전극(121)의 사이에 위치하여, 제 1 게이트 전극(115)과 제 2 게이트 전극(121)의 접촉 저항성을 감소시킨다.
이와같이, 본 발명의 제 1 실시예에서는 제 2 게이트 전극(121)이 트렌치 양측벽 및 상부에 형성되며, 양측벽의 높이는 접합영역(103)과 중첩되는 높이가 되는 구조를 가진다.
이하, 도 3a 내지 도 3f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 소자 분리막(미도시)에 의해 활성영역(102)을 정의한 반도체 기판(101) 상부에 트렌치(107) 형성을 위한 하드마스크막(105)을 형성한다. 이에, 하드마스크막(105)을 마스크로 하여 반도체 기판(101)내에 트렌치(107)를 형성한다. 이때, 트렌치(107)는 1500Å 깊이만큼 형성하도록 할 수 있다.
그 후, 도 3b에 도시된 바와 같이, 트렌치(107)내 및 하드마스크막(105)의 단차를 따라 게이트 절연막(109) 및 금속장벽막(barrier metal;111)을 순차적으로 증착하고, 에치백(etchback)을 수행하여 하드마스크막(105) 상부 및 측벽의 게이트 절연막(109) 및 금속장벽막(111)을 제거한다. 이어서, 하드마스크막(105)의 상부 및 트렌치(107) 내부가 채워지도록 전면에 제 1 게이트물질(113)을 증착한다.
이때, 게이트 절연막(109)은 실리콘 재질의 반도체 기판(101) 표면을 보호하기 위한 것으로, SiO , ONO, HfO2x, ZrO 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판을 가열하는 방법에 의해 증착될 수 있다. 또는 트렌치(107)의 표면에 Zr 이나 Hf 와 같은 High-K 물질을 ALD에 의해 증착한 후 자연 산화시키는 방법으로 게이트 절연막(109)을 형성할 수 있다. 또한, 금속장벽막(111)은 게이트 절연막(109)과 제 1 게이트물질(113)의 접합력을 높이기 위해 게이트 절연막(109)과 제 1 게이트물질(113) 사이에 형성되며, 티타늄막(Ti), 티타늄질화막(TiN) 등 중 단일 물질 또는 복수개의 물질을 혼합하여 형성될 수 있다.
또한, 제 1 게이트물질(113)은 스텐(W), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐 질화물(WNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 텅스텐 실리사이드(Wsix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 등으로 형성될 수 있으며, 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
이후, 도 3c에 도시된 바와 같이, 제 1 게이트물질(113)을 평탄화한 후 에치백을 수행하여 금속장벽막(111) 및 제 1 게이트물질(113)의 일부를 제거한다.
이에, 저부에는 게이트 절연막(109), 금속장벽막(111) 및 제 1 게이트전극(115)이 형성되고, 그 상부 트렌치(114)의 측벽에는 게이트 절연막(109)이 남게된다. 이때, 제 1 게이트전극(115)과 금속장벽막(111)이 단차를 가지도록 제 1 게이트전극(115)의 상부 측벽의 금속장벽막(111)이 더 식각되도록 한다(C). 여기서, 제 1 게이트전극(115)은 700Å의 높이를 가지고 제 1 게이트전극(115) 상부의 트렌치(114)는 800Å의 높이를 가지며, 제 1 게이트전극(115)과 금속장벽막(111)은 100Å의 단차를 가지도록 형성할 수 있다.
그 후, 도 3d에 도시된 바와 같이, 트렌치(114) 내부의 제 1 게이트 전극(115) 상부에 질소 이온을 주입한다.
이에, 도 3e에 도시된 바와 같이, 제 1 게이트전극(115)과 금속장벽막(111) 상부에 단차를 가지는 베리어막(117)이 형성된다. 그 후, 베리어막(117) 상부 및 하드마스크막(105) 전면에 제 2 게이트물질(119)을 증착한다. 이때, 제 2 게이트 물질(119)은 N+ 이온이 도핑된 폴리물질을 사용할 수 있다.
그 후, 도 3f에 도시된 바와 같이, 제 2 게이트물질(119)에 대해 평탄화를 수행한 후, 에치백을 수행하여 제 2 게이트물질(119)을 일부 식각하여 제 2 게이트전극(121)을 형성한다. 이에, 제 2 게이트 전극(121)은 상부가 단차를 가지도록 형성된다. 따라서, 접합영역과 인접하는 트렌치(114)의 측벽부분 및 베리어막(117) 상부에 제 2 게이트전극(121)이 형성된다.
이어서, 제 2 게이트 전극(121) 상부 및 하드마스크막(105) 전면에 실링막(123)을 증착한다. 이때, 실링막(123)은 질화막으로 형성될 수 있다.
그 후, 하드마스크막(105)을 제거한 후, 매립게이트(16)를 포함하는 반도체 기판 상부에 스토리지 노드 콘택(미도시), 비트라인 콘택(미도시) 등을 형성한다.
이와같이, 본 발명의 제 1 실시예는 매립게이트 하부에는 상부가 단차를 가지는 메탈 계열의 제 1 게이트전극(115)을 형성하고, 제 1 게이트전극(115)의 상부에 N+ 도핑된 폴리를 이용한 제 2 게이트전극(121)을 형성하되, 접합영역과 인접하는 측벽에 제 2 게이트전극(121)이 형성되도록 함으로써, 접합영역과 매립게이트의 중첩영역을 유지하면서도 GIDL을 개선할 수 있도록 한다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 소자의 구조를 나타내는 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 반도체 기판(101) 내에 매립되는 매립게이트(16)가 형성되며, 매립게이트(16)는 트렌치 내에 게이트 절연막(109), 금속장벽막(111)이 순차적으로 적층되고 그 상부에 제 1 게이트 전극(125)이 형성되고 제 1 게이트 전극(125)의 상부에 베리어막(127)이 형성되며 베리어막(127) 상부에 제 2 게이트 전극(131)이 형성된다. 매립게이트(16) 상부에 질화막(137)이 형성되고 질화막(137)을 측벽으로 하는 스토리지 노드 콘택(133)이 형성되며, 매립게이트(16) 사이 상부에 비트라인 콘택(135)이 형성된다.
제 1 게이트 전극(125)은 상부면에 계단식 단차가 형성되며, 스토리지 노드 콘택(133)과 인접한 영역의 상부면(D)이 비트라인 콘택(135)과 인접한 영역의 상부면(E)보다 낮은 높이를 갖는 비대칭적 단차 구조(
Figure 112012070542599-pat00002
)를 갖도록 형성한다. 또한, 스토리지 노드 콘택(133)과 인접한 영역의 상부면(D)은 접합영역(103)과 중첩되지 않는 높이를 가지며, 비트라인 콘택(135)과 인접한 영역의 상부면(E)은 접합영역(103)과 중첩되는 높이를 갖는다. 또한, 제 1 게이트 전극(125)은 텅스텐 등의 메탈물질로 형성될 수 있고 제 2 게이트 전극(131)은 N+ 폴리 물질로 형성될 수 있다.
베리어막(127은 질소가 포함된 메탈층으로서 제 1 게이트 전극(125)과 제 2 게이트 전극(131)의 사이에 위치하여, 제 1 게이트 전극(125)과 제 2 게이트 전극(131)의 접촉 저항성을 감소시킨다.
이와같이, 본 발명의 제 2 실시예는 제 1 게이트 전극(125)이 계단식 단차를 가지도록 하여 스토리지 노드 콘택(133)과 인접한 부분의 측벽에 제 2 게이트 전극(131)이 형성되도록 한다. 즉, 리텐션 타임(retetion time)과 상관없는 비트라인 콘택(135)과 인접한 부분의 측벽에는 제 1 게이트 전극(125)을 형성하고 스토리지 노드 콘택(113)과 인접한 부분의 측벽에는 제 2 게이트 전극(131)을 형성한다.
이하, 도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성방법을 설명하기로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자를 형성하기 위해, 도 3a 내지 도 3b와 같이 반도체 기판(101)에 트렌치(107)를 형성한 후 트렌치(107) 내부에 게이트 절연막(109) 및 금속장벽막(111)을 형성한 후 제 1 게이트물질(113)을 증착한다.
그 후, 도 5a에 도시된 바와 같이, 제 1 게이트물질(113)을 평탄화한 후 에치백을 수행하여 금속장벽막(111) 및 제 1 게이트물질(113)의 일부를 제거한다. 이에, 트렌치(114)의 저부에는 게이트 절연막(109), 금속장벽막(111) 및 제 1 게이트물질(113)이 남고, 그 상부 트렌치(114)의 측벽에는 게이트 절연막(109)이 남게된다. 이때, 트렌치(107) 하부의 제 1 게이트물질(113)은 1200Å 만큼 남도록 하는 것이 바람직하다.
이어서, 도 5b에 도시된 바와 같이, 트렌치(114) 내의 제 1 게이트물질(113)의 일측 상부에 감광막(140)을 형성한다.
그 후, 도 5c에 도시된 바와 같이, 감광막(140)을 마스크로 하여 식각공정을 수행하고 제 1 게이트물질(113) 및 금속장벽막(111)의 일부를 식각하여 계단식 단차를 가지는 제 1 게이트전극(125)을 형성한다. 이때, 계단식 단차를 가지는 제 1 게이트전극(125)의 상부와 저부의 높이차는 300Å이 되도록 한다. 이어서, 계단식 단차를 가지는 제 1 게이트전극(125)의 상부에 질소 이온을 주입한다.
이에, 도 5d에 도시된 바와 같이, 질소 이온 주입에 의해 계단식 베리어막(127)이 형성된다. 그 후, 계단식 베리어막(127) 상부 및 하드마스크막(105) 전면에 제 2 게이트물질(119)을 증착한다.
이어서, 도 5e에 도시된 바와 같이, 제 2 게이트물질(119)을 평탄화 한 후 에치백하여 제 2 게이트물질을 일정 깊이만 남겨 제 2 게이트전극(131)을 형성한다. 이때, 제 2 게이트전극(131)은 매립게이트 중 접합영역에 인접하는 한쪽 측벽과 제 1 게이트전극(125)의 상부에 형성된다.
그 후, 도 5f에 도시된 바와 같이, 제 2 게이트전극(131)의 상부 및 하드마스크막(105) 전면에 실링막(123)을 증착한다. 이어서, 실링막(123)을 평탄화하고 에치한 후, 매립게이트(16) 상부에 질화막(137)을 형성하고 질화막(137)을 측벽으로 하는 스토리지 노드 콘택(133)을 형성하며, 매립게이트(16) 사이 상부에 비트라인 콘택(135)을 형성한다.
이와 같이, 본 발명은 일함수(workfunction)이 큰 메탈 게이트 전극(제 1 게이트 전극)은 채널 영역에 사용하고 일함수가 작은 N+ 폴리 게이트 전극(제 2 게이트 전극)은 접합영역과 중첩되는 영역에 적용함으로써 접합영역과 게이트전극간의 중첩영역은 충분히 깊게 형성하면서도 GIDL을 개선할 수 있으며 게이트 저항을 최소화하여 전류 구동 능력의 열화를 방지할 수 있다.
또한, 메탈 게이트 전극(제 1 게이트 전극)과 N+ 폴리 게이트 전극(제 2 게이트 전극) 간에 질소 이온 주입을 통한 베리어막을 형성함으로써 메탈 게이트 전극과 N+ 폴리 게이트 전극 간의 접촉 저항 문제를 해결할 수 있다.
도 6는 본 발명의 실시 예에 따른 반도체 소자의 구조를 주변회로 영역까지 확장한 모습을 보여주는 구성도이다. 설명의 편의를 위해, 도 6의 구성 요소들 중 도 1 및 도 3에서와 같은 구성 요소에는 같은 참조번호를 부여하였다.
반도체 소자(10)는 셀 어레이(11), 센스앰프(12), 컬럼 디코더(13) 및 로우 디코더(14)를 포함한다.
셀 어레이(11)는 비트라인(15) 및 워드라인(매립 게이트)(16)에 연결된 다수의 메모리 셀(미도시)들을 포함한다. 메모리 셀은 활성영역에 게이트(16)가 매립되는 구조를 가진다. 특히, 메모리 셀에서 매립 게이트(16)를 소자분리시키기 위해 매립 게이트(16)를 캡핑하는 캡핑 절연막은 질소가 주입되어 실리콘 대 질소의 비율이 조절된 제 1 캡핑 질화막, 제 1 질화막의 일부가 산화된 캡핑 산화막, 및 질소가 주입되어 실리콘 대 질소의 비율이 조절되며 캡핑 산화막 상에 위치하는 제 2 캡핑 질화막을 포함한다.
센스앰프(12)는 비트라인(15)과 연결되며, 셀 어레이(11)의 메모리 셀에 저장된 데이터를 감지 및 증폭한다.
로우 디코더(13)는 워드라인(매립 게이트)(16)과 연결되며, 셀 어레이(11)의 메모리 셀들을 선택적으로 턴 온/턴 오프 시키기 위한 신호를 발생시켜 선택된 특정 워드라인(매립 게이트)(16)에 인가한다.
컬럼 디코더(14)는 로우 디코더(13)에 의해 선택된 셀과 연결된 센스앰프(12)를 동작시키기 위한 구동신호를 발생시켜 센스앰프(12)에 출력한다.
도 6의 반도체 소자는 컴퓨팅 메모리(Computing Memory, 예컨대, DRAM, SRAM, DDR3 SDRAM, DDR2 SDRAM, DDR SDRAM), 컨서머 메모리(Consumer Memory, 예컨대, DDR3 SDRAM, DDR2 SDRAM, DDR SDRAM, SDR SDRAM), 그래픽 메모리(Graphics Memory, 예컨대, DDR3 SDRAM, GDDR3 SDMRA, GDDR4 SDRAM, GDDR5 SDRAM), 모바일 메모리(Mobile Memory) 등에 사용될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면이다.
반도체 모듈(200)은 모듈 기판(210) 상에 탑재된 복수개의 반도체 소자(220)들, 반도체 소자(220)가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK)를 제공받을 수 있도록 해주는 커맨드 링크(230) 및 반도체 소자(220)와 연결되어 입출력되는 데이터를 전송하는 데이터 링크(240)를 포함한다.
이때, 반도체 소자(220)는 예컨대 도 6에 대한 설명에서 예시된 반도체 소자(100)가 포함된다. 즉, 반도체 소자(220)는 활성영역에 게이트가 매립되는 구조를 가진다. 그리고, 매립 게이트를 소자분리시키기 위해 매립 게이트 상부에 위치하는 캡핑 절연막은 질소가 주입되어 실리콘 대 질소의 비율이 조절된 제 1 캡핑 질화막, 제 1 질화막의 일부가 산화된 캡핑 산화막, 및 질소가 주입되어 실리콘 대 질소의 비율이 조절되며 캡핑 산화막 상에 위치하는 제 2 캡핑 질화막을 포함한다.
커맨드 링크(230) 및 데이터 링크(240)는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 7에서는 모듈 기판(210) 전면에 8개의 반도체 소자(220)들이 탑재되어 있는 모습이 도시되었으나 모듈 기판(210)의 후면에도 동일하게 반도체 소자(220)들이 탑재될 수 있다. 즉, 모듈 기판(210)의 일측 또는 양측에 반도체 소자(220)들이 탑재될 수 있으며 탑재되는 반도체 소자(220)의 수는 도 7에 한정되지 않는다. 또한, 모듈 기판(210)의 재료 및 구조도 특별히 제한되지 않는다.
도 8은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면이다.
반도체 시스템(300)은 복수개의 반도체 소자(312)들이 탑재된 적어도 하나의 반도체 모듈(310) 및 반도체 모듈(310)과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈(310)의 동작을 제어하는 제어기(320)를 포함한다.
이러한 제어기(320)는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다.
이때, 반도체 모듈(310)은 예컨대 도 7에 예시된 반도체 모듈(200)이 사용될 수 있다.
도 9은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면이다.
컴퓨터 시스템(400)은 반도체 시스템(410) 및 프로세서(CPU)(420)를 포함한다.
반도체 시스템(410)은 컴퓨터 시스템(400)의 동작을 제어하기 위해 필요한 데이터를 저장한다. 이때, 반도체 시스템(410)은 예컨대 도 8에 예시된 반도체 시스템(300)이 사용될 수 있다. 반도체 시스템(410)은 적어도 하나의 반도체 모듈을 포함한다. 그 반도체 모듈에 포함된 반도체 소자는 활성영역에 게이트가 매립되는 구조를 가진다. 매립 게이트를 소자분리시키기 위해 매립 게이트 상부에 위치하는 캡핑 절연막은 질소가 주입되어 실리콘 대 질소의 비율이 조절된 제 1 캡핑 질화막, 제 1 질화막의 일부가 산화된 캡핑 산화막, 및 질소가 주입되어 실리콘 대 질소의 비율이 조절되며 캡핑 산화막 상에 위치하는 제 2 캡핑 질화막을 포함한다.
프로세서(420)는 반도체 시스템(410)에 저장된 데이터를 처리하여 컴퓨터 시스템(400)의 동작을 제어한다. 이러한 프로세서(420)는 통상의 컴퓨터 시스템에 사용되는 중앙처리장치와 그 기능이 동일 또는 유사하게 형성될 수 있다.
컴퓨터 시스템(400)은 모니터(432), 키보드(434), 프린터(436), 마우스(438) 등의 사용자 인터페이스 장치들을 포함할 수 있다.
도 6는 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면이다.
데이터 프로세싱 시스템(500)은 전자 시스템(미도시)에 구비되어 전자 시스템의 여러 기능들 중 특정 기능을 수행한다.
이러한 데이터 프로세싱 시스템(500)은 기판에 탑재된 적어도 하나의 반도체 소자(510)를 포함한다.
반도체 소자(510)는 전자 시스템의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 특정 기능이 수행되도록 제어하는 프로세서(미도시)를 포함한다. 즉, 반도체 소자(510)는 하나의 단위 소자(die 또는 칩)에 데이터를 저장하기 위한 수단과 그 저장된 데이터를 처리하여 전자 시스템의 특정 기능을 수행하기 위한 수단을 모두 포함한다. 이때, 셀 어레이는 비트라인 및 워드라인에 연결된 다수의 메모리 셀들을 포함한다. 메모리 셀은 게이트가 활성영역에 매립되는 구조를 가지며, 매립 게이트를 소자분리시키기 위해 매립 게이트 상부에 위치하는 캡핑 절연막은 질소가 주입되어 실리콘 대 질소의 비율이 조절된 제 1 캡핑 질화막, 제 1 질화막의 일부가 산화된 캡핑 산화막, 및 질소가 주입되어 실리콘 대 질소의 비율이 조절되며 캡핑 산화막 상에 위치하는 제 2 캡핑 질화막을 포함한다.
데이터 프로세싱 시스템(500)은 리드들(leads)(520)을 통해 전자 시스템의 다른 구성 요소(예컨대, CPU)들과 연결되어 단방향 또는 양방향으로 데이터 및 제어신호를 주고받을 수 있다.
도 11은 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면이다.
전자 시스템(600)은 적어도 하나의 데이터 프로세싱 시스템(610) 및 사용자 인터페이스(620)를 포함한다.
데이터 프로세싱 시스템(610)은 전자 시스템(600)의 여러 기능들 중 특정 기능을 수행하며, 기판에 탑재된 적어도 하나의 반도체 소자를 포함한다. 그리고, 반도체 소자는 전자 시스템(600)의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 기능을 제어하는 프로세서(미도시)를 포함한다. 이때, 셀 어레이는 비트라인 및 워드라인(매립 게이트)에 연결된 다수의 메모리 셀들을 포함한다. 메모리 셀은 게이트가 활성영역에 매립되는 구조를 가지며, 매립 게이트를 소자분리시키기 위해 매립 게이트 상부에 위치하는 캡핑 절연막은 질소가 주입되어 실리콘 대 질소의 비율이 조절된 제 1 캡핑 질화막, 제 1 질화막의 일부가 산화된 캡핑 산화막, 및 질소가 주입되어 실리콘 대 질소의 비율이 조절되며 캡핑 산화막 상에 위치하는 제 2 캡핑 질화막을 포함한다.
사용자 인터페이스(620)는 사용자와 데이터 프로세싱 시스템(610) 간의 인터페이스를 제공한다. 사용자 인터페이스(620)는 전자 장치에 일체형으로 설치된 키패드, 터치 스크린, 스피커 등을 포함한다.
이러한 전자 장치(600)는 컴퓨터, 가전제품, 공장자동화 시스템, 엘리베이터, 휴대폰 등 각종 전자·정보·통신 기기에 구비된 임베디드 시스템(embedded system)을 포함한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시 예에서는 활성영역이 워드라인(게이트)과 비스듬히 교차되는 6F2의 구조에 대해 설명하였으나, 이는 본 발명의 실시 예에서 불과할 뿐 본 발명이 이러한 구조에 한정되는 것은 아니다. 즉, 본 발명은 게이트가 활성영역에 매립되는 매립 게이트가 사용되는 모든 구조에 적용될 수 있다.
101 : 반도체 기판 102 : 활성영역
103 : 접합영역 105 : 하드마스크막
107, 114 : 트렌치 109 : 게이트 절연막
111 : 베리어메탈 115, 125 : 제 1 게이트 전극
117, 127 : 베리어막 121, 131 : 제 2 게이트 전극
140 : 감광막 133 : 스토리지 노드 콘택
135 : 비트라인 콘택 137 : 질화막
123 : 실링막
100 : 반도체 소자 110 : 셀 어레이
112 : 비트라인 120 : 센스앰프
130 : 로우 디코더 140 : 컬럼 디코더
200, 310 : 반도체 모듈 210 : 모듈 기판
220 : 커맨드 링크 230 : 데이터 링크
300, 410 : 반도체 시스템 320 : 제어기
400 : 컴퓨터 시스템 420 : 프로세서
432 : 모니터 434 : 키보드
436 : 프린터 438 : 마우스
500, 610 : 회로 모듈 520 : 리드
620 : 사용자 인터페이스

Claims (27)

  1. 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지며,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮게 형성되는 단차 구조를 가지며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 위치하는 반도체 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 위치하는 베리어막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 베리어막은 질소가 포함된 메탈층인 것을 특징으로 하는 반도체 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제 1 게이트 전극은,
    상기 접합영역과 인접한 양측부가 상기 양측부 사이의 중앙부보다 낮은 높이를 갖는 대칭적 단차 구조를 갖는 것을 특징으로 하는 반도체 소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제 1 게이트 전극은,
    상기 양측부의 상부면은 상기 접합영역과 중첩되지 않는 높이를 가지며, 상기 중앙부의 상부면은 상기 접합영역과 중첩되는 높이를 갖는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극은,
    스토리지 노드 콘택과 인접한 영역의 상부면이 비트라인 콘택과 인접한 영역의 상부면보다 낮은 높이를 갖는 비대칭적 단차 구조를 갖는 것을 특징으로 하는 반도체 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 제 1 게이트 전극은,
    상기 스토리지 노드 콘택과 인접한 영역의 상부면은 상기 접합영역과 중첩되지 않는 높이를 가지며, 상기 비트라인 콘택과 인접한 영역의 상부면은 상기 접합영역과 중첩되는 높이를 갖는 것을 특징으로 하는 반도체 소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제 1 게이트 전극은 메탈을 포함하고, 상기 제 2 게이트 전극은 폴리를 포함하는 것을 특징으로 하는 반도체 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제 1 게이트 전극은 베리어 메탈(barrier metal)과 텅스텐(W)의 적층 구조를 가지는 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판의 게이트 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 매립되는 제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계; 및
    상기 제 1 게이트 전극 상부에 상기 트렌치의 양 측벽 상부에 형성된 접합영역과 중첩되도록 제 2 게이트 전극을 형성하는 단계를 포함하되,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮은 높이를 갖도록 식각되며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 형성되고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지는 반도체 소자 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는,
    상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부보다 낮은 높이를 갖도록 대칭적으로 상기 제 1 게이트 전극을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는,
    상기 접합영역과 인접한 양측부의 상부면은 상기 접합영역과 중첩되지 않는 높이를 가지며, 상기 양측부 사이의 중앙부의 상부면은 상기 접합영역과 중첩되는 높이를 갖도록 상기 제 1 게이트 전극을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 반도체 기판의 게이트 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 매립되는 제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계; 및
    상기 제 1 게이트 전극 상부에 상기 트렌치의 양 측벽 상부에 형성된 접합영역과 중첩되도록 제 2 게이트 전극을 형성하는 단계를 포함하되,
    상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는,
    스토리지 노드 콘택과 인접한 영역의 상부면이 비트라인 콘택과 인접한 영역의 상부면보다 낮아지도록 비대칭적으로 상기 제 1 게이트 전극을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 13에 있어서,
    상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는,
    상기 스토리지 노드 콘택과 인접한 영역의 상부면이 상기 접합영역과 중첩되지 않는 높이를 가지며, 상기 비트라인 콘택과 인접한 영역의 상부면은 상기 접합영역과 중첩되는 높이를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 제 1 게이트 전극을 형성하는 단계 전에,
    상기 트렌치의 단차를 따라 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 제 1 게이트 전극을 형성하는 단계는,
    상기 게이트 절연막 상부에 단차를 따라 금속장벽막을 형성하는 단계; 및
    상기 금속장벽막 상부에 제 1 게이트 물질을 매립하여 상기 제 1 게이트 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 제 1 게이트 전극의 적어도 일측부를 일정 깊이로 식각하는 단계는,
    상기 제 1 게이트 전극의 적어도 일측부를 식각할 때 상기 금속장벽막의 적어도 일측부를 함께 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 제 2 게이트 전극을 형성하는 단계 전에,
    상기 제 1 게이트 전극 상부에 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 18에 있어서,
    상기 베리어막을 형성하는 단계는,
    상기 제 1 게이트 전극 상부에 질소 이온을 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 18에 있어서,
    상기 베리어막은 질소가 포함된 메탈층으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 제 1 게이트 전극은 메탈을 포함하고, 상기 제 2 게이트 전극은 폴리를 포함하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  22. 비트라인 및 워드라인에 연결된 복수개의 셀들을 포함하는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프;
    상기 워드라인에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및
    상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며,
    상기 셀은
    반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지며,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮게 형성되는 단차 구조를 가지며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 위치하는 반도체 소자.
  23. 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈에 있어서,
    상기 반도체 소자는
    반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지며,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮게 형성되는 단차 구조를 가지며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 위치하는 반도체 모듈.
  24. 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하는 반도체 시스템에 있어서,
    상기 반도체 소자는
    반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지며,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮게 형성되는 단차 구조를 가지며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 위치하는 반도체 시스템.
  25. 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하는 컴퓨터 시스템에 있어서,
    상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하며,
    상기 반도체 소자는
    반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지며,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮게 형성되는 단차 구조를 가지며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 위치하는 컴퓨터 시스템.
  26. 기판에 탑재된 적어도 하나의 반도체 소자를 포함하는 데이터 프로세싱 시스템에 있어서,
    상기 반도체 소자는
    반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지며,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮게 형성되는 단차 구조를 가지며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 위치하는 데이터 프로세싱 시스템.
  27. 적어도 하나의 데이터 프로세싱 시스템을 갖는 전자 시스템에 있어서,
    상기 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며,
    상기 반도체 소자는
    반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며 상부면에 단차가 형성된 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 단일체로 이루어지며,
    상기 제 1 게이트 전극은 상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부의 상부면보다 낮게 형성되는 단차 구조를 가지며,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 상기 양측부의 상부면 및 상기 중앙부의 상부면을 모두 덮도록 상기 제 1 게이트 전극 상부에 위치하는 전자 시스템.
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