KR20220039262A - 리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법에 관해 개시되어 있다. 개시된 반도체 소자는 반도체 활성 영역 내 복수의 리세스 영역이 형성되고, 상기 복수의 리세스 영역 사이에 소스 또는 드레인 영역이 정의된 기판; 상기 복수의 리세스 영역 각각의 측면과 저면 상에 배치된 게이트 절연층; 상기 복수의 리세스 영역 각각의 내부에서 상기 게이트 절연층 상에 배치된 리세스 게이트; 상기 복수의 리세스 영역 각각의 내부에서 상기 리세스 게이트의 상부에 배치된 절연성 캡핑층; 상기 절연성 캡핑층의 측면과 상기 게이트 절연층의 측면 사이에 배치되어 상기 소스 또는 드레인 영역의 측면과 대향하는 금속성 삽입층; 상기 금속성 삽입층과 상기 리세스 게이트 사이에 배치되어, 상기 금속성 삽입층을 상기 리세스 게이트로부터 전기적으로 분리시키는 중간 절연층을 포함할 수 있다.

Description

리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법{Semiconductor device including recess gate structure and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
현재 상용화 되어 있는 MOSFET(metal-oxide-semiconductor field-effect transistor) 반도체 소자는 전류가 흐를 수 있는 채널 형성을 위한 게이트와 이를 통해 전류를 전달하는 역할을 하는 소스와 드레인으로 이루어져 있으며, DRAM(dynamic random access memory)이나 논리 소자와 같은 다양한 반도체 제품에 사용되고 있다.
최근 반도체 소자의 고집화를 위하여, DRAM의 경우, 코어 셀(core cell)에서의 MOSFET은 단채널 효과(short channel effect)를 극복하기 위해 게이트(gate)가 실리콘(Si) 내부로 매립되어 있는 매립형 게이트 구조인 리세스 게이트 구조를 사용할 수 있다. 그러나, 리세스 게이트 구조를 적용하더라도 지속적인 스케일 다운(scaling down)에 따른 소자 미세화로 인해 소스와 드레인의 정밀한 공정이 어려워지고, 소스와 드레인의 외부와의 연결을 위한 비아 또는 플러그와 같은 배선 구조와의 접촉 면적 감소로 인해 외부 기생 저항(external parasitic resistance)이 증가하는 문제가 발생한다. 이러한 문제점이 소자의 소형화를 어렵게 하는 한계로 작용하고 있다.
상기 외부 기생 저항의 문제를 해결하기 위해, 고농도로 도핑된 소스와 드레인을 형성하여 접촉 저항(contact resistivity)을 감소시키고 도통 전류(즉, on-state current) 특성을 향상시키는 기법들이 시도되고 있으나, 소스와 드레인의 면적이 감소함에 따라 공정 개발에 어려움이 있다. 또한, 상기 외부 기생 저항을 감소시키기 위해 소스와 드레인을 고농도로 도핑한 경우, 실리콘(Si) 자체의 도펀트(dopant)에 대한 용해도(solubility)와 확산성(diffusibility)으로 인해 도핑 농도를 증가시키는데 한계가 있을 수 있으며, 고농도 도핑은 소자간 편차와 후속 열처리 공정에서 불량을 초래하는 문제점도 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 영역(소스/드레인 영역)에 고농도 도핑 공정을 적용하지 않더라도 유효한 도핑 농도(즉, 가상의 도핑 농도)를 효과적으로 증가시킴으로써 온-커런트(on-current) 특성을 용이하게 향상시키고 소자간 편차가 없이 고집적화를 달성할 수 있는 리세스 게이트 구조를 갖는 반도체 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기한 리세스 게이트 구조를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 복수의 리세스 영역이 형성되고, 상기 복수의 리세스 영역 사이에 소스/드레인으로 작용하는 복수의 반도체 영역이 정의된 기판; 상기 복수의 리세스 영역 각각의 내면에 배치된 게이트 절연층; 상기 복수의 리세스 영역 각각의 내부에서 상기 게이트 절연층 상에 배치된 리세스 게이트; 상기 복수의 리세스 영역 각각의 내부에서 상기 리세스 게이트 위쪽에 배치된 절연성 캡핑층; 상기 리세스 게이트와 상기 절연성 캡핑층 사이에 배치된 것으로, 상기 절연성 캡핑층의 하면 및 측면을 따라 연장된 금속성 삽입층; 및 상기 금속성 삽입층과 상기 리세스 게이트 사이에 이들을 상호 전기적으로 절연하도록 배치된 중간 절연층을 포함하는 반도체 소자가 제공된다.
상기 금속성 삽입층은 그에 인접한 상기 반도체 영역의 에너지 밴드를 변화시키고, 상기 반도체 영역의 유효 도핑 농도를 증가시키도록 구성될 수 있다.
상기 금속성 삽입층은 상기 반도체 소자의 온-커런트(on-current)를 증가시키도록 구성될 수 있다.
상기 복수의 리세스 영역은 상호 인접한 제 1 리세스 영역 및 제 2 리세스 영역을 포함할 수 있고, 상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역을 포함할 수 있으며, 상기 제 1 리세스 영역 내에 제 1 금속성 삽입층이 구비될 수 있고, 상기 제 2 리세스 영역 내에 제 2 금속성 삽입층이 구비될 수 있고, 상기 제 1 및 제 2 금속성 삽입층에 의해 상기 제 1 반도체 영역의 전체 영역에서 그의 에너지 밴드가 변화될 수 있다.
상기 복수의 반도체 영역 각각은 약 10 nm 미만의 길이를 가질 수 있다.
상기 복수의 반도체 영역은 n형 반도체 영역일 수 있고, 상기 금속성 삽입층은 상기 n형 반도체 영역의 일함수 보다 낮은 일함수를 가질 수 있다. 상기 금속성 삽입층은 Ti, TiN, Ta, TaN, Al, Zr, TiW, Er, ErC2 및 Gd 중 적어도 하나를 포함할 수 있다.
상기 복수의 반도체 영역은 p형 반도체 영역일 수 있고, 상기 금속성 삽입층은 상기 p형 반도체 영역의 일함수 보다 높은 일함수를 가질 수 있다. 상기 금속성 삽입층은 Au, Pt, Pd, Ni 및 Co 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연층은 약 6.5 nm 이하의 두께를 가질 수 있다.
상기 복수의 리세스 영역은 제 1 리세스 영역, 제 2 리세스 영역 및 제 3 리세스 영역을 포함할 수 있고, 상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역과 상기 제 2 및 제 3 리세스 영역 사이에 배치된 제 2 반도체 영역을 포함할 수 있고, 상기 제 1 리세스 영역 내에 제 1 리세스 게이트가 구비될 수 있고, 상기 제 2 리세스 영역 내에 제 2 리세스 게이트가 구비될 수 있고, 상기 제 3 리세스 영역 내에 제 3 리세스 게이트가 구비될 수 있으며, 상기 제 1 리세스 게이트는 패싱 게이트(passing gate)일 수 있고, 상기 제 2 및 제 3 리세스 게이트는 셀 게이트(cell gate)일 수 있다.
본 발명의 다른 실시예에 따르면, 복수의 리세스 영역이 형성된 기판을 마련하는 단계; 상기 복수의 리세스 영역 각각의 내면에 게이트 절연층을 형성하는 단계; 상기 복수의 리세스 영역 각각의 내부에서 상기 게이트 절연층 상에 배치된 리세스 게이트를 형성하는 단계; 상기 복수의 리세스 영역 각각의 내부에서 상기 리세스 게이트 상에 배치된 중간 절연층을 형성하는 단계; 상기 복수의 리세스 영역 각각의 내부에서 상기 중간 절연층 상에 배치된 금속성 삽입층을 형성하는 단계; 상기 복수의 리세스 영역 각각의 내부에서 상기 금속성 삽입층 상에 배치된 절연성 캡핑층을 형성하는 단계; 및 상기 복수의 리세스 영역 사이의 상기 기판 영역 내에 소스/드레인으로 작용하는 복수의 반도체 영역을 형성하는 단계를 포함하고, 상기 금속성 삽입층은 상기 절연성 캡핑층의 하면 및 측면을 따라 연장되도록 구비되고, 상기 중간 절연층은 상기 금속성 삽입층과 상기 리세스 게이트 사이에 이들을 상호 전기적으로 절연하도록 배치된 반도체 소자의 제조 방법이 제공된다.
상기 금속성 삽입층은 그에 인접한 상기 반도체 영역의 에너지 밴드를 변화시키고, 상기 반도체 영역의 유효 도핑 농도를 증가시키도록 구성될 수 있다.
상기 금속성 삽입층은 상기 반도체 소자의 온-커런트(on-current)를 증가시키도록 구성될 수 있다.
상기 복수의 리세스 영역은 상호 인접한 제 1 리세스 영역 및 제 2 리세스 영역을 포함할 수 있고, 상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역을 포함할 수 있으며, 상기 제 1 리세스 영역 내에 제 1 금속성 삽입층이 구비될 수 있고, 상기 제 2 리세스 영역 내에 제 2 금속성 삽입층이 구비될 수 있고, 상기 제 1 및 제 2 금속성 삽입층에 의해 상기 제 1 반도체 영역의 전체 영역에서 그의 에너지 밴드가 변화될 수 있다.
상기 복수의 반도체 영역 각각은 약 10 nm 미만의 길이를 가질 수 있다.
상기 복수의 반도체 영역은 n형 반도체 영역일 수 있고, 상기 금속성 삽입층은 상기 n형 반도체 영역의 일함수 보다 낮은 일함수를 가질 수 있다.
상기 복수의 반도체 영역은 p형 반도체 영역일 수 있고, 상기 금속성 삽입층은 상기 p형 반도체 영역의 일함수 보다 높은 일함수를 가질 수 있다.
상기 복수의 리세스 영역은 제 1 리세스 영역, 제 2 리세스 영역 및 제 3 리세스 영역을 포함할 수 있고, 상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역과 상기 제 2 및 제 3 리세스 영역 사이에 배치된 제 2 반도체 영역을 포함할 수 있고, 상기 제 1 리세스 영역 내에 제 1 리세스 게이트가 구비될 수 있고, 상기 제 2 리세스 영역 내에 제 2 리세스 게이트가 구비되고, 상기 제 3 리세스 영역 내에 제 3 리세스 게이트가 구비될 수 있으며, 상기 제 1 리세스 게이트는 패싱 게이트(passing gate)일 수 있고, 상기 제 2 및 제 3 리세스 게이트는 셀 게이트(cell gate)일 수 있다.
본 발명의 실시예들에 따르면, 반도체 영역에 고농도 도핑 공정을 적용하지 않더라도 유효한 도핑 농도(즉, 가상의 도핑 농도)를 효과적으로 높여줌으로써 온-커런트(on-current) 특성 등을 용이하게 향상시킬 수 있는 리세스 게이트 구조를 구비한 반도체 소자를 구현할 수 있다. 특히, 전하-플라즈마 효과(charge-plasma effect)를 이용해서 반도체 영역(소스/드레인 영역)의 에너지 밴드를 변화시킴으로써, 상기 반도체 영역의 유효 도핑 농도(즉, 가상의 도핑 농도)를 용이하게 증가시킬 수 있는 리세스 게이트 구조를 갖는 반도체 소자를 구현할 수 있다.
이러한 본 발명의 실시예들에 따르면, 전하-플라즈마 효과를 통해 소스/드레인의 고농도 도핑 공정의 한계를 극복하고 소자의 도통 전류(즉, on-state current)를 증가시킬 수 있고, 동시에 낮은 도핑 농도에서도 높은 성능을 얻을 수 있다. 이와 관련해서, RDF(random dopant fluctuation) 등의 한 웨이퍼 내 공정으로 인한 소자 간 편차(variation) 문제를 완화할 수 있다. 따라서, 본 발명의 실시예들에 따른 기술은 소스와 드레인 공정 난이도 상승으로 인한 소자 소형화의 한계를 극복할 수 있는 기술이 될 수 있다. 아울러, 본 발명의 실시예들에 따른 기술을 사용할 경우, 도통 전류 증가를 통해 낮은 인가 전압에서도 동작 특성이 유지될 수 있는 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 것으로, 리세스 게이트 구조를 구비한 반도체 소자를 보여주는 단면도이다.
도 2는 비교예에 따른 것으로, 리세스 게이트 구조를 구비한 반도체 소자를 보여주는 단면도이다.
도 3은 도 2를 참조하여 설명한 비교예에 따른 반도체 소자에서 반도체 영역과 게이트 절연층 및 절연성 캡핑층의 에너지 밴드 다이어그램(energy band diagram)을 보여주는 도면이다.
도 4는 도 1을 참조하여 설명한 실시예에 따른 반도체 소자에서 반도체 영역과 게이트 절연층 및 금속성 삽입층의 에너지 밴드 다이어그램을 보여주는 도면이다.
도 5는 도 1을 참조하여 설명한 실시예에 따른 반도체 소자에서 반도체 영역과 게이트 절연층 및 금속성 삽입층의 에너지 밴드 다이어그램을 보여주는 도면이다.
도 6는 도 1을 참조하여 설명한 실시예에 따른 반도체 소자에서 반도체 영역의 길이가 상당히 큰 경우, 반도체 영역과 게이트 절연층 및 금속성 삽입층이 가질 수 있는 에너지 밴드 다이어그램을 예시적으로 보여주는 도면이다.
도 7은 금속과 반도체의 접합(접촉) 시, 전하-플라즈마 효과에 의해 상기 반도체의 에너지 밴드가 변화(즉, bending)되는 현상을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 소자의 게이트 전압에 따른 드레인 전류의 변화 특성을 평가한 결과를 보여주는 그래프이다.
도 9는 도 8의 결과로부터 얻어진 것으로, 사용하는 금속성 삽입층의 일함수에 따른 반도체 소자의 온-커런트(on-current)의 변화를 보여주는 그래프이다.
도 10 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 게이트 전압에 따른 드레인 전류의 변화 특성을 평가한 결과를 보여주는 그래프이다.
도 13a 내지 도 13g는 본 발명의 일 실시예에 따른 것으로, 리세스 게이트 구조를 구비한 반도체 소자의 제조 방법을 보여주는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 것으로, 리세스 게이트 구조를 구비한 반도체 소자를 보여주는 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자는 기판(SUB10)을 구비할 수 있다. 기판(SUB10)에는 복수의 리세스 영역(R10)이 형성될 수 있다. 복수의 리세스 영역(R10)은 기판(SUB10)의 상면으로부터 리세스된 영역일 수 있다. 복수의 리세스 영역(R10) 사이에 소스/드레인으로 작용하는 복수의 반도체 영역(A10)이 정의될 수 있다. 복수의 반도체 영역(A10)은 기판(SUB10)의 일부로 볼 수 있다. 복수의 반도체 영역(A10)은 불순물로 도핑된 영역, 즉, 불순물 영역(도핑 영역)일 수 있다. 기판(SUB10)에는 절연성 영역(N10)이 구비될 수 있고, 또한, 웰 영역(well region)(W10)이 구비될 수 있다. 절연성 영역(N10)은 웰 영역(W10)을 정의하도록 구비될 수 있고, 웰 영역(W10) 상에 복수의 반도체 영역(A10)이 구비될 수 있다. 웰 영역(W10)은 소정의 불순물로 도핑된 반도체 영역일 수 있다. 예를 들어, 웰 영역(W10)은 p형 불순물로 도핑된 영역일 수 있고, 이 경우, 복수의 반도체 영역(A10)은 n형 불순물로 도핑된 영역일 수 있다. 또는, 웰 영역(W10)은 n형 불순물로 도핑된 영역일 수 있고, 이 경우, 복수의 반도체 영역(A10)은 p형 불순물로 도핑된 영역일 수 있다. 웰 영역(W10) 및 복수의 반도체 영역(A10)은, 예컨대, Si을 포함할 수 있다. 절연성 영역(N10)은, 예컨대, SiO2를 포함하거나, 그 밖에 다른 절연 물질을 포함할 수도 있다. 절연성 영역(N10)은 소자 분리를 위한 Sallow Trench Insulator(STI) 구조일 수 있으며, 기판(SUB10)은 비제한적 예로서, 실리콘, 실리콘/저머늄의 Ⅳ족 기판, 또는 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 화합물 기판일 수 있으며, 바디 효과를 억제하기 위한 SOI(silicon-on-insulator)와 같은 적층 구조를 갖는 반도체 기판일 수 있다.
복수의 리세스 영역(R10) 각각의 측면과 저면을 포함하는 내면 상에 게이트 절연층(GN10)이 구비될 수 있다. 게이트 절연층(GN10)은, 예를 들어, SiO2를 포함하거나, 이를 대체하여, high-k 물질과 같은 다른 절연 물질을 포함할 수 있다. 일반적인 트랜지스터 소자에서 게이트 절연 물질로 사용될 수 있는 물질은 게이트 절연층(GN10)의 물질로 적용될 수 있다. 게이트 절연층(GN10)은 얇은 두께로 리세스 영역(R10)의 내면을 따라 실질적으로 컨포멀하게(conformally) 형성될 수 있다. 복수의 리세스 영역(R10) 각각의 내부에서 게이트 절연층(GN10) 상에 리세스 게이트(G10)가 구비될 수 있다. 리세스 게이트(G10)는 리세스 영역(R10)의 하부 영역을 채우도록 구비될 수 있다. 리세스 게이트(G10)는 소정의 도전 물질로 형성될 수 있다. 리세스 게이트(G10)는 리세스 게이트 전극이라고 할 수 있다.
복수의 리세스 영역(R10) 각각의 내부에서 리세스 게이트(G10) 위쪽에 절연성 캡핑층(NC10)이 구비될 수 있다. 절연성 캡핑층(NC10)은 리세스 영역(R10)의 상부 영역에 구비될 수 있다. 절연성 캡핑층(NC10)은, 예를 들어, SixNy (예를 들면, Si3N4임)로 형성될 수 있다. 그러나, 절연성 캡핑층(NC10)의 물질은 다양하게 변화될 수 있다.
복수의 리세스 영역(R10) 각각의 내부에서 리세스 게이트(G10)와 절연성 캡핑층(NC10) 사이에 금속성 삽입층(M10)이 구비될 수 있다. 금속성 삽입층(M10)은 절연성 캡핑층(NC10)의 측면과 게이트 절연층(GN10)의 측면 사이에 배치될 수 있다. 다른 실시예에서, 도 1에 도시된 것과 같이, 금속성 삽입층(M10)은 절연성 캡핑층(NC10)의 측면과 게이트 절연층(GN10)의 측면 사이의 일부로부터 연장되어 상기 절연성 캡핑층(NC10)의 하부와 후술될 중간 절연층(NN10)의 상부로 연장될 수도 있다.
금속성 삽입층(M10)은 금속이나 금속성 물질로 형성될 수 있다. 금속성 삽입층(M10)은 상당히 얇은 두께, 예컨대, 약 20 nm 이하의 두께 또는 약 10 nm 이하의 두께로 형성될 수 있다.
복수의 리세스 영역(R10) 각각의 내부에서 금속성 삽입층(M10)과 리세스 게이트(G10) 사이에 배치되어, 금속성 삽입층(M10)과 리세스 게이트(G10)을 상호 전기적으로 절연시키는 중간 절연층(NN10)이 구비될 수 있다. 따라서, 금속성 삽입층(M10)은 리세스 게이트(G10)와 전기적으로 연결되지 않고 절연될 수 있다. 금속성 삽입층(M10)은 전기적으로 플로팅(floating)될 수 있다. 중간 절연층(NN10)은, 예를 들어, SixNy (ex, Si3N4)로 형성될 수 있지만, 그 밖에 다른 절연 물질로 형성될 수도 있다. 중간 절연층(NN10)의 물질은 절연성 캡핑층(NC10)의 물질과 동일할 수 있지만, 다를 수도 있다.
복수의 리세스 영역(R10)은, 예컨대, 상호 이격된 제 1 리세스 영역(R11), 제 2 리세스 영역(R12), 제 3 리세스 영역(R13) 및 제 4 리세스 영역(R14)을 포함할 수 있다. 제 1 리세스 영역(R11)은 웰 영역(W10)의 일측에 있는 절연성 영역(N10)에 구비될 수 있고, 제 4 리세스 영역(R14)은 웰 영역(W10)의 타측에 있는 절연성 영역(N10)에 구비될 수 있다. 제 1 리세스 영역(R11) 및 제 4 리세스 영역(R14) 각각은 웰 영역(W10)에 접하거나 근접하도록 배치될 수 있다. 제 2 리세스 영역(R12) 및 제 3 리세스 영역(R13)은 제 1 리세스 영역(R11)과 제 4 리세스 영역(R14) 사이에서 웰 영역(W10)으로 삽입되도록 구비될 수 있다. 제 1 리세스 영역(R11)과 제 4 리세스 영역(R14)의 깊이는 제 2 리세스 영역(R12)과 제 3 리세스 영역(R13)의 깊이 보다 깊을 수 있다. 여기서, 제 1 내지 제 4 리세스 영역(R11∼R14)의 넘버링 순서는 예시적인 것이고 달라질 수 있다.
복수의 반도체 영역(A10)은 제 1 및 제 2 리세스 영역(R11, R12) 사이에 배치된 제 1 반도체 영역(A11)과 제 2 및 제 3 리세스 영역(R12, R13) 사이에 배치된 제 2 반도체 영역(A12), 그리고, 제 3 및 제 4 리세스 영역(R13, R14) 사이에 배치된 제 3 반도체 영역(A13)을 포함할 수 있다. 제 1 반도체 영역(A11)은 제 1 소스 영역일 수 있고, 제 2 반도체 영역(A12)은 드레인 영역(공통 드레인 영역)일 수 있으며, 제 3 반도체 영역(A13)은 제 2 소스 영역일 수 있다.
제 1 리세스 영역(R11) 내에 배치된 리세스 게이트(G10)는 제 1 리세스 게이트(G11)라 할 수 있고, 제 2 리세스 영역(R12) 내에 배치된 리세스 게이트(G10)는 제 2 리세스 게이트(G12)라 할 수 있고, 제 3 리세스 영역(R13) 내에 배치된 리세스 게이트(G10)는 제 3 리세스 게이트(G13)라 할 수 있으며, 제 4 리세스 영역(R14) 내에 배치된 리세스 게이트(G10)는 제 4 리세스 게이트(G14)라 할 수 있다. 여기서, 제 1 및 제 4 리세스 게이트(G11, G14)는 패싱 게이트(passing gate)일 수 있고, 제 2 및 제 3 리세스 게이트(G12, G13)는 셀 게이트(cell gate)일 수 있다.
본 발명의 실시예에서 금속성 삽입층(M10)은 금속성 삽입층(M10)에 인접하여대향하는 소스 또는 드레인 영역인 반도체 영역(A10)의 에너지 밴드(energy band) 구조를 변화시키고, 반도체 영역(A10)의 유효 도핑 농도(즉, 가상의 도핑 농도)를 증가시키도록 구성될 수 있다. 금속성 삽입층(M10)은 에너지 밴드를 변화시킴으로써, 전하-플라즈마 효과(charge-plasma effect)를 이용해서 그에 인접한 반도체 영역(A10)의 반도체 영역(A10)의 유효 도핑 농도(즉, 가상의 도핑 농도)를 증가시키는 역할을 할 수 있다. 이러한 금속성 삽입층(M10)에 의해 반도체 소자의 온-커런트(on-current)가 효과적으로 증가될 수 있다. 금속성 삽입층(M10)의 역할 및 작용에 대해서는 추후에 도 4 및 도 5를 참조하여 보다 상세하게 설명한다.
복수의 반도체 영역(A10)이 n형 반도체 영역인 경우, 금속성 삽입층(M10)은 상기 n형 반도체 영역의 일함수 보다 낮은 일함수를 가질 수 있다. 이 경우, 금속성 삽입층(M10)에 의한 반도체 영역(A10)의 도핑 농도 증가 효과가 보다 잘 나타날 수 있다. 이때, 금속성 삽입층(M10)은, 예를 들어, Ti, TiN, Ta, TaN, Al, Zr, TiW, Er, ErC2 및 Gd 중 적어도 하나를 포함할 수 있다. Er 혹은 ErC2의 일함수는 약 3.9 eV 일 수 있고, Ti의 일함수는 약 4.33 eV 일 수 있고, TiN의 일함수는 약 4.5 eV 일 수 있다. 일함수가 본 발명과 관련된 시뮬레이션에서의 3.4 eV 보다 높더라도, 반도체 영역(A10)(즉, 소스/드레인 영역)의 길이가 작아진다면, 사용이 가능할 수 있다. 복수의 반도체 영역(A10)이 n형 반도체 영역인 경우, 도 1의 반도체 소자는 n형 MOSFET 소자라 할 수 있다.
복수의 반도체 영역(A10)이 p형 반도체 영역인 경우, 금속성 삽입층(M10)은 상기 p형 반도체 영역의 일함수 보다 높은 일함수를 가질 수 있다. 이 경우, 금속성 삽입층(M10)에 의한 반도체 영역(A10)의 도핑 농도 증가 효과가 보다 잘 나타날 수 있다. 이때, 금속성 삽입층(M10)은, 예를 들어, Au, Pt, Pd, Ni 및 Co 중 적어도 하나를 포함할 수 있다. 복수의 반도체 영역(A10)이 p형 반도체 영역인 경우, 도 1의 반도체 소자는 p형 MOSFET 소자라 할 수 있다.
여기서, 금속성 삽입층(M10)의 물질로 제시한 구체적인 물질들은 예시적인 것이고, 그 밖에도 금속성 산화물(metallic oxide)이나 도핑된 폴리실리콘 등 다른 물질들을 금속성 삽입층(M10)의 물질로 적용할 수 있다. 도핑된 폴리실리콘의 경우, 도핑 농도에 따라 일함수의 조절이 가능할 수 있다.
부가적으로, 복수의 반도체 영역(A10)은 깊이 방향으로 소정 두께 만큼 리세스될 수도 있다. 이 경우, 반도체 영역(A10)의 상면의 높이는 절연성 캡핑층(NC10)의 상면의 높이 보다 낮을 수 있다. 또한, 게이트 절연층(GN10)의 상부의 측면 일부가 노출될 수 있다.
도 2는 비교예에 따른 것으로, 리세스 게이트 구조를 구비한 반도체 소자를 보여주는 단면도이다.
도 2를 참조하면, 비교예에 따른 반도체 소자는 도 1의 구조에서 금속성 삽입층(M10) 및 중간 절연층(NN10)이 배제된 구조를 갖는다. 이때, 절연성 캡핑층(NC20)은 리세스 게이트(G10) 상에 리세스 영역(R10)의 상부 영역을 채우도록 구비될 수 있다. 절연성 캡핑층(NC20)의 하면은 리세스 게이트(G10)의 상면에 접촉되고, 절연성 캡핑층(NC20)의 측면은 게이트 절연층(GN10)의 내측면에 접촉된다. 절연성 캡핑층(NC20)은 게이트 절연층(GN10)을 사이에 두고 반도체 영역(A20)과 마주할 수 있다. 복수의 반도체 영역(A20)은 제 1 반도체 영역(A21), 제 2 반도체 영역(A22) 및 제 3 반도체 영역(A23)을 구비할 수 있다. 제 1 반도체 영역(A21)은 제 1 소스 영역일 수 있고, 제 2 반도체 영역(A22)은 드레인 영역(공통 드레인 영역)일 수 있으며, 제 3 반도체 영역(A23)은 제 2 소스 영역일 수 있다. 그 밖에 나머지 구성요소는 도 1을 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 3은 도 2를 참조하여 설명한 비교예에 따른 반도체 소자에서 반도체 영역(A20)과 게이트 절연층(GN10) 및 절연성 캡핑층(NC20)의 에너지 밴드 다이어그램(energy band diagram)을 보여준다. 도 3은 반도체 영역(A20)이 n형 반도체 영역인 경우이다. 여기서, 참조부호 EC는 전도대의 최소 에너지 레벨(lowest energy level of conduction band)(즉, conduction band edge)를 나타내고, EF는 페르미 레벨(Fermi level)을 나타낸다. 이는 도 4 내지 도 7에서도 마찬가지이다.
도 3을 참조하면, 비교예에 따른 반도체 소자에서는 절연성 캡핑층(NC20)이 반도체 영역(A20)의 에너지 밴드에 영향을 주지 않기 때문에, 반도체 영역(A20)은 평형 상태의 에너지 밴드를 유지한다. 절연성 캡핑층(NC20)과 반도체 영역(A20) 사이에 전하-플라즈마 효과(charge-plasma effect)는 발생하지 않는다.
도 4는 도 1을 참조하여 설명한 실시예에 따른 반도체 소자에서 반도체 영역(A10)과 게이트 절연층(GN10) 및 금속성 삽입층(M10)의 에너지 밴드 다이어그램을 보여준다. 도 4는 반도체 영역(A10)이 n형 반도체 영역인 경우이다.
도 4를 참조하면, 반도체 영역(A10) 양측에 금속성 삽입층(M10)이 배치될 수 있고, 반도체 영역(A10)과 각각의 금속성 삽입층(M10) 사이에 게이트 절연층(GN10)이 배치될 수 있다. 게이트 절연층(GN10)의 두께는 상당히 얇을 수 있다. 이 경우, 금속성 삽입층(M10)과 반도체 영역(A10) 사이에 전하-플라즈마 효과(charge-plasma effect)가 발생할 수 있다. 그 결과, 금속성 삽입층(M10)에 의해 반도체 영역(A10)의 에너지 밴드가 변화될 수 있다. 반도체 영역(A10)의 EC가 아래쪽으로 내려가면서 EF 보다 낮아질 수 있다. 반도체 영역(A10)의 양쪽에 금속성 삽입층(M10)이 배치되므로, 반도체 영역(A10)의 양측으로부터 금속성 삽입층(M10)에 의한 전하-플라즈마 효과가 발생할 수 있다. 이때, 반도체 영역(A10)의 길이(도면상 수평 방향으로의 길이), 즉, 두 개의 게이트 절연층(GN10) 사이의 거리(수평 거리)가 작은 경우, 두 개의 금속성 삽입층(M10)에 의해 반도체 영역(A10)의 전체 영역에서 에너지 밴드가 변화될 수 있다. 따라서, 반도체 영역(A10)의 실질적인 전체 영역에서 EC가 EF 보다 낮아질 수 있다. 이는 반도체 영역(A10)의 유효 도핑 농도(즉, 가상의 도핑 농도)가 증가된 것을 의미할 수 있다. 반도체 영역(A10)의 실제 도핑 농도가 비교적 작더라도, 금속성 삽입층(M10)에 의한 전하-플라즈마 효과에 의해 반도체 영역(A10)은 상당히 높은 유효 도핑 농도(즉, 가상의 도핑 농도)를 가질 수 있다. 그 결과, 반도체 소자의 온-커런트(on-current)가 증가되는 등의 효과를 얻을 수 있다. 이러한 본 발명의 실시예에 따르면, 소자의 스케일 다운에 의한 도핑 농도 증가의 한계 및 어려움을 용이하게 극복할 수 있다.
상기한 바와 같이, 반도체 영역(A10)의 실질적인 전체 영역에서 에너지 밴드가 변화되기 위해서는, 반도체 영역(A10)의 길이가 비교적 작은 것이 바람직할 수 있다. 이와 관련해서, 반도체 영역(A10)은 디바이 길이(Debye length) 보다 작은 길이를 갖는 것이 바람직할 수 있다. 구체적인 예로, 반도체 영역(A10)은 약 10 nm 미만의 길이, 예컨대, 약 3 nm 이상 10 nm 미만의 길이를 갖는 것이 바람직할 수 있다. 또는, 반도체 영역(A10)은 약 8 nm 이하의 길이를 갖는 것이 바람직할 수 있다. 또한, 상기한 전하-플라즈마 효과가 잘 나타나기 위해서는, 게이트 절연층(GN10)의 두께가 비교적 얇은 것이 바람직할 수 있다. 예를 들어, 게이트 절연층(GN10)은 약 6.5 nm 이하의 두께를 갖는 것이 바람직할 수 있다. 이 경우, 금속성 삽입층(M10)에 의한 반도체 영역(A10)의 에너지 밴드 변형이 용이하게 발생할 수 있다. 그러나, 상기한 반도체 영역(A10)의 길이 범위나 게이트 절연층(GN10)의 두께 범위는 예시적인 것이고, 이들에 적용되는 물질이나 금속성 삽입층(M10)의 구성 등 조건에 따라서, 상기한 길이 범위나 두께 범위는 달라질 수 있다. 예를 들어, 해당 전하-플라즈마 효과가 잘 발생할 수 있는 소스/드레인 영역의 길이는 상기 소스/드레인 영역 및 금속성 삽입층(M10)의 일함수의 크기에 따라 달라질 수 있다. 또한, 게이트 절연층(GN10)이 실리콘 산화물인 경우, 약 6.5 nm 이하의 두께를 갖는 것이 바람직할 수 있지만, 게이트 절연층(GN10)의 물질에 따라서 바람직한 두께 범위는 달라질 수 있다.
도 5는 도 1을 참조하여 설명한 실시예에 따른 반도체 소자에서 반도체 영역(A10)과 게이트 절연층(GN10) 및 금속성 삽입층(M10)의 에너지 밴드 다이어그램을 보여준다. 도 5는 반도체 영역(A10)이 n형 반도체(실리콘)인 경우를 기준으로 금속성 삽입층(M10)의 일함수(work function)가 낮을수록 전하-플라즈마 효과로 인해 가상의 도핑 농도 증대 효과가 커지는 현상을 보여준다. 여기서, 참조부호 Ei는 intrinsic Fermi level을 나타낸다.
도 5를 참조하면, 일함수가 상대적으로 낮은 EF(1)에 해당하는 금속성 삽입층(M10)을 사용할 경우, 상대적으로 더 높은 유효 도핑 농도(가상 도핑 농도), 즉, Doping concentration(1)을 얻을 수 있다. 일함수가 상대적으로 높은 EF(2)에 해당하는 금속성 삽입층(M10)을 사용할 경우, 상대적으로 낮은 유효 도핑 농도(가상 도핑 농도), 즉, Doping concentration(2)를 얻을 수 있다. 그러나 두 경우 모두에서, 반도체 영역(A10)의 유효 도핑 농도(가상의 도핑 농도)가 증가하는 효과를 얻을 수 있다. 반도체 영역(A10)이 n형 반도체인 경우를 기준으로, 금속성 삽입층(M10)의 일함수가 낮을수록 전하-플라즈마 효과로 인해 가상의 도핑 농도 증대 효과가 커질 수 있다.
도 6는 도 1을 참조하여 설명한 실시예에 따른 반도체 소자에서 반도체 영역(A10)의 길이가 상당히 큰 경우, 반도체 영역(A10)과 게이트 절연층(GN10) 및 금속성 삽입층(M10)이 가질 수 있는 에너지 밴드 다이어그램을 예시적으로 보여준다.
도 6를 참조하면, 반도체 영역(A10)의 길이가 상당히 큰 경우, 반도체 영역(A10)의 중앙부에서는 에너지 밴드의 변형이 어려울 수 있고, 상기 중앙부에서는 평형 상태의 에너지 밴드 구조를 가질 수 있다. 이 경우, 반도체 영역(A10)의 전체 영역에서 페르미레벨의 증가로 인한 유효 도핑 농도(가상의 도핑 농도)가 증가하는 효과는 얻기 어려울 수 있다. 그러나, 도 4를 참조하여 설명한 바와 같이, 반도체 영역(A10)의 길이가 작아지면, 반도체 영역(A10)의 전체 영역에서 에너지 밴드 구조의 벤딩이 반도체 영역(A10)의 전체 영역에 걸쳐 나타나면서 유효 도핑 농도(가상의 도핑 농도)가 증가하는 효과를 얻을 수 있다.
도 7은 금속과 반도체의 접합(접촉) 시, 전하-플라즈마 효과에 의해 상기 반도체의 에너지 밴드가 변화(즉, bending)되는 현상을 보여주는 도면이다.
도 7을 참조하면, 금속-반도체(metal-semiconductor) 접합 시, 금속의 일함수가 반도체의 일함수 보다 낮은 경우, 음(-)의 쇼트키 배리어(Schottky barrier)로 인해 반도체의 밴드 다이어그램(band diagram)이 벤딩(bending)될 수 있다. 실제로는 낮은 도핑 농도로 이루어진 반도체의 페르미 레벨(Fermi level)을 조절함으로써, 가상 상태의 고도핑 영역을 형성할 수 있다. 이때, 금속과 접합된 반도체의 제 1 부분은 상대적으로 고농도로 도핑된 영역이 될 수 있고, 상기 제 1 부분과 인접한 반도체의 제 2 부분은 상대적으로 저농도로 도핑된 영역이 될 수 있으며, 상기 제 2 부분과 인접한 반도체의 제 3 부분은 평형 상태의 밴드를 가질 수 있다.
금속-반도체의 접합(접촉) 시, 금속의 일함수가 반도체의 일함수 보다 낮은 경우를 오믹 콘택(ohmic contact)이라고 지칭할 수 있고, 오믹 콘택은 음(-)의 쇼트키 배리어를 가지기 때문에, 쇼트키 배리어를 통한 전하의 이동이 자유로울 수 있다. 이렇게 오믹 콘택이 형성된 경우, 금속에 가까울수록 반도체의 전도대 에지 레벨(Ec)이 페르미 레벨(Fermi level)(EF) 보다 훨씬 더 낮아질 수 있다. 반도체의 두께가 디바이 길이(Debye length) 보다 얇다면, 반도체 두께 전부에서 Ec가 EF 보다 낮아질 수 있다. 이러한 전하-플라즈마 효과는 금속과 반도체 사이에 얇은 절연막(ex, oxide)이 있더라도 나타날 수 있고, 이를 통해 반도체에 가상의 높은 도핑 농도를 만들어 줄 수 있다. 이는 앞서 도 4 및 도 5 등을 참조하여 설명한 바와 같다.
도 8은 본 발명의 실시예에 따른 반도체 소자의 게이트 전압에 따른 드레인 전류의 변화 특성을 평가한 결과를 보여주는 그래프이다. 상기 실시예에 따른 반도체 소자는 도 1의 구조를 갖고, 이때, 반도체 영역(A10)은 n형 반도체(실리콘)였다. 실시예에 따른 반도체 소자에서 금속성 삽입층(M10)의 일함수가 3.2 eV, 3.4 eV 및 3.6 eV 인 경우를 각각 평가하였다. 또한, 도 8은 금속성 삽입층을 사용하지 않는 경우(즉, WO Metal Thin Film)의 결과를 포함한다. 금속성 삽입층을 사용하지 않는 경우는 도 2를 참조하여 설명한 비교예에 해당된다. 또한, 도 8의 결과는 반도체 영역(A10), 즉, 소스/드레인 영역의 길이가 8 nm 이고, 게이트 절연층(산화막)(GN10)의 두께가 3 nm 인 경우이고, 오프-커런트(Ioff)는 ∼2×10-14 A 였다.
도 8을 참조하면, 사용하는 금속성 삽입층의 일함수가 낮을수록 반도체 소자의 온-커런트(on-current)가 증가하는 것을 알 수 있다.
도 9는 도 8의 결과로부터 얻어진 것으로, 사용하는 금속성 삽입층의 일함수에 따른 반도체 소자의 온-커런트(on-current)의 변화를 보여주는 그래프이다. 도 9에도 금속성 삽입층을 사용하지 않는 경우(즉, Without Metal Thin Film)의 결과(별 모양으로 표시)가 포함된다.
도 9를 참조하면, 사용하는 금속성 삽입층의 일함수가 낮을수록 반도체 소자의 온-커런트(on-current)가 증가하는 것을 확인할 수 있다. 특히, 금속성 삽입층의 일함수가 3.2 eV 인 경우, 금속성 삽입층을 사용하지 않는 경우(별 모양으로 표시)에 비하여 약 5.37% 정도 온-커런트(on-current)가 증가된 것을 알 수 있다. 본 발명의 실시예에 따르면, 전하-플라즈마 효과에 의해 반도체 영역(소스/드레인 영역)의 유효 도핑 농도(가상의 도핑 농도)를 증가시킬 수 있고, 온-커런트(on-current) 증가 등의 효과를 얻을 수 있다.
도 10 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 게이트 전압에 따른 드레인 전류의 변화 특성을 평가한 결과를 보여주는 그래프이다. 도 10은 반도체 영역(도 1의 A10), 즉, 소스/드레인 영역의 길이가 10 nm인 경우이고, 도 11은 반도체 영역(도 1의 A10), 즉, 소스/드레인 영역의 길이가 8 nm인 경우이고, 도 12는 반도체 영역(도 1의 A10), 즉, 소스/드레인 영역의 길이가 6 nm인 경우이다. 도 10 내지 도 12의 실시예에서 사용된 금속성 삽입층의 일함수는 3.2 eV 였고, 오프-커런트(Ioff)는 ∼2×10-14 A 였으며, 반도체 영역은 n형 반도체(실리콘)였다. 또한, 도 10 내지 도 12는 금속성 삽입층을 사용하지 않는 경우(비교예)의 결과도 포함한다.
도 10을 참조하면, 소스/드레인 영역의 길이가 10 nm인 경우, 금속성 삽입층을 사용한 경우와 사용하지 않는 경우의 결과가 거의 유사하게 나타났다. 그러나 금속성 삽입층의 물질이나 그 밖에 다른 조건에 따라서 금속성 삽입층의 사용에 의한 효과가 나타날 수 있다.
도 11을 참조하면, 소스/드레인 영역의 길이가 8 nm인 경우, 금속성 삽입층을 사용했을 때, 금속성 삽입층을 사용하지 않는 경우 보다 온-커런트(on-current)가 약 5.37% 정도 증가하였다.
도 12를 참조하면, 소스/드레인 영역의 길이가 6 nm인 경우, 금속성 삽입층을 사용했을 때, 금속성 삽입층을 사용하지 않는 경우 보다 온-커런트(on-current)가 약 2.15% 정도 증가하였다.
본 발명의 실시예들에 따르면, 반도체 영역에 고농도 도핑 공정을 적용하지 않더라도 유효한 도핑 농도(즉, 가상의 도핑 농도)를 효과적으로 높여줌으로써 온-커런트(on-current) 특성 등을 용이하게 향상시킬 수 있는 리세스 게이트 구조를 구비한 반도체 소자를 구현할 수 있다. 특히, 전하-플라즈마 효과(charge-plasma effect)를 이용해서 반도체 영역(소스/드레인 영역)의 에너지 밴드를 변화시킴으로써, 상기 반도체 영역의 유효 도핑 농도(즉, 가상의 도핑 농도)를 용이하게 증가시킬 수 있는 리세스 게이트 구조를 갖는 반도체 소자를 구현할 수 있다.
이러한 본 발명의 실시예들에 따르면, 전하-플라즈마 효과를 통해 소스/드레인의 고농도 도핑 공정의 한계를 극복하고 소자의 도통 전류(즉, on-state current)를 증가시킬 수 있고, 동시에 낮은 도핑 농도에서도 높은 성능을 얻을 수 있다. 이와 관련해서, RDF(random dopant fluctuation) 등의 한 웨이퍼 내 공정으로 인한 소자 간 편차(variation) 문제를 완화할 수 있다. 즉, 물리적인 고농도 도핑 공정에 의해 나타날 수 있는 한 웨이퍼 내의 소자 간의 성능 편차 문제를 방지 또는 최소화함으로써, 반도체 소자의 소형화 및 불량률 감소를 통한 가격 인하 효과를 얻을 수 있다. 이러한 본 발명의 실시예들에 따른 기술은 소스와 드레인 공정 난이도 상승으로 인한 소자 소형화의 한계를 극복할 수 있는 기술이 될 수 있다. 아울러, 본 발명의 실시예들에 따른 기술을 사용할 경우, 도통 전류 증가를 통해 낮은 인가 전압에서도 동작 특성이 유지될 수 있는 반도체 소자를 구현할 수 있다. 따라서, 인가 전압을 낮춤으로써 전력 소모량을 줄이는 효과를 얻을 수 있다.
본 발명의 실시예에 따르면, 전하-플라즈마 효과를 통하여 물리적인 도핑 공정에 의한 도핑 농도를 유지 또는 낮추면서도 유효한 도핑 농도(즉, 가상의 도핑 농도)는 증가시키는 효과를 얻을 수 있다. 이와 관련해서, 다양한 측면에서의 소자 성능 개선 효과, 예를 들어, drain linear current, subthreshold current, subthreshold swing(SS), DIBL(drain-induced barrier lowering) 등과 관련된 특성이 향상되는 효과를 얻을 수 있다.
도 13a 내지 도 13g는 본 발명의 일 실시예에 따른 것으로, 리세스 게이트 구조를 구비한 반도체 소자의 제조 방법을 보여주는 단면도이다.
도 13a을 참조하면, 복수의 리세스 영역(R50)이 형성된 기판(SUB50)을 마련할 수 있다. 복수의 리세스 영역(R50)은 기판(SUB50)의 상면으로부터 리세스된 영역일 수 있다. 기판(SUB50)에는 절연성 영역(N50)이 구비될 수 있고, 또한, 웰 영역(well region)(W50)이 구비될 수 있다. 절연성 영역(N50)은 웰 영역(W50)을 정의하도록 구비될 수 있다. 웰 영역(W50)은 소정의 불순물로 도핑된 반도체 영역일 수 있다. 예를 들어, 웰 영역(W50)은 p형 불순물로 도핑된 영역일 수 있고, 이 경우, 추후에 형성되는 복수의 반도체 영역(도 13g의 A50)은 n형 불순물로 도핑된 영역일 수 있다. 또는, 웰 영역(W10)은 n형 불순물로 도핑된 영역일 수 있고, 이 경우, 추후에 형성되는 복수의 반도체 영역(도 13g의 A50)은 p형 불순물로 도핑된 영역일 수 있다. 웰 영역(W50)은, 예컨대, Si을 포함할 수 있다. 절연성 영역(N50)은, 예컨대, SiO2를 포함하거나, 그 밖에 다른 절연 물질을 포함할 수도 있다.
복수의 리세스 영역(R50)은, 예컨대, 상호 이격된 제 1 리세스 영역(R51), 제 2 리세스 영역(R52), 제 3 리세스 영역(R53) 및 제 4 리세스 영역(R54)을 포함할 수 있다. 제 1 리세스 영역(R51)은 웰 영역(W50)의 일측에 있는 절연성 영역(N50)에 구비될 수 있고, 제 4 리세스 영역(R54)은 웰 영역(W50)의 타측에 있는 절연성 영역(N50)에 구비될 수 있다. 제 1 리세스 영역(R51) 및 제 4 리세스 영역(R54) 각각은 웰 영역(W50)에 접하거나 근접하도록 배치될 수 있다. 제 2 리세스 영역(R52) 및 제 3 리세스 영역(R53)은 제 1 리세스 영역(R51)과 제 4 리세스 영역(R54) 사이에서 웰 영역(W50)으로 삽입되도록 구비될 수 있다. 제 1 리세스 영역(R51)과 제 4 리세스 영역(R54)의 깊이는 제 2 리세스 영역(R52)과 제 3 리세스 영역(R53)의 깊이 보다 깊을 수 있다. 여기서, 제 1 내지 제 4 리세스 영역(R51∼R54)의 넘버링 순서는 예시적인 것이고 달라질 수 있다.
도 13b를 참조하면, 복수의 리세스 영역(R50) 각각의 내면에 게이트 절연층(GN50)을 형성할 수 있다. 게이트 절연층(GN50)은, 예를 들어, SiO2를 포함하거나, 그 밖에 다른 절연 물질을 포함할 수 있다. 일반적인 트랜지스터 소자에서 게이트 절연 물질로 사용될 수 있는 물질은 게이트 절연층(GN50)의 물질로 적용될 수 있다. 게이트 절연층(GN50)은 얇은 두께로 리세스 영역(R50)의 내면을 따라 실질적으로 컨포멀하게(conformally) 형성될 수 있다.
도 13c를 참조하면, 복수의 리세스 영역(R50) 각각의 내부에서 게이트 절연층(GN50) 상에 리세스 게이트(G50)를 형성할 수 있다. 리세스 게이트(G50)는 리세스 영역(R50)의 하부 영역을 채우도록 구비될 수 있다. 리세스 게이트(G50)는 소정의 도전 물질로 형성될 수 있다. 리세스 게이트(G50)는 리세스 게이트 전극이라고 할 수 있다.
도 13d를 참조하면, 복수의 리세스 영역(R50) 각각의 내부에서 리세스 게이트(G50) 상에 배치된 중간 절연층(NN50)을 형성할 수 있다. 중간 절연층(NN50)은, 예를 들어, SixNy (ex, Si3N4)로 형성될 수 있지만, 그 밖에 다른 절연 물질로 형성될 수도 있다. 중간 절연층(NN50)의 물질은 추후에 형성될 절연성 캡핑층(도 13f의 NC50)의 물질과 동일할 수 있지만, 다를 수도 있다. 중간 절연층(NN50)은, 예를 들어, 이방성 증착 방식으로 형성되거나, 그 밖에 다양한 방법으로 형성될 수 있다.
도 13e를 참조하면, 복수의 리세스 영역(R50) 각각의 내부에서 중간 절연층(NN50) 상에 배치된 금속성 삽입층(M50)을 형성할 수 있다. 금속성 삽입층(M50)은 중간 절연층(NN50)의 상면을 덮으면서 게이트 절연층(GN50)의 내측면을 덮도록 연장될 수 있다. 금속성 삽입층(M50)은 금속이나 금속성 물질로 형성될 수 있다. 금속성 삽입층(M50)은 상당히 얇은 두께, 예컨대, 약 20 nm 이하의 두께 또는 약 10 nm 이하의 두께로 형성될 수 있다.
도 13f를 참조하면, 복수의 리세스 영역(R50) 각각의 내부에서 금속성 삽입층(M50) 상에 배치된 절연성 캡핑층(NC50)을 형성할 수 있다. 절연성 캡핑층(NC50)은 리세스 영역(R50)의 상부 영역에 구비될 수 있다. 절연성 캡핑층(NC50)은, 예를 들어, SixNy (ex, Si3N4)로 형성될 수 있다. 그러나, 절연성 캡핑층(NC50)의 물질은 다양하게 변화될 수 있다. 절연성 캡핑층(NC50)을 형성하기 위한 물질층을 기판(SUB50)의 상면 전체에 증착한 후, 상기 증착된 물질층에 대한 CMP(chemical mechanical polishing) 공정을 수행함으로써 절연성 캡핑층(NC50)을 형성할 수 있다.
도 13g를 참조하면, 복수의 리세스 영역(R50) 사이의 기판(SUB50) 영역 내에 소스/드레인으로 작용하는 복수의 반도체 영역(A50)을 형성할 수 있다. 복수의 반도체 영역(A50)은 불순물로 도핑된 영역, 즉, 불순물 영역(도핑 영역)일 수 있다. 복수의 반도체 영역(A50)은 웰 영역(W50)의 불순물과 반대 타입의 불순물로 도핑된 영역일 수 있다. 복수의 반도체 영역(A50)은 웰 영역(W50)의 상층부 내에 형성되었다고 할 수 있다. 도시하지는 않았지만, 후속 단계에서, 복수의 반도체 영역(A50)의 상층부 일부를 깊이 방향으로 리세스할 수도 있다.
본 실시예에서 금속성 삽입층(M50)은 절연성 캡핑층(NC50)의 하면 및 측면을 따라 연장되도록 구비될 수 있다. 금속성 삽입층(M50)은 리세스 게이트(G50)와 절연성 캡핑층(NC50) 사이에 구비되면서 절연성 캡핑층(NC50)과 게이트 절연층(GN50) 사이로 연장될 수 있다. 중간 절연층(NN50)은 금속성 삽입층(M50)과 리세스 게이트(G50) 사이에 이들을 상호 전기적으로 절연하도록 구비될 수 있다. 따라서, 금속성 삽입층(M50)은 전기적으로 플로팅(floating)될 수 있다.
복수의 반도체 영역(A50)은 제 1 및 제 2 리세스 영역(R51, R52) 사이에 배치된 제 1 반도체 영역(A51)과 제 2 및 제 3 리세스 영역(R52, R53) 사이에 배치된 제 2 반도체 영역(A52), 그리고, 제 3 및 제 4 리세스 영역(R53, R54) 사이에 배치된 제 3 반도체 영역(A53)을 포함할 수 있다. 제 1 반도체 영역(A51)은 제 1 소스 영역일 수 있고, 제 2 반도체 영역(A52)은 드레인 영역(공통 드레인 영역)일 수 있으며, 제 3 반도체 영역(A53)은 제 2 소스 영역일 수 있다.
제 1 리세스 영역(R51) 내에 배치된 리세스 게이트(G50)는 제 1 리세스 게이트(G51)라 할 수 있고, 제 2 리세스 영역(R52) 내에 배치된 리세스 게이트(G50)는 제 2 리세스 게이트(G52)라 할 수 있고, 제 3 리세스 영역(R53) 내에 배치된 리세스 게이트(G50)는 제 3 리세스 게이트(G53)라 할 수 있으며, 제 4 리세스 영역(R54) 내에 배치된 리세스 게이트(G50)는 제 4 리세스 게이트(G54)라 할 수 있다. 여기서, 제 1 및 제 4 리세스 게이트(G51, G54)는 패싱 게이트(passing gate)일 수 있고, 제 2 및 제 3 리세스 게이트(G52, G53)는 셀 게이트(cell gate)일 수 있다.
본 발명의 실시예에서 금속성 삽입층(M50)은 그에 인접한 반도체 영역(A50)의 에너지 밴드를 변화시키고, 반도체 영역(A50)의 유효 도핑 농도(즉, 가상의 도핑 농도)를 증가시키도록 구성될 수 있다. 금속성 삽입층(M50)은 전하-플라즈마 효과(charge-plasma effect)를 이용해서 그에 인접한 반도체 영역(A50)의 에너지 밴드를 변화시킴으로써, 반도체 영역(A50)의 유효 도핑 농도(즉, 가상의 도핑 농도)를 증가시키는 역할을 할 수 있다. 이러한 금속성 삽입층(M50)에 의해 반도체 소자의 온-커런트(on-current)가 효과적으로 증가될 수 있다. 금속성 삽입층(M50)의 역할 및 작용은 앞서 도 4 및 도 5 등을 참조하여 설명한 바와 동일하다.
복수의 반도체 영역(A50)이 n형 반도체 영역인 경우, 금속성 삽입층(M50)은 상기 n형 반도체 영역의 일함수 보다 낮은 일함수를 가질 수 있다. 이 경우, 금속성 삽입층(M50)에 의한 반도체 영역(A50)의 도핑 농도 증가 효과가 보다 잘 나타날 수 있다. 이때, 금속성 삽입층(M50)은, 예를 들어, Ti, TiN, Ta, TaN, Al, Zr, TiW, Er, ErC2 및 Gd 중 적어도 하나를 포함할 수 있다. 복수의 반도체 영역(A50)이 n형 반도체 영역인 경우, 도 13g의 반도체 소자는 n형 MOSFET 소자라 할 수 있다.
복수의 반도체 영역(A50)이 p형 반도체 영역인 경우, 금속성 삽입층(M50)은 상기 p형 반도체 영역의 일함수 보다 높은 일함수를 가질 수 있다. 이 경우, 금속성 삽입층(M50)에 의한 반도체 영역(A50)의 도핑 농도 증가 효과가 보다 잘 나타날 수 있다. 이때, 금속성 삽입층(M50)은, 예를 들어, Au, Pt, Pd, Ni 및 Co 중 적어도 하나를 포함할 수 있다. 복수의 반도체 영역(A50)이 p형 반도체 영역인 경우, 도 13g의 반도체 소자는 p형 MOSFET 소자라 할 수 있다.
복수의 반도체 영역(A50) 각각은, 예컨대, 약 10 nm 미만 또는 약 8 nm 이하의 길이를 갖는 것이 바람직할 수 있다. 또한, 게이트 절연층(GN50)은, 예컨대, 약 6.5 nm 이하의 두께를 갖는 것이 바람직할 수 있다. 그 밖에도 도 1 및 도 4 내지 도 12를 참조하여 설명한 실시예에 따른 반도체 소자의 구성 및 특징이 도 13g의 반도체 소자에도 동일하게 적용될 수 있다.
상기한 실시예들에 따른 반도체 소자는 메모리 소자의 코어 셀(core cell) 트랜지스터 및 패싱(passing) 트랜지스터 등에 적용될 수 있고, 그 밖에도 리세스 게이트 기반의 트랜지스터를 적용한 다양한 소자/장치에 유용하게 적용될 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 13g을 참조하여 설명한 실시예에 따른 리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법이, 본 발명의 기술적 사상이 벗어나지 않는 범위 내에서, 다양하게 치환, 변경 및 변형될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
A10, A50 : 반도체 영역 G10, G50 : 리세스 게이트
GN10, GN50 : 게이트 절연층 M10, M50 : 금속성 삽입층
N10, N50 : 절연성 영역 NC10, NC50 : 절연성 캡핑층
NN10, NN50 : 중간 절연층 R10, R50 : 리세스 영역
SUB10, SUB50 : 기판 W10, W50 : 웰 영역

Claims (20)

  1. 반도체 활성 영역 내 복수의 리세스 영역이 형성되고, 상기 복수의 리세스 영역 사이에 소스 또는 드레인 영역이 정의된 기판;
    상기 복수의 리세스 영역 각각의 측면과 저면 상에 배치된 게이트 절연층;
    상기 복수의 리세스 영역 각각의 내부에서 상기 게이트 절연층 상에 배치된 리세스 게이트;
    상기 복수의 리세스 영역 각각의 내부에서 상기 리세스 게이트의 상부에 배치된 절연성 캡핑층;
    상기 절연성 캡핑층의 측면과 상기 게이트 절연층의 측면 사이에 배치되어 상기 소스 또는 드레인 영역의 측면과 대향하는 금속성 삽입층; 및
    상기 금속성 삽입층과 상기 리세스 게이트 사이에 배치되어, 상기 금속성 삽입층을 상기 리세스 게이트로부터 전기적으로 분리시키는 중간 절연층을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 금속성 삽입층은, 상기 절연성 캡핑층의 측면와 상기 게이트 절연층의 측면 사이에 배치된 일부로부터 상기 절연성 캡핑층의 하부와 상기 중간 절연층의 상부로 연장된 다른 일부를 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 금속성 삽입층은 상기 금속성 삽입층에 대향하는 상기 소스 또는 드레인 영역의 에너지 밴드를 변화시켜 상기 반도체 영역의 유효 도핑 농도를 증가시키도록 구성된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 금속성 삽입층은 상기 반도체 소자의 온-커런트(on-current)를 증가시키도록 구성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 복수의 리세스 영역은 상호 인접한 제 1 리세스 영역 및 제 2 리세스 영역을 포함하고, 상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역을 포함하며,
    상기 제 1 리세스 영역 내에 제 1 금속성 삽입층이 구비되고,
    상기 제 2 리세스 영역 내에 제 2 금속성 삽입층이 구비되고,
    상기 제 1 및 제 2 금속성 삽입층에 의해 상기 제 1 반도체 영역의 전체 영역에서 그의 에너지 밴드가 변화되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 복수의 반도체 영역 각각은 10 nm 미만의 길이를 갖는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 복수의 반도체 영역은 n형 반도체 영역이고,
    상기 금속성 삽입층은 상기 n형 반도체 영역의 일함수 보다 낮은 일함수를 갖는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 금속성 삽입층은 Ti, TiN, Ta, TaN, Al, Zr, TiW, Er, ErC2 및 Gd 중 적어도 하나를 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 복수의 반도체 영역은 p형 반도체 영역이고,
    상기 금속성 삽입층은 상기 p형 반도체 영역의 일함수 보다 높은 일함수를 갖는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 금속성 삽입층은 Au, Pt, Pd, Ni 및 Co 중 적어도 하나를 포함하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 게이트 절연층은 6.5 nm 이하의 두께를 갖는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 복수의 리세스 영역은 제 1 리세스 영역, 제 2 리세스 영역 및 제 3 리세스 영역을 포함하고,
    상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역과 상기 제 2 및 제 3 리세스 영역 사이에 배치된 제 2 반도체 영역을 포함하고,
    상기 제 1 리세스 영역 내에 제 1 리세스 게이트가 구비되고, 상기 제 2 리세스 영역 내에 제 2 리세스 게이트가 구비되고, 상기 제 3 리세스 영역 내에 제 3 리세스 게이트가 구비되며,
    상기 제 1 리세스 게이트는 패싱 게이트(passing gate)이고, 상기 제 2 및 제 3 리세스 게이트는 셀 게이트(cell gate)인 반도체 소자.
  13. 복수의 리세스 영역이 형성된 기판을 마련하는 단계;
    상기 복수의 리세스 영역 각각의 내면에 게이트 절연층을 형성하는 단계;
    상기 복수의 리세스 영역 각각의 내부에서 상기 게이트 절연층 상에 배치된 리세스 게이트를 형성하는 단계;
    상기 복수의 리세스 영역 각각의 내부에서 상기 리세스 게이트 상에 배치된 중간 절연층을 형성하는 단계;
    상기 복수의 리세스 영역 각각의 내부에서 상기 중간 절연층 상에 배치된 금속성 삽입층을 형성하는 단계;
    상기 복수의 리세스 영역 각각의 내부에서 상기 금속성 삽입층 상에 배치된 절연성 캡핑층을 형성하는 단계; 및
    상기 복수의 리세스 영역 사이의 상기 기판 영역 내에 소스/드레인으로 작용하는 복수의 반도체 영역을 형성하는 단계를 포함하고,
    상기 금속성 삽입층은 상기 절연성 캡핑층의 하면 및 측면을 따라 연장되도록 구비되고, 상기 중간 절연층은 상기 금속성 삽입층과 상기 리세스 게이트 사이에 이들을 상호 전기적으로 절연하도록 배치된, 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 금속성 삽입층은 그에 인접한 상기 반도체 영역의 에너지 밴드를 변화시키고, 상기 반도체 영역의 유효 도핑 농도를 증가시키도록 구성된 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 금속성 삽입층은 상기 반도체 소자의 온-커런트(on-current)를 증가시키도록 구성된 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 복수의 리세스 영역은 상호 인접한 제 1 리세스 영역 및 제 2 리세스 영역을 포함하고, 상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역을 포함하며,
    상기 제 1 리세스 영역 내에 제 1 금속성 삽입층이 구비되고,
    상기 제 2 리세스 영역 내에 제 2 금속성 삽입층이 구비되고,
    상기 제 1 및 제 2 금속성 삽입층에 의해 상기 제 1 반도체 영역의 전체 영역에서 그의 에너지 밴드가 변화되는 반도체 소자의 제조 방법.
  17. 제 13 항에 있어서,
    상기 복수의 반도체 영역 각각은 10 nm 미만의 길이를 갖는 반도체 소자의 제조 방법.
  18. 제 13 항에 있어서,
    상기 복수의 반도체 영역은 n형 반도체 영역이고,
    상기 금속성 삽입층은 상기 n형 반도체 영역의 일함수 보다 낮은 일함수를 갖는 반도체 소자의 제조 방법.
  19. 제 13 항에 있어서,
    상기 복수의 반도체 영역은 p형 반도체 영역이고,
    상기 금속성 삽입층은 상기 p형 반도체 영역의 일함수 보다 높은 일함수를 갖는 반도체 소자의 제조 방법.
  20. 제 13 항에 있어서,
    상기 복수의 리세스 영역은 제 1 리세스 영역, 제 2 리세스 영역 및 제 3 리세스 영역을 포함하고,
    상기 복수의 반도체 영역은 상기 제 1 및 제 2 리세스 영역 사이에 배치된 제 1 반도체 영역과 상기 제 2 및 제 3 리세스 영역 사이에 배치된 제 2 반도체 영역을 포함하고,
    상기 제 1 리세스 영역 내에 제 1 리세스 게이트가 구비되고, 상기 제 2 리세스 영역 내에 제 2 리세스 게이트가 구비되고, 상기 제 3 리세스 영역 내에 제 3 리세스 게이트가 구비되며,
    상기 제 1 리세스 게이트는 패싱 게이트(passing gate)이고, 상기 제 2 및 제 3 리세스 게이트는 셀 게이트(cell gate)인 반도체 소자의 제조 방법.
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