JP5225102B2 - 異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法 - Google Patents

異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法 Download PDF

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Description

本明細書の実施形態は、異なる高さのコンタクト線（contact line）を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示する。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、チャネル内の電圧を電気的に変化させて、チャネルに沿った電荷キャリア（電子または正孔）の流れを制御することによって動作する、特別なタイプの電界効果トランジスタ（ＦＥＴ）である。電荷キャリアは、ソースからチャネルに入り、ドレインを通って出ていく。チャネル内の電荷キャリアの流れは、ソースとドレインの間に物理的に位置し、極めて薄い金属酸化物層によってチャネルから絶縁された電極、すなわちゲートにかかる電圧によって制御される。
ＭＯＳＦＥＴが機能することができる方式は２つある。第１の方式はデプレッション・モードとして知られている。ゲートに電圧がかかっていないとき、チャネルはその最大コンダクタンスを示す。ゲート上の電圧が（チャネルがＰ型半導体材料でできているのか、またはＮ型半導体材料でできているのに応じて正または負の方向に）増大するにつれ、チャネルの導電率は低下する。ＭＯＳＦＥＴが動作することができる第２の方式はエンハンスメント・モードと呼ばれる。ゲートに電圧がかかっていないとき、導電性のチャネルは実質的になく、デバイスは導通しない。導電性のチャネルは、ゲートに電圧を印加することによって生み出される。ゲート電圧が大きいほど、デバイスの導通は良好になる。
ＭＯＳＦＥＴは、従来の接合型ＦＥＴすなわちＪＦＥＴに優るいくつかの利点を有する。ゲートがチャネルから電気的に絶縁されるため、ゲート電圧にかかわらず（ゲート電圧が、金属酸化物層の物理的な破壊を引き起こすほど大きくならない限り）、ゲートとチャネルの間には電流がまったく／少ししか流れない。したがって、ＭＯＳＦＥＴは事実上無限のインピーダンスを有する。ＭＯＳＦＥＴ回路がパワー増幅器に対して有効なのはこのためである。ＭＯＳＦＥＴ回路は高速スイッチング用途にもよく適している。一部の集積回路（ＩＣ）はごく小さなＭＯＳＦＥＴ回路を含み、コンピュータ、サーバなどの高性能ＩＣで使用されている。
その利点にもかかわらず、ＭＯＳＦＥＴ回路は、半導体デバイスの精力的なスケールダウンにより、ソースおよびドレインの遮断（blockage）を生じやすい。具体的には、ＭＯＳＦＥＴ回路のソースおよびドレイン領域はますますより小さくなっており、これが、スペーサによるソースおよびドレイン領域の遮断につながる可能性がある。スペーサは、ゲート・コンタクトならびにソースおよびドレイン・コンタクトを分離する働きをするＭＯＳＦＥＴ回路の必須の構成要素である。加えて、スペーサはさらにゲート・スタックの側壁を不活性化する。しかし、スペーサは常に有効というわけではなく、場合によっては欠点も有する。例えば、異なるデバイスを接続するコンタクト線としてゲート・スタックがしばしば使用される。コンタクト線上のスペーサは、接触させる必要があるデバイスとコンタクト線との間にコンタクトを形成する困難を増大させる可能性がある。さらに、これらの望ましくないスペーサは空間を占有し、それによってＩＣの密度を低減させる。これによってＩＣの製造コストは増大する。したがって、異なる高さのコンタクト線を有し、スペーサによるコンタクト領域の遮断が回避される高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などが求められていることは容易に明らかである。この場合には、望ましくないスペーサを回避して、空間を節約しまたはＩＣ設計のコストを低減させることができる。
本発明は、異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、及び方法などを提示する。
このＭＯＳＦＥＴ回路は、コンタクト線と、コンタクト線の近くに（proximate）位置する第１のゲート層と、第１のゲート層の上に位置する少なくとも１つの後続のゲート層とを含む。コンタクト線は、第１のゲート層と後続のゲート層（１つまたは複数）とを合わせた高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート層の近くに位置するゲート・スペーサと、コンタクト線の近くに位置する単一の小さなコンタクト線スペーサとを含む（または場合によってはコンタクト線スペーサを含まない）。ゲート・スペーサはコンタクト線スペーサよりも高く、かつ厚い。
ＭＯＳＦＥＴ回路を製造するこの方法は、第１のゲート層を形成し、第１のゲート層の上に少なくとも１つの後続のゲート層を形成することによって、ゲートを形成することを含む。さらに、第１のゲート層の形成中にコンタクト線を形成する。すなわち、コンタクト線と第１のゲート層とを同時に形成する。具体的には、ゲートおよびコンタクト線は、ポリシリコン層に、コンタクト線およびゲートのパターンを形成し、続いてゲートを保護することによって形成することができる。次いで、コンタクト線の所望の高さまでコンタクト線にドープすることによって、ドープされた部分を生成し、続いてこのドープされた部分をエッチングする。
あるいは、ゲートおよびコンタクト線は、基板の上に第１のポリシリコン層を付着させ、第１のポリシリコン層の上にシリコン・ゲルマニウム層を付着させ、シリコン・ゲルマニウム層の上に第２のポリシリコン層を付着させることによって形成することができる。次に、第１のポリシリコン層、シリコン・ゲルマニウム層および第２のポリシリコン層をパターン形成して、コンタクト線スタックおよびゲート・スタックを形成する。これに続いて、ゲート・スタックを保護し、コンタクト線スタックから第２のポリシリコンおよびシリコン・ゲルマニウム層を除去する。したがって、コンタクト線はゲートの近くに形成され、コンタクト線はゲートよりも低い。
次に、この方法は、ゲートの近くに第１のスペーサを形成し、コンタクト線の近くに、第１のスペーサよりも低く、かつ薄い第２のスペーサを形成する。続いて、第２のスペーサのうちの被保存スペーサ（preserved spacer）を第２のスペーサから保護し、第１のスペーサを保護し、ＭＯＳＦＥＴ回路をエッチングすることによって、第２のスペーサのうちの１つのスペーサを除去する。
したがって、本発明の実施形態は、異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、ＭＯＳＦＥＴ回路のソース／ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）内に開路を生じさせる。この問題は、ＳＲＡＭ領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のＭＯＳＦＥＴ製造プロセスに容易に組み込むことができる解決策を提供する。
本発明の実施形態のこれらの態様およびその他の態様は、以下の説明および添付図面に関して検討されたときにより十分に認識され、理解される。しかし、本発明の好ましい実施形態およびその多数の具体的な詳細を示す以下の説明は、例示目的で書かれたものであり、限定のために書かれたものではないことを理解されたい。本発明の趣旨を逸脱することなく、本発明の実施形態の範囲内で多くの変更および修正を実施することができ、本発明の実施形態はこのようなすべての修正を含む。
本発明の実施形態は、図面に関する以下の詳細な説明によってより完全に理解される。
次に、本発明の実施形態ならびにその様々な特徴および有利な詳細を、添付図面に示し、以下の説明において詳細に説明する非限定的な実施形態を参照してより完全に説明する。図面に示された諸特徴は、一律の尺度では必ずしも描かれていないことに留意されたい。本発明の実施形態を不必要に不明瞭にすることがないように、周知の構成要素およびプロセス技法の説明は省略した。本明細書で使用される例は単に、本発明の実施形態を実施することができる方法の理解を容易にし、当業者が本発明の実施形態を実施しやすくすることを意図したものである。したがって、それらの例を、本発明の実施形態の範囲を限定するものと解釈してはならない。
本発明の実施形態は、異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下し、ＩＣの密度が増大する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、ＭＯＳＦＥＴ回路のソース／ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）内に開路を生じさせる。この問題は、ＳＲＡＭ領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のＭＯＳＦＥＴ製造プロセスに容易に組み込むことができる解決策を提供する。
より具体的には、図１は、第２の層２１０の下に配置された第１の層２００を含むＭＯＳＦＥＴ回路１００を示し、第１の層２００は、酸化シリコン（ＳＯＩ基板の場合）またはシリコン（バルク基板の場合）２０２を含み、第２の層２１０はシリコン２１２を含む。シリコン２１２は、第１の上ノッチ（notch）２１３および第２の上ノッチ２１５を含む。第２の層２１０はさらに、ソース８２０、ドレイン８３０および浅いトレンチ分離（ＳＴＩ）酸化物要素（member）２１４、２１６を含む。ソース８２０およびドレイン８３０は、濃くドープされたＳｉから形成され、シリサイド化されており、それらはそれぞれ、シリコン２１２の第１の上ノッチ２１３および第２の上ノッチ２１５内に位置する。第１のＳＴＩ酸化物要素２１４は第１の層２００の上のソース８２０の近くに位置し、第２のＳＴＩ酸化物要素２１６は第１の層２００の上のドレイン８３０の近くに位置する。
本発明の実施形態はさらに、ゲート３１０と、コンタクト線５００と、ゲート・スペーサ７１０、７１５と、単一のコンタクト線スペーサ７００と、ゲート誘電体７２０、７２５とを含む。具体的には、ゲート３１０は、シリコン２１２の上のソース８２０とドレイン８３０の間に位置し、コンタクト線５００は第１のＳＴＩ酸化物要素２１４の上に位置する。ゲート３１０は、ポリシリコン層２３４の上に位置するシリサイド層８１０を含む。本発明の代替実施形態では、ゲート１２１０が、ポリシリコン・ゲルマニウム層１１４０の下に位置する第１のポリシリコン層１１３０と、ポリシリコン・ゲルマニウム層１１４０の上に位置する第２のポリシリコン層１１５０と、第２のポリシリコン層１１５０の上に位置するシリサイド層１７１０とを含むことができる（図１９）。コンタクト線５００も、ポリシリコン層２３２の上に位置するシリサイド層８００を含む（コンタクト線が完全にシリサイド化される場合にはシリサイド層８００がないことも可能である）が、コンタクト線５００は、ゲート３１０の高さよりも低い高さを含む。
ゲート・スペーサ７１０、７１５およびコンタクト線スペーサ７００は窒化物から形成され、ゲート・スペーサ７１０、７１５はゲート３１０の近くに位置する。コンタクト線スペーサ７００は、コンタクト線５００のゲート３１０から遠い側のコンタクト線５００の近くに位置する。コンタクト線５００はゲート３１０よりも低いため、コンタクト線スペーサ７００は、それぞれのゲート・スペーサ７１０、７１５よりも低く、かつ薄い（スペーサの形成中にスペーサがオーバーエッチングされた場合、このスペーサは消失する可能性がある）。さらに、コンタクト線スペーサ７００のサイズが小さいことに加えて、ＭＯＳＦＥＴ回路１００は、コンタクト線に対するスペーサを１つだけ含み、またはコンタクト線に対するスペーサを１つも含まず、これによって、スペーサによるソース８２０およびドレイン８３０の遮断を防ぐことができる。さらに、第１のゲート誘電体７２５はゲート３１０とシリコン２１２の間に位置し、第２のゲート誘電体７２０はコンタクト線５００と第１のＳＴＩ酸化物要素２１４の間に位置する。
本発明の実施形態はさらに、誘電体要素９００、９０２、９０４と、低ｋ誘電体要素９１０、９１２、９１４と、金属バイア１０００、１００２とを含む。具体的には、誘電体要素９００、９０２、９０４は窒化物から形成され、第１の誘電体要素９００は、コンタクト線スペーサ７００の上および第１のＳＴＩ酸化物要素２１４の上に位置する。第２の誘電体要素９０２は、ゲート３１０の上、ゲート・スペーサ７１０、７１５の上、およびソース８２０およびドレイン８３０の一部分の上に位置する。さらに、第３の誘電体要素９０４は第２のＳＴＩ酸化物要素２１６の上に位置する。
さらに、低ｋ誘電体要素９１０、９１２、９１４は酸化物から形成される。具体的には、第１の低ｋ誘電体要素９１０は第１の誘電体要素９００の上に位置し、第２の低ｋ誘電体要素９１２は第２の誘電体要素９０２の上に位置し、第３の低ｋ誘電体要素９１４は第３の誘電体要素９０４の上に位置する。金属バイア１０００、１００２はタングステンから形成される。具体的には、第１の金属バイア１０００は、第１の低ｋ誘電体要素９１０と第２の低ｋ誘電体要素９１２の間に位置し、第２の金属バイア１００２は、第２の低ｋ誘電体要素９１２と第３の低ｋ誘電体要素９１４の間に位置する。さらに、第１の金属バイア１０００は、コンタクト線５００の上、およびソース８２０の一部分の上に位置し、第２の金属バイア１００２は、ドレイン８３０の一部分の上に位置する。従来のデバイスの場合のように、ゲート金属コンタクトのため、ゲートの上に別のタングステン・バイア（図示せず）を形成することができる。
図２を参照すると、本発明の実施形態はさらに、ＭＯＳＦＥＴ回路１００を製造する方法を提供し、この方法は、第１の層２００の上に第２の層２１０が形成され、第２の層２１０がシリコン２１２を含み、第１の層２００が、酸化シリコン（ＳＯＩ基板の場合）またはシリコン（バルク基板の場合）２０２を含む、シリコン・オン・インシュレータ（ＳＯＩ）またはバルク基板を形成することを含む。これに続いて、この方法は、第２の層２１０のシリコン要素２１２の両縁にＳＴＩ酸化物要素２１４、２１６を形成する。具体的には、パッド酸化物、続いて窒化物を付着させ、この窒化物をフォトレジストを用いてパターン形成する（to pattern）。次に、この窒化物に対して反応性イオン・エッチング（ＲＩＥ）を実行し、フォトレジストを除去する。さらに、パッド酸化物、続いてシリコンをエッチングし、必要に応じてライナ酸化を実行する。次いで、酸化物を再充填し、化学機械研磨（ＣＭＰ）によって研磨する。この研磨は窒化物のところで停止させる。続いて、窒化物をエッチングし、酸化物の一部を時間エッチングする。
ＳＴＩ酸化物要素２１４、２１６の形成に続いて、この方法は、第２の層２１０の上に高ｋ材料を付着させることによってゲート誘電体層２２０を形成する。次いで、ゲート誘電体層２２０の上に、６０から１５０ｎｍの厚さを有するポリシリコン層２３０を形成する。次に、コンタクト線およびゲートのパターンを形成するために、ポリシリコン層２３０の上にコンタクト線フォトレジストＰＲおよびゲート・フォトレジストＰＲを配置し（図２）、続いて、ポリシリコン層２３０の一部分を反応性イオン・エッチングすることによって、プリント回路ランディング・パッド３００およびゲート３１０を形成する（図３）。この方法は次いで、コンタクト線フォトレジストＰＲおよびゲート・フォトレジストＰＲを除去し、ポリシリコンにドープするためにプリント回路ランディング・パッド３００の上にゲルマニウム層４００を注入し、ゲート３１０の上に第２のゲート・フォトレジストＰＲを配置する（図４）。続いて、反応性イオン・エッチングによってゲルマニウム層４００を除去し、第２のゲート・フォトレジストＰＲを除去することによって、コンタクト線５００を形成する（図５）。これに続いて、ドープされた延長部分を形成し、ＭＯＳＦＥＴのしきい電圧を調整するために、延長およびハロー（halo）注入を実施する従来のプロセスを実行してもよい。
これに続いて、コンタクト線５００およびゲート３１０の上および周りに窒化物層６００を付着させ（図６）、続いて、窒化物層６００の一部分およびゲート誘電体層２２０の一部分をエッチングして、コンタクト線スペーサ７００、７０５、ゲート・スペーサ７１０、７１５およびゲート誘電体７２０、７２５を形成する。図７に示されているように、コンタクト線５００の高さはゲート３１０の高さよりも低く、したがって、コンタクト線スペーサ７００、７０５は、ゲート・スペーサ７１０、７１５よりも低く、かつ薄い。次に、シリサイド層８００、８１０、８２０および８３０をそれぞれ、コンタクト線５００の上部（ここでは、完全にシリサイド化されたコンタクト線としてもよい）、ゲート３１０の上部、およびゲート・スペーサ７１０、７１５の近くのシリコン２１２の上部（すなわちソース８２０およびドレイン８３０）に形成する。シリサイド層８００、８１０、８２０および８３０を形成する前には、当技術分野で一般的に知られているように、ソース／ドレイン・イオン注入およびソース／ドレイン・アニールが実施される。シリサイド層は、金属を付着させ、アニールし、反応しなかった金属をウェット・エッチングする従来のプロセスによって形成される。さらに、ゲート３１０の上およびコンタクト線５００の上に第２の窒化物層８４０を付着させ、第２の窒化物層８４０の上に酸化物層８５０を付着させ、化学機械研磨を実行することによって、従来のバック・エンド・オブ・ライン（ＢＥＯＬ）プロセスを実行する。
図８に示されているように、この方法は次いで、ゲート３１０から遠いほうのコンタクト線スペーサ（すなわちコンタクト線スペーサ７００）の上にフォトレジストＰＲを配置し、ゲート３１０の上およびゲート・スペーサ７１０、７１５の一部分の上にフォトレジストＰＲを配置し、コンタクト線５００から遠いほうの第２の層２１０のＳＴＩ酸化物要素（すなわち第２のＳＴＩ酸化物要素２１６）の一部分の上にフォトレジストＰＲを配置する。続いて、反応性イオン・エッチングを実行し、第２の窒化物層８４０のところで停止させて、低ｋ誘電体要素９１０、９１２、９１４を形成する。これに続いて、フォトレジストを除去し、反応性イオン・エッチングを実行する。これによって第２の窒化物層８４０の一部分を除去して、誘電体要素９００、９０２、９０４を形成し、コンタクト線スペーサ７０５を除去する（図９）。コンタクト線５００はゲート３１０よりも低いため、コンタクト線５００およびコンタクト線スペーサ７００、７０５上に付着された窒化物は、ゲート３１０およびゲート・スペーサ７１０、７１５上に付着された窒化物よりも低く、かつ薄く、したがって、コンタクト線５００およびコンタクト線スペーサ７０５上に付着された窒化物の一部分を、反応性イオン・エッチングによって除去することができる。さらに、ＭＯＳＦＥＴ回路１００は単一のコンタクト線スペーサ（すなわちコンタクト線スペーサ７００）しか含まないため、スペーサによるソース８２０およびドレイン８３０の遮断を防ぐことができる。この方法は次いで、コンタクト線５００の上およびソース８２０の一部分の上、ならびにドレイン８３０の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア１０００および１００２を形成する（図１０）。接触抵抗を低減させるため、タングステンを付着させる前に、コンタクト線５００の上、ならびにソース８２０およびドレイン８３０の一部分の上に窒化チタンの薄層を付着させてもよい。
本発明の他の実施形態では、ＭＯＳＦＥＴ回路３２００を製造する方法が、第１の層１１００の上に第２の層１１１０が形成され、第２の層１１１０がシリコン１１１２を含み、第１の層１１００が酸化シリコン１１０２を含む、シリコン・オン・インシュレータ・チップを形成することから開始される。これに続いて、この方法は、第２の層１１１０のシリコン要素１１１２の両縁ＳＴＩ酸化物要素１１１４、１１１６を形成する。具体的には、パッド酸化物、続いて窒化物を付着させ、この窒化物をフォトレジストを用いてパターン形成する。次に、この窒化物に対して反応性イオン・エッチングを実行し、フォトレジストを除去する。さらに、パッド酸化物、続いてシリコンをエッチングし、必要に応じてライナ酸化を実行する。次いで、酸化物を再充填し、化学機械研磨によって研磨する。この研磨は窒化物のところで停止させる。続いて、窒化物をエッチングし、酸化物の一部を時間エッチングする。
ＳＴＩ酸化物要素１１１４、１１１６の形成に続いて、この方法は、第２の層１１１０の上に高ｋ材料を付着させることによってゲート誘電体層１１２０を形成する。次いで、ゲート誘電体層１１２０の上に第１のポリシリコンまたは金属層１１３０を形成し、続いて、ポリシリコン・ゲルマニウム層１１４０および第２のポリシリコン層１１５０を形成する。第１のポリシリコンまたは金属層１１３０、ポリシリコン・ゲルマニウム層１１４０および第２のポリシリコン層１１５０はそれぞれ、３０〜５０ｎｍ、１０ｎｍおよび４０〜８０ｎｍの例示的な厚さを有する。次に、コンタクト線およびゲートのパターンを形成するために、第２のポリシリコン層１１５０の上にコンタクト線フォトレジストＰＲおよびゲート・フォトレジストＰＲを配置し（図１１）、続いて、第１のポリシリコン／金属層１１３０の一部分、ポリシリコン・ゲルマニウム層１１４０の一部分および第２のポリシリコン層１１５０の一部分を反応性イオン・エッチングすることによって、コンタクト線スタック１２００およびゲート１２１０を形成する（図１２）。この方法は次いで、コンタクト線フォトレジストＰＲおよびゲート・フォトレジストＰＲを除去し、ゲート１２１０の上に第２のゲート・フォトレジストＰＲを配置し（図１３）、ポリシリコン・ゲルマニウム層１１４０の一部分および第２のポリシリコン層１１５０の一部分を反応性イオン・エッチングによってコンタクト線スタック１２００から除去し（第１の層１１３０が金属の場合には、後続のシリサイド形成の間、第１の層１１３０を保護するため、ポリシリコン・ゲルマニウム層１１４０は残される）、第２のゲート・フォトレジストＰＲを除去することによって、コンタクト線１３００を形成する（図１４）。これに続いて、ドープされた延長部分を形成し、ＭＯＳＦＥＴのしきい電圧を調整するために、延長およびハロー注入を実施する従来のプロセスを実行する。
これに続いて、コンタクト線１３００およびゲート１２１０の上および周りに窒化物層１５００を付着させ（図１５）、続いて、窒化物層１５００の一部分およびゲート誘電体層１１２０の一部分をエッチングして、コンタクト線スペーサ１６００、１６０５、ゲート・スペーサ１６１０、１６１５、およびゲート誘電体１６２０、１６２５を形成する。図１６に示されているように、コンタクト線１３００の高さはゲート１２１０の高さよりも低く、したがって、コンタクト線スペーサ１６００、１６０５は、ゲート・スペーサ１６１０、１６１５よりも低く、かつ薄い。次に、シリサイド層１７００、１７１０、１７２０および１７３０をそれぞれ、コンタクト線１３００の上部（ここでは、完全にシリサイド化されたコンタクト線としてもよい）、ゲート１２１０の上部、およびゲート・スペーサ１６１０、１６１５の近くのシリコン１１１２の上部（すなわちソース１７２０およびドレイン１７３０）に形成する。シリサイド層１７００、１７１０、１７２０および１７３０を形成する前には、当技術分野で一般的に知られているように、ソース／ドレイン・イオン注入およびソース／ドレイン・アニールが実施される。サリサイド層は、金属を付着させ、アニールし、反応しなかった金属をウェット・エッチングする従来のプロセスによって形成される。さらに、ゲート１２１０の上およびコンタクト線１３００の上に第２の窒化物層１７４０を付着させ、第２の窒化物層１７４０の上に酸化物層１７５０を付着させ、化学機械研磨を実行することによって、従来のバック・エンド・オブ・ライン（ＢＥＯＬ）プロセスを実行する。
図１７に示されているように、この方法は次いで、ゲート１２１０から遠いほうのコンタクト線スペーサ（すなわちコンタクト線スペーサ１６００）の上にフォトレジストＰＲを配置し、ゲート１２１０の上およびゲート・スペーサ１６１０、１６１５の一部分の上にフォトレジストＰＲを配置し、コンタクト線１３００から遠いほうの第２の層１１１０のＳＴＩ酸化物要素（すなわち第２のＳＴＩ酸化物要素１１１６）の一部分の上にフォトレジストＰＲを配置する。続いて、反応性イオン・エッチングを実行し、第２の窒化物層１７４０のところで停止させて、低ｋ誘電体要素１８１０、１８１２、１８１４を形成する。これに続いて、フォトレジストを除去し、反応性イオン・エッチングを実行する。これによって、第２の窒化物層１７４０の一部分を除去して、誘電体要素１８００、１８０２、１８０４を形成し、コンタクト線スペーサ１６０５を除去する（図１８）。コンタクト線１３００はゲート１２１０よりも低いため、コンタクト線１３００およびコンタクト線スペーサ１６００、１６０５上に付着された窒化物は、ゲート１２１０およびゲート・スペーサ１６１０、１６１５上に付着された窒化物よりも低く、かつ薄く、したがって、コンタクト線１３００およびコンタクト線スペーサ１６０５上に付着された窒化物の一部分を、反応性イオン・エッチングによって除去することができる。さらに、ＭＯＳＦＥＴ回路３２００は単一のコンタクト線スペーサ（すなわちコンタクト線スペーサ１６００）しか含まないため、スペーサによるソース１７２０およびドレイン１７３０の遮断を防ぐことができる。この方法は次いで、コンタクト線１３００の上およびソース１７２０の一部分の上、ならびにドレイン１７３０の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア１９００および１９０２を形成する（図１９）。接触抵抗を低減させるため、タングステンを付着させる前に、コンタクト線１３００の上、ならびにソース１７２０およびドレイン１７３０の一部分の上に窒化チタンの薄層を付着させてもよい。
したがって、本明細書の実施形態は、異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示する。ＭＯＳＦＥＴ回路１００はゲート３１０およびコンタクト線５００を含み、ゲート３１０は、コンタクト線５００の近くに位置する第１のゲート層と、第１のゲート層の上に位置する少なくとも１つの後続のゲート層とを含む。より具体的には、前述のとおり、ゲート３１０が、ポリシリコン層２３４の上に位置するシリサイド層８１０を含む。本発明の代替実施形態では、ゲート１２１０が、ポリシリコン・ゲルマニウム層１１４０の下に位置する第１のポリシリコン層１１３０と、ポリシリコン・ゲルマニウム層１１４０の上に位置する第２のポリシリコン層１１５０と、第２のポリシリコン層１１５０の上に位置するシリサイド層１７１０とを含むことができる。コンタクト線５００も、ポリシリコン層２３２の上に位置するシリサイド層８００を含むが、コンタクト線５００は、ゲート３１０の高さ（すなわち第１のゲート層と後続のゲート層（１つまたは複数）とを合わせた高さ）よりも低い高さを含む。
ＭＯＳＦＥＴ回路１００はさらに、ゲート３１０の近くに位置するゲート・スペーサ７１０、７１５と、コンタクト線５００の近くに位置する単一のコンタクト線スペーサ７００とを含む。前述のとおり、コンタクト線５００はゲート３１０よりも低いため、コンタクト線スペーサ７００は、それぞれのゲート・スペーサ７１０、７１５よりも低く、かつ薄い。さらに、コンタクト線スペーサ７００のサイズが小さいことに加えて、ＭＯＳＦＥＴ回路１００は、コンタクト線に対するスペーサを１つだけ含み、またはコンタクト線に対するスペーサを１つも含まず、これによって、スペーサによるソース８２０およびドレイン８３０の遮断を防ぐことができる。さらに、第１のゲート誘電体７２５はゲート３１０の下に位置し、第２のゲート誘電体７２０はコンタクト線５００の下に位置する。
ＭＯＳＦＥＴ回路１００を製造する例示的な１つの方法は、第１のゲート層を形成し、第１のゲート層の上に少なくとも１つの後続のゲート層を形成することによって、ゲート３１０を形成することを含む。より具体的には、第１のゲート層の形成は、ゲート誘電体層２２０の上にポリシリコン層２３０を形成することを含む。さらに、第１のゲート層の形成中にコンタクト線５００を形成する。すなわち、コンタクト線５００と第１のゲート層とを同時に形成する。前述のとおり、コンタクト線５００の形成は、ゲート誘電体層２２０の上にポリシリコン層２３０を形成し、続いて、ポリシリコン層２３０の一部分にドープするためにプリント回路ランディング・パッド３００の上にゲルマニウム層４００を注入することを含む。言い換えると、ゲート３１０およびコンタクト線５００は、ポリシリコン層２３０に、コンタクト線５００およびゲート３１０のパターンを形成し、続いてフォトレジストＰＲでゲート３１０を保護することによって形成することができる。次いで、コンタクト線５００の所望の高さまでコンタクト線（すなわちプリント回路ランディング・パッド３００）にドープすることによって、ドープされた部分を生成し、続いてこのドープされた部分をエッチングする。これに続いて、この方法は、前述のとおり、コンタクト線５００の上およびソース８２０の一部分の上、ならびにドレイン８３０の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア１０００および１００２を形成する。
ゲート１２１０およびコンタクト線１３００はあるいは、基板の上に第１のポリシリコン層１１３０を付着させ、第１のポリシリコン層１１３０の上にシリコン・ゲルマニウム層１１４０を付着させ、シリコン・ゲルマニウム層１１４０の上に第２のポリシリコン層１１５０を付着させることによっても形成することができる。前述のとおり、この基板は、酸化シリコン１１０２を含む第１の層１１００と、シリコン１１１２を含む第２の層１１１０とを含む。次に、第１のポリシリコン層１１３０、シリコン・ゲルマニウム層１１４０および第２のポリシリコン層１１５０をパターン形成して、コンタクト線スタック１２００およびゲート１２１０を形成する。これに続いて、ゲート１２１０をフォトレジストＰＲで保護し、第２のポリシリコン層１１５０の一部分およびシリコン・ゲルマニウム層１１４０の一部分を、コンタクト線スタック１２００から除去する。したがって、コンタクト線１３００はゲート１２１０の近くに形成され、コンタクト線１３００はゲート１２１０よりも低い。
さらに、この方法は、ゲート３１０の近くに第１のスペーサ（すなわちゲート・スペーサ７１０、７１５）を形成し、コンタクト線５００の近くに第２のスペーサ（すなわちコンタクト線スペーサ７００、７０５）を形成する。前述のとおり、これらのスペーサは、コンタクト線５００およびゲート３１０の上および周りに窒化物層６００を付着させ、続いて窒化物層６００の一部分をエッチングすることによって形成される。コンタクト線５００の高さはゲート３１０の高さよりも低いため、第２のスペーサは第１のスペーサよりも低く、かつ薄い。続いて、第２のスペーサのうちの被保存スペーサ（すなわちコンタクト線スペーサ７００）を保護し、第１のスペーサを保護し、ＭＯＳＦＥＴ回路１００をエッチングすることによって、第２のスペーサのうちの１つのスペーサ（すなわちコンタクト線スペーサ７０５）を除去する。したがって、コンタクト線スペーサ７００のサイズが小さいことに加えて、ＭＯＳＦＥＴ回路１００は、コンタクト線に対するスペーサを１つだけ含み、これによって、スペーサによるソース８２０およびドレイン８３０の遮断を防ぐことができる。この場合も、この方法は次いで、前述のとおり、コンタクト線５００の上およびソース８２０の一部分の上、ならびにドレイン８３０の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア１０００および１００２を形成する。
図２０〜２２は、異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造する方法ステップの流れ図を示す。項目１０では、この方法が、第１のゲート層およびコンタクト線を形成することによって開始される。前述のとおり、これは、基板の上にポリシリコン層を形成することを含み、この基板は、酸化シリコンを含む第１の層とシリコンを含む第２の層とを含む。項目１１では、第１のゲート層の上に後続のゲート層（１つまたは複数）を形成する。前述のとおり、これらのゲート層は、コンタクト線の高さよりも高い高さを含む。
より具体的には、図２１に示されているように、これらのゲート層およびコンタクト線は、ポリシリコン層にコンタクト線およびゲートのパターンを形成し（項目２０）、ゲートを保護し（項目２１）、コンタクト線の所望の高さまでコンタクト線にドープすることによってドープされた部分を生成し（項目２２）、ドープされた部分をエッチングする（項目２３）ことによって形成することができる。あるいは、図２２に示されているように、これらのゲート層およびコンタクト線は、基板の上に第１のポリシリコン層を付着させ（項目３０）、第１のポリシリコン層の上にシリコン・ゲルマニウム層を付着させ（項目３１）、シリコン・ゲルマニウム層の上に第２のポリシリコン層を付着させる（項目３２）ことによって形成してもよい。これに続いて、第１のポリシリコン層、シリコン・ゲルマニウム層および第２のポリシリコン層をパターン形成して、コンタクト線スタックおよびゲートを形成し（項目３３）、ゲート・スタックを保護し（項目３４）、コンタクト線スタックから、第２のポリシリコン層の一部分およびシリコン・ゲルマニウム層の一部分を除去する（項目３５）。
次に、図２０を再び参照すると、項目１２で、ゲートの近くに第１のスペーサを形成し、コンタクト線の近くに、第１のスペーサよりも低く、かつ薄い第２のスペーサを形成する。前述のとおり、これらのスペーサは、コンタクト線およびゲートの上および周りに窒化物層を付着させ、続いて窒化物層の一部分をエッチングすることによって形成される。これに続いて、第２のスペーサのうちの被保存スペーサおよび第１のスペーサをフォトレジストで保護し（項目１３）、ＭＯＳＦＥＴ回路をエッチングする（項目１４）。前述のとおり、コンタクト線はゲートよりも低いため、コンタクト線スペーサ（すなわち第２のスペーサ）は、それぞれのゲート・スペーサ（すなわちそれぞれの第１のスペーサ）よりも低く、かつ薄く、反応性イオン・エッチングによって容易に除去することができる。したがって、コンタクト線スペーサのサイズが小さいことに加えて、ＭＯＳＦＥＴ回路は、コンタクト線に対するスペーサを１つだけ含み、これによって、スペーサによるソースおよびドレインの遮断を防ぐことができる。
したがって、本発明の実施形態は、異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、ＭＯＳＦＥＴ回路のソース／ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）内に開路を生じさせる。この問題は、ＳＲＡＭ領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のＭＯＳＦＥＴ製造プロセスに容易に組み込むことができる解決策を提供する。
特定の実施形態の以上の説明は、現在の知識を使用することによって、包括的な概念から逸脱することなく、このような特定の実施形態を容易に変更し、またはこのような特定の実施形態を様々な用途に対して適合させ、あるいはその両方を実行することができる本発明の一般的な性質を完全に明らかにする。したがって、このような適合および変更は、開示された実施形態の等価物の意味および範囲に含まれなければならず、開示された実施形態の等価物の意味および範囲に含まれることが意図される。本明細書で使用された言い回しまたは用語は、説明を目的としたものであり、限定を目的としたものではないことを理解されたい。したがって、好ましい実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲に含まれる変更を加えて本発明を実施することができることを当業者は認識されたい。
本発明の構造および該構造の製造方法は集積回路の製造において有用であり、異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路に対して特に有用である。
本発明のＭＯＳＦＥＴ回路を示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の一方法ステップを示す概略図である。 本発明の方法の流れ図である。 本発明の方法ステップの流れ図である。 本発明の代替方法ステップの流れ図である。

Claims (8)

  1. ソースおよびドレインと、
    前記ソースまたはドレインの外側にあって前記ソースまたはドレインと金属バイアを介して接続するコンタクト線と、
    前記ソースおよびドレインの間に位置するゲートと、
    前記ゲートの側壁上のゲート・スペーサと、
    前記コンタクト線の前記ゲートの側とは反対側の側壁上の単一のコンタクト線スペーサと、を含み、
    前記コンタクト線が、前記ゲートの高さよりも低い高さを有し、前記コンタクト線スペーサが、前記ゲート・スペーサの高さよりも低い高さを有し、
    前記ゲートが、第１のゲート層と、前記第１のゲート層の上、少なくとも１つの後続のゲート層の下に位置するポリシリコン・ゲルマニウム・ゲート層とを含む、ＭＯＳＦＥＴ回路。
  2. 前記コンタクト線スペーサが、前記ゲート・スペーサの厚さよりも薄い厚さを有する、請求項１に記載のＭＯＳＦＥＴ回路。
  3. ソースおよびドレインと、
    前記ソースまたはドレインの外側にあって前記ソースまたはドレインと金属バイアを介して接続するコンタクト線と、
    前記ソースおよびドレインの間に位置する第１のゲートと、
    前記第１のゲート層の上に位置する少なくとも１つの後続のゲート層と、
    前記第１のゲート層および前記少なくとも１つの後続のゲート層の側壁上のゲート・スペーサと
    前記コンタクト線の前記第１のゲートの側とは反対側の側壁上の単一のコンタクト線スペーサと、含み、
    前記コンタクト線が、前記第１のゲート層と前記少なくとも１つの後続のゲート層とを合わせた高さよりも低い高さを有し、
    前記コンタクト線スペーサが、前記ゲート・スペーサの高さよりも低い高さを有し、
    前記第１のゲート層の上、前記少なくとも１つの後続のゲート層の下に位置するポリシリコン・ゲルマニウム・ゲート層をさらに含む、ＭＯＳＦＥＴ回路。
  4. 前記コンタクト線スペーサが、前記ゲート・スペーサの厚さよりも薄い厚さを有する、請求項３に記載のＭＯＳＦＥＴ回路。
  5. ＭＯＳＦＥＴ回路を製造する方法であって、
    順番に積層された第１のポリシリコン層、ポリシリコン・ゲルマニウム層、および第２のポリシリコン層をパターン形成して、少なくとも１つのコンタクト線および少なくとも１つのゲートを形成すること、
    前記ゲートを保護し、前記コンタクト線を露出させること、
    前記コンタクト線の高さを低減させて、その結果としての前記コンタクト線の高さが前記ゲートの高さよりも低くなるようにすること、
    前記ゲートの側壁に第１のスペーサを形成すること、および
    前記コンタクト線の前記ゲートの側とは反対側の側壁に前記第１のスペーサの高さよりも低い高さの第２のスペーサを形成することを含み、
    前記コンタクト線は、前記ゲートの両側に形成されるソースおよびドレインの外側にあって前記ソースまたはドレインと金属バイアを介して接続する、方法。
  6. 前記第２のスペーサが、前記第１のスペーサの厚さよりも薄い、請求項５に記載の方法。
  7. 前記第２のスペーサを形成することが、
    前記コンタクト線の両側に２つのスペーサを形成すること、および
    前記２つのスペーサのうちの前記ゲートの側とは反対側の前記第２のスペーサを保護し、前記第１のスペーサを保護した上で、前記２つのスペーサのうちの前記ゲートの側の保護されていないスペーサをエッチングすることを含む、請求項５または６に記載の方法。
  8. ＭＯＳＦＥＴ回路を製造する方法であって、
    基板の上に第１のポリシリコン層を付着させること、
    前記第１のポリシリコン層の上にポリシリコン・ゲルマニウム層を付着させること、
    前記ポリシリコン・ゲルマニウム層の上に第２のポリシリコン層を付着させること、
    前記第１のポリシリコン層、前記ポリシリコン・ゲルマニウム層および前記第２のポリシリコン層をパターン形成して、コンタクト線スタックおよびゲート・スタックを形成すること、
    前記コンタクト線スタックの前記第２のポリシリコン層を除去することにより、前記コンタクト線スタックが、前記ゲート・スタックの高さよりも低い高さとすること、
    前記ゲート・スタックの側壁に第１のスペーサを形成すること、および
    前記コンタクト線スタックの前記ゲートの側とは反対側の側壁に前記第１のスペーサの高さよりも低い高さの第２のスペーサを形成することを含み、
    前記コンタクト線スタックは、前記ゲート・スタックの両側に形成されるソースおよびドレインの外側にあって前記ソースまたはドレインと金属バイアを介して接続する、方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111200A (ja) * 2007-10-31 2009-05-21 Panasonic Corp 半導体装置及びその製造方法
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
KR20100101446A (ko) 2009-03-09 2010-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8507375B1 (en) * 2012-02-02 2013-08-13 GlobalFoundries, Inc. Alignment tolerant semiconductor contact and method
US9786557B1 (en) * 2016-04-12 2017-10-10 International Business Machines Corporation Two-dimensional self-aligned super via integration on self-aligned gate contact
FR3069369B1 (fr) * 2017-07-21 2019-11-01 Stmicroelectronics (Rousset) Sas Circuit integre comportant un contact partage masque
KR20200085071A (ko) * 2019-01-04 2020-07-14 주식회사 엘지화학 배터리 전류 측정 장치 및 방법

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5232863A (en) * 1992-10-20 1993-08-03 Micron Semiconductor, Inc. Method of forming electrical contact between a field effect transistor gate and a remote active area
JPH07321217A (ja) * 1994-05-19 1995-12-08 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2606143B2 (ja) * 1994-07-22 1997-04-30 日本電気株式会社 半導体装置及びその製造方法
GB2292008A (en) * 1994-07-28 1996-02-07 Hyundai Electronics Ind A split gate type flash eeprom cell
KR960030440A (ko) * 1995-01-12 1996-08-17 모리시다 요이치 반도체 장치 및 그 제조방법
US5668065A (en) * 1996-08-01 1997-09-16 Winbond Electronics Corp. Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects
JPH10308454A (ja) * 1997-05-02 1998-11-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2964993B2 (ja) * 1997-05-28 1999-10-18 日本電気株式会社 半導体記憶装置
US6420273B1 (en) * 1997-06-30 2002-07-16 Koninklijke Philips Electronics N.V. Self-aligned etch-stop layer formation for semiconductor devices
JP3239940B2 (ja) * 1997-09-10 2001-12-17 日本電気株式会社 半導体装置及びその製造方法
JP3075351B2 (ja) * 1998-03-24 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
US6127706A (en) 1998-04-23 2000-10-03 Texas Instruments - Acer Incorporated Trench-free buried contact for SRAM devices
TW386283B (en) * 1998-05-25 2000-04-01 United Microelectronics Corp A method of manufacturing the buried contact of an SRAM cell
JP2000100964A (ja) * 1998-09-18 2000-04-07 Seiko Epson Corp 半導体装置
US6127216A (en) * 1998-11-06 2000-10-03 Advanced Micro Devices, Inc. Heavily-doped polysilicon/germanium thin film formed by laser annealing
TWI231969B (en) * 1999-03-26 2005-05-01 Mosel Vitelic Inc Method for forming dual-gate MOS and interconnect with self-aligned contact
US6281559B1 (en) * 1999-03-03 2001-08-28 Advanced Micro Devices, Inc. Gate stack structure for variable threshold voltage
JP2000294546A (ja) * 1999-03-25 2000-10-20 Motorola Inc 半導体装置の製造方法
US6136649A (en) * 1999-10-12 2000-10-24 Advanced Micro Devices, Inc. Method for removing anti-reflective coating layer using plasma etch process after contact CMP
US6518618B1 (en) * 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
US6420752B1 (en) * 2000-02-11 2002-07-16 Advanced Micro Devices, Inc. Semiconductor device with self-aligned contacts using a liner oxide layer
JP2001338979A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6271087B1 (en) * 2000-10-10 2001-08-07 Advanced Micro Devices, Inc. Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects
US6552401B1 (en) * 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US6509253B1 (en) * 2001-02-16 2003-01-21 Advanced Micro Devices, Inc. T-shaped gate electrode for reduced resistance
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
JP2003007819A (ja) * 2001-06-27 2003-01-10 Sharp Corp 半導体装置の製造方法
US6596599B1 (en) * 2001-07-16 2003-07-22 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
JP4628644B2 (ja) * 2001-10-04 2011-02-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US6638861B1 (en) * 2001-11-08 2003-10-28 Advanced Micro Devices, Inc. Method of eliminating voids in W plugs
KR100790965B1 (ko) * 2002-03-09 2008-01-02 삼성전자주식회사 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법
TW533588B (en) * 2002-04-24 2003-05-21 Nanya Technology Corp Flash memory and its manufacturing method
KR100487525B1 (ko) * 2002-04-25 2005-05-03 삼성전자주식회사 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법
JP4102112B2 (ja) * 2002-06-06 2008-06-18 株式会社東芝 半導体装置及びその製造方法
US20040004251A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Insulated-gate field-effect thin film transistors
TW561506B (en) * 2002-07-22 2003-11-11 Taiwan Semiconductor Mfg Method for forming MOSFET
US6894353B2 (en) * 2002-07-31 2005-05-17 Freescale Semiconductor, Inc. Capped dual metal gate transistors for CMOS process and method for making the same
KR100481864B1 (ko) 2002-10-29 2005-04-11 삼성전자주식회사 반도체 소자의 형성방법
WO2004057618A2 (en) * 2002-12-19 2004-07-08 Koninklijke Philips Electronics N.V. Electric device comprising a layer of phase change material and method of manufacturing the same
JP2004228231A (ja) * 2003-01-21 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100509948B1 (ko) * 2003-04-01 2005-08-24 한국전자통신연구원 초미세 채널을 가지는 ｍｏｓｆｅｔ 소자 및 그 제조 방법
DE10318283A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US7129539B2 (en) * 2003-05-15 2006-10-31 Sharp Kabushiki Kaisha Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card
JP2005064127A (ja) * 2003-08-08 2005-03-10 Renesas Technology Corp 半導体装置およびその製造方法
DE10336876B4 (de) * 2003-08-11 2006-08-24 Infineon Technologies Ag Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung
JP2005175090A (ja) * 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
US7135731B2 (en) * 2003-12-10 2006-11-14 Nanya Technology Corp. Vertical DRAM and fabrication method thereof
KR100543471B1 (ko) * 2003-12-30 2006-01-20 삼성전자주식회사 노어형 플래시 메모리 셀의 콘택 구조 형성방법
JP2005347296A (ja) * 2004-05-31 2005-12-15 Toshiba Corp 半導体装置および半導体装置の製造方法
KR100626383B1 (ko) * 2004-08-16 2006-09-20 삼성전자주식회사 부분적으로 높여진 소오스/드레인을 가지는 트랜지스터 및그 제조방법
US7259083B2 (en) * 2004-10-22 2007-08-21 Lsi Corporation Local interconnect manufacturing process
JP2006165435A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置及びその製造方法

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