JP2004228231A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ゲート電極用の接続孔（ゲート電極コンタクト）とそれに隣接する半導体基板用の接続孔（基板コンタクト）とを共通の１つの接続孔で形成可能にすることで、チップの更なる微細化を可能にする半導体装置を実現する。
【解決手段】ゲート電極（１０４、１０５）上のコンタクトの形成される部分のシリコン窒化膜１０６をエッチングにより薄膜化しておき、全面にシリコン窒化膜１１５、ＢＰＳＧ膜１１６を形成後に、所定領域のＢＰＳＧ膜１１６のエッチング、シリコン窒化膜１１５、１１６のエッチングを行うことで、従来別工程でかつ別々に形成しなければならなかったゲート電極コンタクトとその近傍の基板コンタクトとを共通の１つの基板・ゲート電極共通コンタクト１２８として同時に形成することができる。
【選択図】 図２
【解決手段】ゲート電極（１０４、１０５）上のコンタクトの形成される部分のシリコン窒化膜１０６をエッチングにより薄膜化しておき、全面にシリコン窒化膜１１５、ＢＰＳＧ膜１１６を形成後に、所定領域のＢＰＳＧ膜１１６のエッチング、シリコン窒化膜１１５、１１６のエッチングを行うことで、従来別工程でかつ別々に形成しなければならなかったゲート電極コンタクトとその近傍の基板コンタクトとを共通の１つの基板・ゲート電極共通コンタクト１２８として同時に形成することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、基板コンタクトとゲート電極コンタクトを形成する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
素子性能の改善と製造コストの低下を図るため、現在ゲート電極の線幅は０．１３μｍまで微細化されている。一方、アライメント精度はゲート電極線幅の半分である６５ｎｍが今のところ限界である。半導体素子のデザインにおいて素子の微細化は加工線幅の縮小とアライメント精度が支配的である。すなわちアライメント精度分のマージンを縮小できればより微細化を推進できる。アライメントフリーとなるコンタクト形成技術に自己整合コンタクトがあり、この技術を使用すれば、一定サイズの基板を使用して、より小さく且つより集積度の高いチップが大量に得られるわけで、結果として１チップ当たりの製造コストの低下に繋がる。
【０００３】
ＣＭＯＳ半導体素子のゲートトランジスタは、ゲート電極、ゲート電極コンタクト、基板コンタクトから形成される。ゲート電極と基板コンタクトのアライメント精度分のマージンを縮小する為に、基板コンタクトに自己整合方式を採用する場合がある（例えば、特許文献１参照）。基板コンタクトはゲートトランジスタのソースまたはドレイン（以下、基板とする）と連結し、基板上若しくは、ゲート電極とソース上に位置している。一方、ゲート電極コンタクトは、基板コンタクトが自己整合方式であるためゲート電極上の保護層のエッチングストッパーとなるＣＡＰ膜（シリコン窒化膜）をエッチングし開口させる必要がある。このためゲート電極コンタクトと自己整合方式の基板コンタクトの形成方法は同時に行えない。すなわち、ゲート電極コンタクトと基板コンタクトをそれぞれ別々に形成する必要がある為、素子の微細化は、デザインルール上の制約を受ける。
【０００４】
以下にゲート電極コンタクトと基板コンタクト形成を含む従来の半導体装置の製造方法について図面を用いて説明する。
【０００５】
図６（ａ）のように、シャロウトレンチ法とイオン注入により半導体基板６０１上に素子分離領域６０２を形成する。次にゲート酸化膜６０３と５０ｎｍ〜８０ｎｍのポリシリコン膜６０４を堆積する。このときＮｃｈ（Ｎチャネル）、Ｐｃｈ（Ｐチャネル）トランジスタとなるそれぞれの領域に所定量の不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングする。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。そして場合によってはアニール処理してもよい。
【０００６】
次に５０ｎｍ〜７０ｎｍのタングステン膜６０５と、１４０ｎｍ〜１６０ｎｍのシリコン窒化膜６０６を堆積する。さらに、５０ｎｍ〜７０ｎｍの無機または有機化合物よりなる反射防止膜６０７を堆積し、その上にフォトレジスト６０８をゲート電極パターンにパターンニングする。
【０００７】
図６（ｂ）のように反射防止膜６０７とシリコン窒化膜６０６のみをエッチングする。このときゲート寸法加工精度向上とゲート寸法変換差（リソグラフィーによるレジストパターン寸法とエッチング後の寸法の差）をほぼゼロにする為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングを行う。また、反射防止膜６０７とシリコン窒化膜６０６をエッチングした際にゲートパターン側壁に反応生成物が付着し、これが次工程でのゲート寸法加工精度の悪化を招く為、レジスト剥離によりレジスト６０８と反応生成物の除去を行う。反射防止膜６０７が有機化合物の場合は、レジスト剥離により反射防止膜６０７も除去されるが、無機化合物の場合は反射防止膜６０７は除去されずに残る。以後、反射防止膜６０７が無機化合物の場合について説明する。
【０００８】
次に図６（ｃ）のようにパターンニングされた反射防止膜６０７とシリコン窒化膜６０６をマスクとして、タングステン膜６０５を塩素、ポリシリコン膜６０４をＨＢｒ、Ｏ２ ガスからなる異方性ドライエッチにより寸法精度良く加工を行う。このときタングステン膜６０５のドライエッチで反射防止膜６０７はエッチングされシリコン窒化膜６０６の膜厚は１２０ｎｍ〜１４０ｎｍとなる。次にトランジスタのソースドレインとなる領域に所望の量だけ不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングし活性領域６０９を形成する。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【０００９】
次に図６（ｄ）のように１０ｎｍの常圧ＮＳＧ膜６１０、１０ｎｍのシリコン窒化膜６１１、１００ｎｍのＢＰＳＧ膜６１２を堆積する。ＢＰＳＧ膜６１２は、堆積後熱処理（例えばＲＴＡ処理）してもよい。
【００１０】
次に図６（ｅ）のように、ＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性ドライエッチングでサイドウォール６１３を形成する。そして不純物（例えば、Ａｓ、Ｐ、Ｂ、ＢＦ２ ）のドーピングを行う。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００１１】
さらに図６（ｆ）のようにフッ化水素ベーパーを用いて選択的にサイドウォール６１３のＢＰＳＧ膜６１２のみ除去を行う。このとき素子分離領域６０２は、ＮＳＧで埋め込まれている為にフッ化水素ベーパーでエッチングされない。
【００１２】
次に図７（ａ）のように３０ｎｍのシリコン窒化膜６１４、８００ｎｍの酸化膜例えばＢＰＳＧ膜６１５を堆積し、その後ＣＭＰによる平坦化を行い、ＢＰＳＧ膜６１５の膜厚を基板上から６００ｎｍにする。次にフォトレジスト（図示せず）によりゲート電極コンタクト６１６のパターンニングを行う。次に寸法ばらつきと寸法シフトを小さくする為に、ＣＦ系（例えば、Ｃ４ Ｆ８ 、Ｃ５ Ｆ８ 、Ａｒ、Ｏ２ ）からなるガスにより異方性エッチングを行う。このときシリコン窒化膜６１４と酸化膜（ＢＰＳＧ膜）６１５とのエッチング選択比は高く、開口はシリコン窒化膜６１４中でストップしている。
【００１３】
次に図７（ｂ）のように層間絶縁膜が膜べりしないようにレジスト（図示せず）の剥離をせず、コンタクト開口寸法を拡大しないようにＣＨＦ３ 、Ｏ２ 系からなるガスにより異方性エッチングを行った後レジスト剥離を行う。このときシリコン窒化膜換算で１８０ｎｍ〜２００ｎｍのエッチングをかけることによりゲート電極であるタングステン膜６０５が露出し、ゲート電極コンタクト６２６が形成される。
【００１４】
同様に図７（ｃ）のように基板コンタクト６１７を開口させる。次に図７（ｄ）に示すようにレジスト剥離を行った後にＣＨＦ３ 、Ｏ２ 系からなるガスにより異方性エッチングを行う。このときシリコン窒化膜換算で４５ｎｍ〜６０ｎｍのエッチングをかけることによりコンタクト６２７は基板まで開口する。また、電極コンタクト６２６は、さらに異方性エッチングされゲート電極コンタクト６３６となる。
【００１５】
【特許文献１】
特開２０００−１８８３４０号公報（段落００３１）
【００１６】
【発明が解決しようとする課題】
従来例の図６、図７と同様の製造方法で形成した半導体装置の断面を図８に示す。図８において、８０１、８０２はポリシリコン膜およびタングステン膜で形成されたゲート電極、８０３は素子分離領域、８１１はゲート電極コンタクト、８１２、８１３はゲート電極コンタクト８１１とは別マスクを用いて形成された基板コンタクトである。素子の微細化を図る上で、ゲート電極８０１と素子分離領域８０３上にあるゲート電極８０２のスペースＡを縮小することは有効である。スペースＡの幅は、ゲート電極コンタクト８１１と基板コンタクト８１２の分離可能幅で決定される。図６、図７に示した製造方法では、ゲート電極コンタクト８１１と基板コンタクト８１２は、ＳＡＣ構造を採用するため別マスクで形成され、コンタクトピッチＢには、コンタクトマスク同士の合わせマージンが必要となる。
【００１７】
配線のレイアウトの中には、ゲート電極コンタクト８１１に接続される配線と基板コンタクト８１２に接続される配線とが同電位となる場合（同じ電圧の推移をする場合）もある。この場合、図９に示されるような１個のコンタクト９０４でゲート電極９０１と基板９０２とのコンタクトを兼ねることが出来ればチップの更なる微細化を行うことが出来る。
【００１８】
つまり、ゲート電極コンタクト８１１と基板コンタクト８１２、８１３を同時形成することができれば、図８のコンタクトピッチＢが短縮できチップの更なる微細化が可能である。基板コンタクト形成時にゲート電極コンタクトも同一マスクにてパターンニングすると、ゲート電極上にはエッチングストッパーとなる窒化膜がある為、ゲート電極と導通を図るにはシリコン窒化膜のエッチング量を増加させなければならない。その場合、ゲート電極９０３と異電位（電圧の推移が連動していない）である基板コンタクト９０５がゲート電極９０３とショートすることは明らかであり、図８に示すゲート電極コンタクト８１１と基板コンタクト８１２の同時形成は不可能である。なお、図９は、図８において、ゲート電極コンタクト８１１と基板コンタクト８１２、８１３を同一マスクを用いて同時に形成し、かつゲート電極コンタクト８１１と基板コンタクト８１２とを１個のコンタクト９０４とした場合の構成を示す。
【００１９】
本発明の目的は、ゲート電極用の接続孔（ゲート電極コンタクト）とそれに隣接する半導体基板用の接続孔（基板コンタクト）とを共通の１つの接続孔で形成可能にすることで、チップの更なる微細化を可能にする半導体装置およびその製造方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極およびゲート電極と同じ形状でゲート電極上に形成された第１の絶縁膜からなる複数のゲート構造部と、複数のゲート構造部を覆うように半導体基板上全面に形成された第２の絶縁膜と、第２の絶縁膜上に形成された層間絶縁膜と、層間絶縁膜と第２の絶縁膜とを貫通し半導体基板表面と層間絶縁膜上に形成される配線層とを接続するための基板接続孔と、層間絶縁膜と第２の絶縁膜と所定のゲート構造部の第１の絶縁膜とを貫通し所定のゲート構造部のゲート電極と層間絶縁膜上に形成される配線層とを接続するためのゲート電極接続孔とを備えた半導体装置であって、ゲート電極接続孔と接する所定領域の第１の絶縁膜が他の領域の第１の絶縁膜よりも薄膜化されるかまたは除去されており、かつ隣接する基板接続孔とゲート電極接続孔とが共通の接続孔で形成されたことを特徴とする。
【００２１】
この本発明の半導体装置の構成によれば、ゲート電極接続孔の形成される所定領域の第１の絶縁膜を薄膜化または除去しておくことで、層間絶縁膜形成後に、従来別々に形成しなければならなかったゲート電極接続孔とそれに隣接する基板接続孔とを共通の１つの接続孔で同時に形成することができ、チップの更なる微細化を図ることが可能となる。
【００２２】
本発明の請求項２記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜、ゲート電極用導電膜、第１の絶縁膜をこの順に堆積する工程と、第１の絶縁膜およびゲート電極用導電膜を所定形状に加工することによりゲート電極用導電膜からなるゲート電極およびゲート電極と同じ形状の第１の絶縁膜を有する複数のゲート構造部を形成する工程と、所定のゲート構造部の所定領域の第１の絶縁膜を他の領域の第１の絶縁膜よりも薄膜化するかまたは除去するように所定領域の第１の絶縁膜をエッチングする工程と、エッチング後に、複数のゲート構造部を覆うように半導体基板上全面に第２の絶縁膜を堆積する工程と、第２の絶縁膜上に層間絶縁膜を形成する工程と、所定部分の層間絶縁膜と第２の絶縁膜と第１の絶縁膜とをエッチングすることにより、層間絶縁膜と第２の絶縁膜と所定領域の第１の絶縁膜とを貫通してゲート電極に達するとともに、このゲート電極近傍の半導体基板表面に層間絶縁膜と第２の絶縁膜とを貫通して達する接続孔を形成する工程とを含む。
【００２３】
本発明の請求項３記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜、ゲート電極用導電膜をこの順に堆積する工程と、ゲート電極用導電膜上に、所定領域の膜厚が零の場合を含んで他の領域よりも薄くなるように第１の絶縁膜を形成する工程と、第１の絶縁膜およびゲート電極用導電膜を所定形状に加工することによりゲート電極用導電膜からなるゲート電極および所定形状に加工された第１の絶縁膜を有する複数のゲート構造部を形成する工程と、複数のゲート構造部を覆うように半導体基板上全面に第２の絶縁膜を堆積する工程と、第２の絶縁膜上に層間絶縁膜を形成する工程と、所定部分の層間絶縁膜と第２の絶縁膜と第１の絶縁膜とをエッチングすることにより、層間絶縁膜と第２の絶縁膜と所定領域の第１の絶縁膜とを貫通してゲート電極に達するとともに、このゲート電極近傍の半導体基板表面に層間絶縁膜と第２の絶縁膜とを貫通して達する接続孔を形成する工程とを含む。
【００２４】
本発明の請求項４記載の半導体装置の製造方法は、請求項２または３記載の半導体装置の製造方法において、第１の絶縁膜と第２の絶縁膜とを同一成分の膜で形成し、接続孔を形成する工程が、所定部分を開口したフォトレジストをマスクにして層間絶縁膜を異方性エッチングする工程と、フォトレジストを除去した後で層間絶縁膜をマスクにして第２の絶縁膜と第１の絶縁膜とを異方性エッチングする工程とからなることを特徴とする。
【００２５】
これらの本発明の半導体装置の製造方法によれば、ゲート電極上の接続孔の形成される所定領域の第１の絶縁膜を薄膜化または除去（膜厚が零）しておくことで、層間絶縁膜形成後に、従来別々に形成しなければならなかったゲート電極に達する接続孔とその近傍の半導体基板表面に達する接続孔とを共通の１つの接続孔で同時に形成することができ、チップの更なる微細化を図ることが可能となる。
【００２６】
【発明の実施の形態】
（第１の実施の形態）
まず、本発明の第１の実施の形態について説明する。図１、図２は第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【００２７】
図１（ａ）のように、シャロウトレンチ法とイオン注入により半導体基板１０１上に素子分離領域１０２を形成し、ゲート酸化膜１０３と５０ｎｍ〜８０ｎｍのポリシリコン膜１０４（ゲート電極用導電膜）を堆積する。このときＮｃｈ、Ｐｃｈトランジスタとなるそれぞれの領域に所定量の不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングする。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。そして場合によってはアニール処理してもよい。
【００２８】
次に７０ｎｍのタングステン膜１０５（ゲート電極用導電膜）と、１４０ｎｍのシリコン窒化膜１０６（第１の絶縁膜）を堆積する。さらに、７０ｎｍの無機または有機化合物よりなる反射防止膜１０７を堆積し、その上にフォトレジスト１０８でゲート電極のパターンニングを行う。反射防止膜１０７について、無機反射防止膜と有機反射防止膜の違いとして、後洗浄工程（レジスト剥離工程）で反射防止膜が除去されるものが有機反射防止膜で、除去されずに残るものが無機反射防止膜である。以下、無機反射防止膜を用いた場合で説明する。
【００２９】
次にフォトレジスト１０８をマスクとして反射防止膜１０７とシリコン窒化膜１０６をエッチングする（図示せず）。この際、反射防止膜１０７とシリコン窒化膜１０６の寸法変換差を少なく加工する為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングを行う。次にフォトレジスト１０８の剥離を行う。ここで、レジスト剥離を行うのは、ゲート電極のように寸法精度が要求される加工を行う場合に、反射防止膜１０７をエッチングした時に生じるエッチング生成物がレジストパターンに付着し寸法ばらつきを大きくするのを回避する為である。
【００３０】
次に、パターンニングされた反射防止膜１０７とシリコン窒化膜１０６をマスクとして、タングステン膜１０５を塩素、ポリシリコン膜１０４をＨＢｒ、Ｏ２ ガスからなる異方性ドライエッチにより寸法精度良く加工を行う（図示せず）。このときタングステン膜１０５のドライエッチで反射防止膜１０７はエッチングされシリコン窒化膜１０６の膜厚は１２０ｎｍ〜１４０ｎｍとなる。
【００３１】
次に図１（ｂ）のようにトランジスタのソースドレインとなる領域に所望の量だけ不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングし活性領域１０９を形成する。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００３２】
次に図１（ｃ）のように後工程でゲート電極上にコンタクトが形成される領域を開口したレジストパターン１１０を形成する。図３はレジストパターン１１０の開口領域３０１と素子分離領域１０２と活性領域１０９とゲート電極パターン部３０２との配置関係を示す平面図である。
【００３３】
次にレジスト開口領域３０１のシリコン窒化膜１０６をエッチングする。これは寸法変換差を少なく加工する為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングを行い、その後、レジスト１１０の剥離を行う。ここでのエッチングのときレジスト開口領域３０１で、ゲート電極パターン部３０２が無い部分はエッチングのプラズマに曝されるので、エッチング条件としては基板であるＳｉと高い選択比のとれるガス条件が好ましい。また、印加電力もなるべく低パワーにすることで基板に与えるダメージが低減される。エッチング時間を調整することにより、図１（ｄ）のようにエッチング処理されなかったゲート電極上のシリコン窒化膜１０６の残膜ａ（ｎｍ）とエッチング処理されたシリコン窒化膜１０６の残膜ｂ（ｎｍ）は、ａ＞ｂ＞０、０＜ｂ＜１０ｎｍとなる。
【００３４】
次に図１（ｅ）のように１０ｎｍの常圧ＮＳＧ膜１１１、１０ｎｍのシリコン窒化膜１１２、１００ｎｍのＢＰＳＧ膜１１３を堆積する。ＢＰＳＧ膜１１３は、堆積後熱処理（例えばＲＴＡ処理）してもよい。
【００３５】
次に図２（ａ）のように、ＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性ドライエッチングでサイドウォール１１４を形成する。そして不純物（例えば、Ａｓ、Ｐ、Ｂ、ＢＦ２ ）のドーピングを行う。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００３６】
さらに図２（ｂ）のようにフッ化水素ベーパーを用いて選択的にサイドウォール１１４のＢＰＳＧ膜１１３のみ除去を行う。このとき素子分離領域１０２は、ＮＳＧで埋め込まれている為にフッ化水素ベーパーでエッチングされない。
【００３７】
次に図２（ｃ）のように３０ｎｍのシリコン窒化膜１１５（第２の絶縁膜）を堆積し、さらに６００ｎｍ〜８００ｎｍのＢＰＳＧ膜１１６（層間絶縁膜）を堆積した後、ＣＭＰによる平坦化でＢＰＳＧ膜１１６の膜厚を基板上から６００ｎｍにする。
【００３８】
次に図２（ｄ）のようにフォトレジスト（図示せず）によりゲート電極と基板に同時にコンタクトを形成する基板・ゲート電極共通コンタクト１１８のパターンニングとゲート電極と自己整合的にショートしない基板コンタクト１１７のパターンニングを行い、ＣＦ系ガスからなる異方性エッチングによって基板・ゲート電極共通コンタクト１１８と基板コンタクト１１７の形成を行う。このときシリコン窒化膜１１５と酸化膜（ＢＰＳＧ膜１１６）との選択比は高く、基板・ゲート電極共通コンタクト１１８と基板コンタクト１１７の開口はシリコン窒化膜１１５中でストップしている。
【００３９】
次に、レジスト剥離後に、ＣＨＦ３ 、Ｏ２ 系からなるガスによりシリコン窒化膜の異方性エッチングを行う。基板上の活性領域１０９上にはシリコン窒化膜１１５が３０ｎｍ堆積してあり、図１（ｃ）のレジスト開口領域３０１以外のゲート電極のタングステン膜１０５上にはシリコン窒化膜１０６とシリコン窒化膜１１５の計１５０〜１７０ｎｍのシリコン窒化膜が堆積してある。また、図１（ｃ）にてシリコン窒化膜１０６がエッチングされたレジスト開口領域３０１のゲート電極上のシリコン窒化膜厚は、シリコン窒化膜１１５が３０ｎｍとシリコン窒化膜１０６がｂの計（３０＋ｂ）ｎｍであり、３０＜（３０＋ｂ）＜４０ｎｍである為、ここでのシリコン窒化膜のエッチング量を例えば６０ｎｍとすることで、基板コンタクト１１７の活性領域１０９上のシリコン窒化膜１１５と、基板・ゲート電極共通コンタクト１１８の活性領域１０９上のシリコン窒化膜１１５およびゲート電極上のシリコン窒化膜１０６、１１５とがエッチングされ、図２（ｅ）のようにそれぞれ、基板コンタクト１２７、基板・ゲート電極共通コンタクト１２８となる。また図１（ｃ）のレジスト開口領域３０１以外のゲート電極（１０５、１０４）は自己整合的にコンタクト１２７、１２８と絶縁される。
【００４０】
以上のように第１の実施の形態によれば、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜１０６をエッチングにより薄膜化しておくことで、層間絶縁膜（ＢＰＳＧ膜１１６）形成後に、従来別工程でかつ別々に形成しなければならなかったゲート電極コンタクトとその近傍の基板コンタクトとを共通の１つの基板・ゲート電極共通コンタクト１２８として同時に形成することができる。これにより、図９のようにゲート電極間のスペースＡを縮小してチップの更なる微細化を図ることが可能になり、また図９の場合には不可能であった基板コンタクト１２７とゲート電極とのショートを防止できる。
【００４１】
なお、上記の実施の形態では、図１（ｃ）、（ｄ）に示すように、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜１０６をエッチングにより薄膜化したが、薄膜化に代えて完全に除去してもよい。
【００４２】
（第２の実施の形態）
第１の実施の形態では、ゲート電極形成後に、図１（ｃ）のレジスト開口領域３０１のゲート電極上のストッパー膜（シリコン窒化膜１０６）のエッチング加工を行う為、トランジスタの活性領域１０９にドライエッチのエッチングダメージが入ってしまう。ダメージ除去などの後処理を行うことでリーク量の低減は行えるが完全には良化しない。このような基板へのダメージを与えることのない製造方法を、第２の実施の形態として以下に説明する。図４、図５は第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【００４３】
図４（ａ）のように、シャロウトレンチ法とイオン注入により半導体基板４０１上に素子分離領域４０２を形成し、ゲート酸化膜４０３と５０ｎｍ〜８０ｎｍのポリシリコン膜４０４（ゲート電極用導電膜）を堆積する。このときＮｃｈ、Ｐｃｈトランジスタとなるそれぞれの領域に所定量の不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングする。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。そして場合によってはアニール処理してもよい。
【００４４】
次に７０ｎｍのタングステン膜４０５（ゲート電極用導電膜）と、１４０ｎｍのシリコン窒化膜４０６を堆積する。コンタクトと露光合わせマージンを含めた領域のみフォトレジスト４０８を開口させる。シリコン窒化膜４０６の寸法変換差を少なく加工する為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングにて除去を行う。そしてレジスト４０８の剥離後に、全面にシリコン窒化膜４３６を１０ｎｍ堆積させる。ここでシリコン窒化膜４０６と１０ｎｍ堆積させたシリコン窒化膜４３６をまとめてシリコン窒化膜４４６（第１の絶縁膜）とする。なお、シリコン窒化膜４０６のエッチングをレジスト４０８の開口部の残膜が１０ｎｍとなるようにエッチングして、シリコン窒化膜４３６を１０ｎｍ堆積する工程を省略しても良い。
【００４５】
次に図４（ｂ）のように７０ｎｍの無機または有機化合物よりなる反射防止膜４０７を堆積し、所望の領域をゲート電極にする為にフォトレジスト４４８のパターンニングを行う。反射防止膜４０７について、無機反射防止膜と有機反射防止膜の違いとして、後洗浄工程（レジスト剥離工程）で反射防止膜が除去されるものが有機反射防止膜で、除去されずに残るものが無機反射防止膜である。以下、無機反射防止膜を用いた場合で説明する。
【００４６】
図４（ｃ）のようにＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性エッチングを行い反射防止膜４０７とシリコン窒化膜４４６のみをエッチングしフォトレジスト４４８の剥離を行う。ここで、レジスト剥離を行うのは、ゲート電極のように寸法精度が要求される加工を行う場合に、反射防止膜４０７をエッチングした時に生じるエッチング生成物がレジストパターンに付着し寸法ばらつきを大きくするのを回避する為である。
【００４７】
次に図４（ｃ）のようにパターンニングされた反射防止膜４０７とシリコン窒化膜４４６をマスクとして、タングステン膜４０５を塩素、ポリシリコン膜４０４をＨＢｒ、Ｏ２ ガスからなる異方性ドライエッチにより寸法精度良く加工を行う。このときタングステン膜４０５のドライエッチで反射防止膜４０７はエッチングされ図４（ａ）のフォトレジスト４０８の開口領域以外のシリコン窒化膜４４６の膜厚は１４０ｎｍとなり、フォトレジスト４０８の開口領域のシリコン窒化膜４４６の膜厚は１０ｎｍとなる。
【００４８】
次に図４（ｄ）のようにトランジスタのソースドレインとなる領域に所望の量だけ不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングし活性領域４０９を形成する。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００４９】
次に図４（ｅ）のように１０ｎｍの常圧ＮＳＧ膜４１０、１０ｎｍのシリコン窒化膜４１１、１００ｎｍのＢＰＳＧ膜４１２を堆積する。ＢＰＳＧ膜４１２は、堆積後熱処理（例えばＲＴＡ処理）してもよい。
【００５０】
次に図５（ａ）のように、ＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性ドライエッチングでサイドウォール４１３を形成する。そして不純物（例えば、Ａｓ，Ｐ、Ｂ、ＢＦ２ ）のドーピングを行う。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００５１】
次に図５（ｂ）のようにフッ化水素ベーパーを用いて選択的にサイドウォール４１３のＢＰＳＧ膜４１２のみ除去を行う。このとき素子分離領域４０２は、ＮＳＧで埋めこまれている為にフッ化水素ベーパーでエッチングされない。
【００５２】
次に図５（ｃ）のように３０ｎｍのシリコン窒化膜４１４（第２の絶縁膜）を堆積し、さらに６００ｎｍ〜８００ｎｍのＢＰＳＧ膜４１５（層間絶縁膜）を堆積した後、ＣＭＰによる平坦化でＢＰＳＧ膜４１５の膜厚を基板上から６００ｎｍにする。
【００５３】
次に図５（ｄ）のようにフォトレジスト（図示せず）によりゲート電極と基板に同時にコンタクトを形成する基板・ゲート電極共通コンタクト４１７のパターンニングとゲート電極と自己整合的にショートしない基板コンタクト４１６のパターンニングを行い、ＣＦ系からなるガスにより異方性エッチングによって基板・ゲート電極共通コンタクト４１７と基板コンタクト４１６の形成を行う。このときシリコン窒化膜４１４と酸化膜（ＢＰＳＧ膜４１５）との選択比は高く、基板・ゲート電極共通コンタクト４１７と基板コンタクト４１６の開口はシリコン窒化膜４１４中でストップしている。
【００５４】
次に、レジスト剥離後に、ＣＨＦ３ 、Ｏ２ 系からなるガスによりシリコン窒化膜の異方性エッチングを行う。基板上の活性領域４０９上にはシリコン窒化膜４１４が３０ｎｍ堆積してあり、図４（ａ）のフォトレジスト４０８の開口領域以外のゲート電極のタングステン膜４０５上にはシリコン窒化膜４１４とシリコン窒化膜４４６の計１７０ｎｍのシリコン窒化膜が堆積してある。
また、図４（ａ）にてシリコン窒化膜４０６がエッチングされたフォトレジスト４０８の開口領域のゲート電極上のシリコン窒化膜厚は、シリコン窒化膜４１４が３０ｎｍと１０ｎｍのシリコン窒化膜４３６の計４０ｎｍである為、ここでのシリコン窒化膜のエッチング量を例えば６０ｎｍとすることで、基板コンタクト４１６の活性領域４０９上のシリコン窒化膜４１４と、基板・ゲート電極共通コンタクト４１７の活性領域４０９上のシリコン窒化膜４１４およびゲート電極上のシリコン窒化膜４３６、４１４とがエッチングされ、図５（ｅ）のようにそれぞれ、基板コンタクト４２６、基板・ゲート電極共通コンタクト４２７となる。また図４（ａ）のフォトレジスト４０８の開口領域以外のゲート電極（４０５、４０４）は自己整合的にコンタクト４２６、４２７と絶縁される。
【００５５】
以上のように第２の実施の形態によれば、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜４４６を薄膜化しておくことで、第１の実施の形態と同様の効果が得られる。さらに、図４（ｄ）のゲート電極パターン部５０１、５０２を形成する前に、図４（ａ）のようにゲート電極パターン部５０１のコンタクトの形成される領域のシリコン窒化膜４０６をエッチングしているため、この薄膜化のためのエッチングで半導体基板４０１へのダメージを与えることがない。
【００５６】
なお、上記の実施の形態では、図４（ｄ）に示すように、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜４４６を薄膜化しているが、薄膜化に代えて完全に除去してもよい。この場合、図４（ａ）の工程でフォトレジスト４０８をマスクにして異方性エッチングによりシリコン窒化膜４０６を除去するだけでよく、レジスト剥離後のシリコン窒化膜４３６の堆積は行わない。
【００５７】
以上に好ましい実施の形態を開示したが、これらは決して本発明の範囲を限定するものではなく、本発明の思想と領域を脱しない範囲内で、その形態や細部において各種の変形がなされてもかまわない。
【００５８】
【発明の効果】
以上のように本発明によれば、ゲート電極上の接続孔の形成される所定領域の第１の絶縁膜を薄膜化または除去しておくことで、層間絶縁膜形成後に、従来別工程でかつ別々に形成しなければならなかったゲート電極に達する接続孔とその近傍の半導体基板表面に達する接続孔とを共通の１つの接続孔で同時に形成することができ、チップの更なる微細化を図ることが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の第１の実施の形態の半導体装置の製造方法を示す工程断面図
【図２】（ａ）〜（ｅ）は本発明の第１の実施の形態の半導体装置の製造方法を示す工程断面図
【図３】本発明の第１の実施の形態の半導体装置の製造方法を示す平面図
【図４】（ａ）〜（ｅ）は本発明の第２の実施の形態の半導体装置の製造方法を示す工程断面図
【図５】（ａ）〜（ｅ）は本発明の第２の実施の形態の半導体装置の製造方法を示す工程断面図
【図６】（ａ）〜（ｆ）は従来の半導体装置の製造方法を示す工程断面図
【図７】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程断面図
【図８】従来の半導体装置を示す断面図
【図９】従来の半導体装置で課題となる箇所を示す断面図
【符号の説明】
１０１ 半導体基板
１０２ 素子分離領域
１０３ ゲート酸化膜
１０４ ポリシリコン膜
１０５ タングステン膜
１０６ シリコン窒化膜
１０７ 反射防止膜
１０８ フォトレジスト
１０９ 活性領域
１１０ フォトレジスト
１１１ 常圧ＮＳＧ膜
１１２ シリコン窒化膜
１１３ ＢＰＳＧ膜
１１４ サイドウォール
１１５ シリコン窒化膜
１１６ ＢＰＳＧ膜
１１７ 基板コンタクト
１１８ 基板・ゲート電極共通コンタクト
１２７ 基板コンタクト
１２８ 基板・ゲート電極共通コンタクト
３０１ レジスト開口領域
３０２ ゲート電極パターン部
３０３ 活性領域
３０４ 素子分離領域
４０１ 半導体基板
４０２ 素子分離領域
４０３ ゲート酸化膜
４０４ ポリシリコン膜
４０５ タングステン膜
４０６ シリコン窒化膜
４０７ 反射防止膜
４０８ フォトレジスト
４０９ 活性領域
４１０ シリコン窒化膜
４１１ 常圧ＮＳＧ膜
４１２ ＢＰＳＧ膜
４１３ サイドウォール
４１４ シリコン窒化膜
４１５ ＢＰＳＧ膜
４１６ 基板コンタクト
４１７ 基板・ゲート電極共通コンタクト
４２６ 基板コンタクト
４２７ 基板・ゲート電極共通コンタクト
４３６ シリコン窒化膜
４４６ シリコン窒化膜
４４８ フォトレジスト
６０１ 半導体基板
６０２ 素子分離領域
６０３ ゲート酸化膜
６０４ ポリシリコン膜
６０５ タングステン膜
６０６ シリコン窒化膜
６０７ 反射防止膜
６０８ フォトレジスト
６０９ 活性領域
６１０ 常圧ＮＳＧ膜
６１１ シリコン窒化膜
６１２ ＢＰＳＧ膜
６１３ サイドウォール
６１４ シリコン窒化膜
６１５ ＢＰＳＧ膜
６１６ ゲート電極コンタクト
６１７ 基板コンタクト
６２６ ゲート電極コンタクト
６２７ 基板コンタクト
６３６ ゲート電極コンタクト
８０１ ゲート電極
８０２ 素子分離上のゲート電極
８１１ ゲート電極コンタクト
８１２ 基板コンタクト
８１３ 基板コンタクト
９０１ ゲート電極
９０２ 基板
９０３ ゲート電極
９０４ 共通コンタクト
９０５ 基板コンタクト
【発明の属する技術分野】
本発明は、基板コンタクトとゲート電極コンタクトを形成する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
素子性能の改善と製造コストの低下を図るため、現在ゲート電極の線幅は０．１３μｍまで微細化されている。一方、アライメント精度はゲート電極線幅の半分である６５ｎｍが今のところ限界である。半導体素子のデザインにおいて素子の微細化は加工線幅の縮小とアライメント精度が支配的である。すなわちアライメント精度分のマージンを縮小できればより微細化を推進できる。アライメントフリーとなるコンタクト形成技術に自己整合コンタクトがあり、この技術を使用すれば、一定サイズの基板を使用して、より小さく且つより集積度の高いチップが大量に得られるわけで、結果として１チップ当たりの製造コストの低下に繋がる。
【０００３】
ＣＭＯＳ半導体素子のゲートトランジスタは、ゲート電極、ゲート電極コンタクト、基板コンタクトから形成される。ゲート電極と基板コンタクトのアライメント精度分のマージンを縮小する為に、基板コンタクトに自己整合方式を採用する場合がある（例えば、特許文献１参照）。基板コンタクトはゲートトランジスタのソースまたはドレイン（以下、基板とする）と連結し、基板上若しくは、ゲート電極とソース上に位置している。一方、ゲート電極コンタクトは、基板コンタクトが自己整合方式であるためゲート電極上の保護層のエッチングストッパーとなるＣＡＰ膜（シリコン窒化膜）をエッチングし開口させる必要がある。このためゲート電極コンタクトと自己整合方式の基板コンタクトの形成方法は同時に行えない。すなわち、ゲート電極コンタクトと基板コンタクトをそれぞれ別々に形成する必要がある為、素子の微細化は、デザインルール上の制約を受ける。
【０００４】
以下にゲート電極コンタクトと基板コンタクト形成を含む従来の半導体装置の製造方法について図面を用いて説明する。
【０００５】
図６（ａ）のように、シャロウトレンチ法とイオン注入により半導体基板６０１上に素子分離領域６０２を形成する。次にゲート酸化膜６０３と５０ｎｍ〜８０ｎｍのポリシリコン膜６０４を堆積する。このときＮｃｈ（Ｎチャネル）、Ｐｃｈ（Ｐチャネル）トランジスタとなるそれぞれの領域に所定量の不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングする。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。そして場合によってはアニール処理してもよい。
【０００６】
次に５０ｎｍ〜７０ｎｍのタングステン膜６０５と、１４０ｎｍ〜１６０ｎｍのシリコン窒化膜６０６を堆積する。さらに、５０ｎｍ〜７０ｎｍの無機または有機化合物よりなる反射防止膜６０７を堆積し、その上にフォトレジスト６０８をゲート電極パターンにパターンニングする。
【０００７】
図６（ｂ）のように反射防止膜６０７とシリコン窒化膜６０６のみをエッチングする。このときゲート寸法加工精度向上とゲート寸法変換差（リソグラフィーによるレジストパターン寸法とエッチング後の寸法の差）をほぼゼロにする為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングを行う。また、反射防止膜６０７とシリコン窒化膜６０６をエッチングした際にゲートパターン側壁に反応生成物が付着し、これが次工程でのゲート寸法加工精度の悪化を招く為、レジスト剥離によりレジスト６０８と反応生成物の除去を行う。反射防止膜６０７が有機化合物の場合は、レジスト剥離により反射防止膜６０７も除去されるが、無機化合物の場合は反射防止膜６０７は除去されずに残る。以後、反射防止膜６０７が無機化合物の場合について説明する。
【０００８】
次に図６（ｃ）のようにパターンニングされた反射防止膜６０７とシリコン窒化膜６０６をマスクとして、タングステン膜６０５を塩素、ポリシリコン膜６０４をＨＢｒ、Ｏ２ ガスからなる異方性ドライエッチにより寸法精度良く加工を行う。このときタングステン膜６０５のドライエッチで反射防止膜６０７はエッチングされシリコン窒化膜６０６の膜厚は１２０ｎｍ〜１４０ｎｍとなる。次にトランジスタのソースドレインとなる領域に所望の量だけ不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングし活性領域６０９を形成する。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【０００９】
次に図６（ｄ）のように１０ｎｍの常圧ＮＳＧ膜６１０、１０ｎｍのシリコン窒化膜６１１、１００ｎｍのＢＰＳＧ膜６１２を堆積する。ＢＰＳＧ膜６１２は、堆積後熱処理（例えばＲＴＡ処理）してもよい。
【００１０】
次に図６（ｅ）のように、ＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性ドライエッチングでサイドウォール６１３を形成する。そして不純物（例えば、Ａｓ、Ｐ、Ｂ、ＢＦ２ ）のドーピングを行う。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００１１】
さらに図６（ｆ）のようにフッ化水素ベーパーを用いて選択的にサイドウォール６１３のＢＰＳＧ膜６１２のみ除去を行う。このとき素子分離領域６０２は、ＮＳＧで埋め込まれている為にフッ化水素ベーパーでエッチングされない。
【００１２】
次に図７（ａ）のように３０ｎｍのシリコン窒化膜６１４、８００ｎｍの酸化膜例えばＢＰＳＧ膜６１５を堆積し、その後ＣＭＰによる平坦化を行い、ＢＰＳＧ膜６１５の膜厚を基板上から６００ｎｍにする。次にフォトレジスト（図示せず）によりゲート電極コンタクト６１６のパターンニングを行う。次に寸法ばらつきと寸法シフトを小さくする為に、ＣＦ系（例えば、Ｃ４ Ｆ８ 、Ｃ５ Ｆ８ 、Ａｒ、Ｏ２ ）からなるガスにより異方性エッチングを行う。このときシリコン窒化膜６１４と酸化膜（ＢＰＳＧ膜）６１５とのエッチング選択比は高く、開口はシリコン窒化膜６１４中でストップしている。
【００１３】
次に図７（ｂ）のように層間絶縁膜が膜べりしないようにレジスト（図示せず）の剥離をせず、コンタクト開口寸法を拡大しないようにＣＨＦ３ 、Ｏ２ 系からなるガスにより異方性エッチングを行った後レジスト剥離を行う。このときシリコン窒化膜換算で１８０ｎｍ〜２００ｎｍのエッチングをかけることによりゲート電極であるタングステン膜６０５が露出し、ゲート電極コンタクト６２６が形成される。
【００１４】
同様に図７（ｃ）のように基板コンタクト６１７を開口させる。次に図７（ｄ）に示すようにレジスト剥離を行った後にＣＨＦ３ 、Ｏ２ 系からなるガスにより異方性エッチングを行う。このときシリコン窒化膜換算で４５ｎｍ〜６０ｎｍのエッチングをかけることによりコンタクト６２７は基板まで開口する。また、電極コンタクト６２６は、さらに異方性エッチングされゲート電極コンタクト６３６となる。
【００１５】
【特許文献１】
特開２０００−１８８３４０号公報（段落００３１）
【００１６】
【発明が解決しようとする課題】
従来例の図６、図７と同様の製造方法で形成した半導体装置の断面を図８に示す。図８において、８０１、８０２はポリシリコン膜およびタングステン膜で形成されたゲート電極、８０３は素子分離領域、８１１はゲート電極コンタクト、８１２、８１３はゲート電極コンタクト８１１とは別マスクを用いて形成された基板コンタクトである。素子の微細化を図る上で、ゲート電極８０１と素子分離領域８０３上にあるゲート電極８０２のスペースＡを縮小することは有効である。スペースＡの幅は、ゲート電極コンタクト８１１と基板コンタクト８１２の分離可能幅で決定される。図６、図７に示した製造方法では、ゲート電極コンタクト８１１と基板コンタクト８１２は、ＳＡＣ構造を採用するため別マスクで形成され、コンタクトピッチＢには、コンタクトマスク同士の合わせマージンが必要となる。
【００１７】
配線のレイアウトの中には、ゲート電極コンタクト８１１に接続される配線と基板コンタクト８１２に接続される配線とが同電位となる場合（同じ電圧の推移をする場合）もある。この場合、図９に示されるような１個のコンタクト９０４でゲート電極９０１と基板９０２とのコンタクトを兼ねることが出来ればチップの更なる微細化を行うことが出来る。
【００１８】
つまり、ゲート電極コンタクト８１１と基板コンタクト８１２、８１３を同時形成することができれば、図８のコンタクトピッチＢが短縮できチップの更なる微細化が可能である。基板コンタクト形成時にゲート電極コンタクトも同一マスクにてパターンニングすると、ゲート電極上にはエッチングストッパーとなる窒化膜がある為、ゲート電極と導通を図るにはシリコン窒化膜のエッチング量を増加させなければならない。その場合、ゲート電極９０３と異電位（電圧の推移が連動していない）である基板コンタクト９０５がゲート電極９０３とショートすることは明らかであり、図８に示すゲート電極コンタクト８１１と基板コンタクト８１２の同時形成は不可能である。なお、図９は、図８において、ゲート電極コンタクト８１１と基板コンタクト８１２、８１３を同一マスクを用いて同時に形成し、かつゲート電極コンタクト８１１と基板コンタクト８１２とを１個のコンタクト９０４とした場合の構成を示す。
【００１９】
本発明の目的は、ゲート電極用の接続孔（ゲート電極コンタクト）とそれに隣接する半導体基板用の接続孔（基板コンタクト）とを共通の１つの接続孔で形成可能にすることで、チップの更なる微細化を可能にする半導体装置およびその製造方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極およびゲート電極と同じ形状でゲート電極上に形成された第１の絶縁膜からなる複数のゲート構造部と、複数のゲート構造部を覆うように半導体基板上全面に形成された第２の絶縁膜と、第２の絶縁膜上に形成された層間絶縁膜と、層間絶縁膜と第２の絶縁膜とを貫通し半導体基板表面と層間絶縁膜上に形成される配線層とを接続するための基板接続孔と、層間絶縁膜と第２の絶縁膜と所定のゲート構造部の第１の絶縁膜とを貫通し所定のゲート構造部のゲート電極と層間絶縁膜上に形成される配線層とを接続するためのゲート電極接続孔とを備えた半導体装置であって、ゲート電極接続孔と接する所定領域の第１の絶縁膜が他の領域の第１の絶縁膜よりも薄膜化されるかまたは除去されており、かつ隣接する基板接続孔とゲート電極接続孔とが共通の接続孔で形成されたことを特徴とする。
【００２１】
この本発明の半導体装置の構成によれば、ゲート電極接続孔の形成される所定領域の第１の絶縁膜を薄膜化または除去しておくことで、層間絶縁膜形成後に、従来別々に形成しなければならなかったゲート電極接続孔とそれに隣接する基板接続孔とを共通の１つの接続孔で同時に形成することができ、チップの更なる微細化を図ることが可能となる。
【００２２】
本発明の請求項２記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜、ゲート電極用導電膜、第１の絶縁膜をこの順に堆積する工程と、第１の絶縁膜およびゲート電極用導電膜を所定形状に加工することによりゲート電極用導電膜からなるゲート電極およびゲート電極と同じ形状の第１の絶縁膜を有する複数のゲート構造部を形成する工程と、所定のゲート構造部の所定領域の第１の絶縁膜を他の領域の第１の絶縁膜よりも薄膜化するかまたは除去するように所定領域の第１の絶縁膜をエッチングする工程と、エッチング後に、複数のゲート構造部を覆うように半導体基板上全面に第２の絶縁膜を堆積する工程と、第２の絶縁膜上に層間絶縁膜を形成する工程と、所定部分の層間絶縁膜と第２の絶縁膜と第１の絶縁膜とをエッチングすることにより、層間絶縁膜と第２の絶縁膜と所定領域の第１の絶縁膜とを貫通してゲート電極に達するとともに、このゲート電極近傍の半導体基板表面に層間絶縁膜と第２の絶縁膜とを貫通して達する接続孔を形成する工程とを含む。
【００２３】
本発明の請求項３記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜、ゲート電極用導電膜をこの順に堆積する工程と、ゲート電極用導電膜上に、所定領域の膜厚が零の場合を含んで他の領域よりも薄くなるように第１の絶縁膜を形成する工程と、第１の絶縁膜およびゲート電極用導電膜を所定形状に加工することによりゲート電極用導電膜からなるゲート電極および所定形状に加工された第１の絶縁膜を有する複数のゲート構造部を形成する工程と、複数のゲート構造部を覆うように半導体基板上全面に第２の絶縁膜を堆積する工程と、第２の絶縁膜上に層間絶縁膜を形成する工程と、所定部分の層間絶縁膜と第２の絶縁膜と第１の絶縁膜とをエッチングすることにより、層間絶縁膜と第２の絶縁膜と所定領域の第１の絶縁膜とを貫通してゲート電極に達するとともに、このゲート電極近傍の半導体基板表面に層間絶縁膜と第２の絶縁膜とを貫通して達する接続孔を形成する工程とを含む。
【００２４】
本発明の請求項４記載の半導体装置の製造方法は、請求項２または３記載の半導体装置の製造方法において、第１の絶縁膜と第２の絶縁膜とを同一成分の膜で形成し、接続孔を形成する工程が、所定部分を開口したフォトレジストをマスクにして層間絶縁膜を異方性エッチングする工程と、フォトレジストを除去した後で層間絶縁膜をマスクにして第２の絶縁膜と第１の絶縁膜とを異方性エッチングする工程とからなることを特徴とする。
【００２５】
これらの本発明の半導体装置の製造方法によれば、ゲート電極上の接続孔の形成される所定領域の第１の絶縁膜を薄膜化または除去（膜厚が零）しておくことで、層間絶縁膜形成後に、従来別々に形成しなければならなかったゲート電極に達する接続孔とその近傍の半導体基板表面に達する接続孔とを共通の１つの接続孔で同時に形成することができ、チップの更なる微細化を図ることが可能となる。
【００２６】
【発明の実施の形態】
（第１の実施の形態）
まず、本発明の第１の実施の形態について説明する。図１、図２は第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【００２７】
図１（ａ）のように、シャロウトレンチ法とイオン注入により半導体基板１０１上に素子分離領域１０２を形成し、ゲート酸化膜１０３と５０ｎｍ〜８０ｎｍのポリシリコン膜１０４（ゲート電極用導電膜）を堆積する。このときＮｃｈ、Ｐｃｈトランジスタとなるそれぞれの領域に所定量の不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングする。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。そして場合によってはアニール処理してもよい。
【００２８】
次に７０ｎｍのタングステン膜１０５（ゲート電極用導電膜）と、１４０ｎｍのシリコン窒化膜１０６（第１の絶縁膜）を堆積する。さらに、７０ｎｍの無機または有機化合物よりなる反射防止膜１０７を堆積し、その上にフォトレジスト１０８でゲート電極のパターンニングを行う。反射防止膜１０７について、無機反射防止膜と有機反射防止膜の違いとして、後洗浄工程（レジスト剥離工程）で反射防止膜が除去されるものが有機反射防止膜で、除去されずに残るものが無機反射防止膜である。以下、無機反射防止膜を用いた場合で説明する。
【００２９】
次にフォトレジスト１０８をマスクとして反射防止膜１０７とシリコン窒化膜１０６をエッチングする（図示せず）。この際、反射防止膜１０７とシリコン窒化膜１０６の寸法変換差を少なく加工する為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングを行う。次にフォトレジスト１０８の剥離を行う。ここで、レジスト剥離を行うのは、ゲート電極のように寸法精度が要求される加工を行う場合に、反射防止膜１０７をエッチングした時に生じるエッチング生成物がレジストパターンに付着し寸法ばらつきを大きくするのを回避する為である。
【００３０】
次に、パターンニングされた反射防止膜１０７とシリコン窒化膜１０６をマスクとして、タングステン膜１０５を塩素、ポリシリコン膜１０４をＨＢｒ、Ｏ２ ガスからなる異方性ドライエッチにより寸法精度良く加工を行う（図示せず）。このときタングステン膜１０５のドライエッチで反射防止膜１０７はエッチングされシリコン窒化膜１０６の膜厚は１２０ｎｍ〜１４０ｎｍとなる。
【００３１】
次に図１（ｂ）のようにトランジスタのソースドレインとなる領域に所望の量だけ不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングし活性領域１０９を形成する。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００３２】
次に図１（ｃ）のように後工程でゲート電極上にコンタクトが形成される領域を開口したレジストパターン１１０を形成する。図３はレジストパターン１１０の開口領域３０１と素子分離領域１０２と活性領域１０９とゲート電極パターン部３０２との配置関係を示す平面図である。
【００３３】
次にレジスト開口領域３０１のシリコン窒化膜１０６をエッチングする。これは寸法変換差を少なく加工する為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングを行い、その後、レジスト１１０の剥離を行う。ここでのエッチングのときレジスト開口領域３０１で、ゲート電極パターン部３０２が無い部分はエッチングのプラズマに曝されるので、エッチング条件としては基板であるＳｉと高い選択比のとれるガス条件が好ましい。また、印加電力もなるべく低パワーにすることで基板に与えるダメージが低減される。エッチング時間を調整することにより、図１（ｄ）のようにエッチング処理されなかったゲート電極上のシリコン窒化膜１０６の残膜ａ（ｎｍ）とエッチング処理されたシリコン窒化膜１０６の残膜ｂ（ｎｍ）は、ａ＞ｂ＞０、０＜ｂ＜１０ｎｍとなる。
【００３４】
次に図１（ｅ）のように１０ｎｍの常圧ＮＳＧ膜１１１、１０ｎｍのシリコン窒化膜１１２、１００ｎｍのＢＰＳＧ膜１１３を堆積する。ＢＰＳＧ膜１１３は、堆積後熱処理（例えばＲＴＡ処理）してもよい。
【００３５】
次に図２（ａ）のように、ＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性ドライエッチングでサイドウォール１１４を形成する。そして不純物（例えば、Ａｓ、Ｐ、Ｂ、ＢＦ２ ）のドーピングを行う。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００３６】
さらに図２（ｂ）のようにフッ化水素ベーパーを用いて選択的にサイドウォール１１４のＢＰＳＧ膜１１３のみ除去を行う。このとき素子分離領域１０２は、ＮＳＧで埋め込まれている為にフッ化水素ベーパーでエッチングされない。
【００３７】
次に図２（ｃ）のように３０ｎｍのシリコン窒化膜１１５（第２の絶縁膜）を堆積し、さらに６００ｎｍ〜８００ｎｍのＢＰＳＧ膜１１６（層間絶縁膜）を堆積した後、ＣＭＰによる平坦化でＢＰＳＧ膜１１６の膜厚を基板上から６００ｎｍにする。
【００３８】
次に図２（ｄ）のようにフォトレジスト（図示せず）によりゲート電極と基板に同時にコンタクトを形成する基板・ゲート電極共通コンタクト１１８のパターンニングとゲート電極と自己整合的にショートしない基板コンタクト１１７のパターンニングを行い、ＣＦ系ガスからなる異方性エッチングによって基板・ゲート電極共通コンタクト１１８と基板コンタクト１１７の形成を行う。このときシリコン窒化膜１１５と酸化膜（ＢＰＳＧ膜１１６）との選択比は高く、基板・ゲート電極共通コンタクト１１８と基板コンタクト１１７の開口はシリコン窒化膜１１５中でストップしている。
【００３９】
次に、レジスト剥離後に、ＣＨＦ３ 、Ｏ２ 系からなるガスによりシリコン窒化膜の異方性エッチングを行う。基板上の活性領域１０９上にはシリコン窒化膜１１５が３０ｎｍ堆積してあり、図１（ｃ）のレジスト開口領域３０１以外のゲート電極のタングステン膜１０５上にはシリコン窒化膜１０６とシリコン窒化膜１１５の計１５０〜１７０ｎｍのシリコン窒化膜が堆積してある。また、図１（ｃ）にてシリコン窒化膜１０６がエッチングされたレジスト開口領域３０１のゲート電極上のシリコン窒化膜厚は、シリコン窒化膜１１５が３０ｎｍとシリコン窒化膜１０６がｂの計（３０＋ｂ）ｎｍであり、３０＜（３０＋ｂ）＜４０ｎｍである為、ここでのシリコン窒化膜のエッチング量を例えば６０ｎｍとすることで、基板コンタクト１１７の活性領域１０９上のシリコン窒化膜１１５と、基板・ゲート電極共通コンタクト１１８の活性領域１０９上のシリコン窒化膜１１５およびゲート電極上のシリコン窒化膜１０６、１１５とがエッチングされ、図２（ｅ）のようにそれぞれ、基板コンタクト１２７、基板・ゲート電極共通コンタクト１２８となる。また図１（ｃ）のレジスト開口領域３０１以外のゲート電極（１０５、１０４）は自己整合的にコンタクト１２７、１２８と絶縁される。
【００４０】
以上のように第１の実施の形態によれば、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜１０６をエッチングにより薄膜化しておくことで、層間絶縁膜（ＢＰＳＧ膜１１６）形成後に、従来別工程でかつ別々に形成しなければならなかったゲート電極コンタクトとその近傍の基板コンタクトとを共通の１つの基板・ゲート電極共通コンタクト１２８として同時に形成することができる。これにより、図９のようにゲート電極間のスペースＡを縮小してチップの更なる微細化を図ることが可能になり、また図９の場合には不可能であった基板コンタクト１２７とゲート電極とのショートを防止できる。
【００４１】
なお、上記の実施の形態では、図１（ｃ）、（ｄ）に示すように、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜１０６をエッチングにより薄膜化したが、薄膜化に代えて完全に除去してもよい。
【００４２】
（第２の実施の形態）
第１の実施の形態では、ゲート電極形成後に、図１（ｃ）のレジスト開口領域３０１のゲート電極上のストッパー膜（シリコン窒化膜１０６）のエッチング加工を行う為、トランジスタの活性領域１０９にドライエッチのエッチングダメージが入ってしまう。ダメージ除去などの後処理を行うことでリーク量の低減は行えるが完全には良化しない。このような基板へのダメージを与えることのない製造方法を、第２の実施の形態として以下に説明する。図４、図５は第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【００４３】
図４（ａ）のように、シャロウトレンチ法とイオン注入により半導体基板４０１上に素子分離領域４０２を形成し、ゲート酸化膜４０３と５０ｎｍ〜８０ｎｍのポリシリコン膜４０４（ゲート電極用導電膜）を堆積する。このときＮｃｈ、Ｐｃｈトランジスタとなるそれぞれの領域に所定量の不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングする。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。そして場合によってはアニール処理してもよい。
【００４４】
次に７０ｎｍのタングステン膜４０５（ゲート電極用導電膜）と、１４０ｎｍのシリコン窒化膜４０６を堆積する。コンタクトと露光合わせマージンを含めた領域のみフォトレジスト４０８を開口させる。シリコン窒化膜４０６の寸法変換差を少なく加工する為に、ＣＨＦ３ 、Ｏ２ 系からなるガスによって異方性エッチングにて除去を行う。そしてレジスト４０８の剥離後に、全面にシリコン窒化膜４３６を１０ｎｍ堆積させる。ここでシリコン窒化膜４０６と１０ｎｍ堆積させたシリコン窒化膜４３６をまとめてシリコン窒化膜４４６（第１の絶縁膜）とする。なお、シリコン窒化膜４０６のエッチングをレジスト４０８の開口部の残膜が１０ｎｍとなるようにエッチングして、シリコン窒化膜４３６を１０ｎｍ堆積する工程を省略しても良い。
【００４５】
次に図４（ｂ）のように７０ｎｍの無機または有機化合物よりなる反射防止膜４０７を堆積し、所望の領域をゲート電極にする為にフォトレジスト４４８のパターンニングを行う。反射防止膜４０７について、無機反射防止膜と有機反射防止膜の違いとして、後洗浄工程（レジスト剥離工程）で反射防止膜が除去されるものが有機反射防止膜で、除去されずに残るものが無機反射防止膜である。以下、無機反射防止膜を用いた場合で説明する。
【００４６】
図４（ｃ）のようにＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性エッチングを行い反射防止膜４０７とシリコン窒化膜４４６のみをエッチングしフォトレジスト４４８の剥離を行う。ここで、レジスト剥離を行うのは、ゲート電極のように寸法精度が要求される加工を行う場合に、反射防止膜４０７をエッチングした時に生じるエッチング生成物がレジストパターンに付着し寸法ばらつきを大きくするのを回避する為である。
【００４７】
次に図４（ｃ）のようにパターンニングされた反射防止膜４０７とシリコン窒化膜４４６をマスクとして、タングステン膜４０５を塩素、ポリシリコン膜４０４をＨＢｒ、Ｏ２ ガスからなる異方性ドライエッチにより寸法精度良く加工を行う。このときタングステン膜４０５のドライエッチで反射防止膜４０７はエッチングされ図４（ａ）のフォトレジスト４０８の開口領域以外のシリコン窒化膜４４６の膜厚は１４０ｎｍとなり、フォトレジスト４０８の開口領域のシリコン窒化膜４４６の膜厚は１０ｎｍとなる。
【００４８】
次に図４（ｄ）のようにトランジスタのソースドレインとなる領域に所望の量だけ不純物（例えば、Ｐ、Ｂ、ＢＦ２ ）をドーピングし活性領域４０９を形成する。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００４９】
次に図４（ｅ）のように１０ｎｍの常圧ＮＳＧ膜４１０、１０ｎｍのシリコン窒化膜４１１、１００ｎｍのＢＰＳＧ膜４１２を堆積する。ＢＰＳＧ膜４１２は、堆積後熱処理（例えばＲＴＡ処理）してもよい。
【００５０】
次に図５（ａ）のように、ＣＨＦ３ 、Ｏ２ 系からなるガスを用いて異方性ドライエッチングでサイドウォール４１３を形成する。そして不純物（例えば、Ａｓ，Ｐ、Ｂ、ＢＦ２ ）のドーピングを行う。これは、フォトマスクを用いてフォトレジストのパターニングを行い、フォトレジストの開口部位にイオン注入法を用いて不純物をドーピングする。
【００５１】
次に図５（ｂ）のようにフッ化水素ベーパーを用いて選択的にサイドウォール４１３のＢＰＳＧ膜４１２のみ除去を行う。このとき素子分離領域４０２は、ＮＳＧで埋めこまれている為にフッ化水素ベーパーでエッチングされない。
【００５２】
次に図５（ｃ）のように３０ｎｍのシリコン窒化膜４１４（第２の絶縁膜）を堆積し、さらに６００ｎｍ〜８００ｎｍのＢＰＳＧ膜４１５（層間絶縁膜）を堆積した後、ＣＭＰによる平坦化でＢＰＳＧ膜４１５の膜厚を基板上から６００ｎｍにする。
【００５３】
次に図５（ｄ）のようにフォトレジスト（図示せず）によりゲート電極と基板に同時にコンタクトを形成する基板・ゲート電極共通コンタクト４１７のパターンニングとゲート電極と自己整合的にショートしない基板コンタクト４１６のパターンニングを行い、ＣＦ系からなるガスにより異方性エッチングによって基板・ゲート電極共通コンタクト４１７と基板コンタクト４１６の形成を行う。このときシリコン窒化膜４１４と酸化膜（ＢＰＳＧ膜４１５）との選択比は高く、基板・ゲート電極共通コンタクト４１７と基板コンタクト４１６の開口はシリコン窒化膜４１４中でストップしている。
【００５４】
次に、レジスト剥離後に、ＣＨＦ３ 、Ｏ２ 系からなるガスによりシリコン窒化膜の異方性エッチングを行う。基板上の活性領域４０９上にはシリコン窒化膜４１４が３０ｎｍ堆積してあり、図４（ａ）のフォトレジスト４０８の開口領域以外のゲート電極のタングステン膜４０５上にはシリコン窒化膜４１４とシリコン窒化膜４４６の計１７０ｎｍのシリコン窒化膜が堆積してある。
また、図４（ａ）にてシリコン窒化膜４０６がエッチングされたフォトレジスト４０８の開口領域のゲート電極上のシリコン窒化膜厚は、シリコン窒化膜４１４が３０ｎｍと１０ｎｍのシリコン窒化膜４３６の計４０ｎｍである為、ここでのシリコン窒化膜のエッチング量を例えば６０ｎｍとすることで、基板コンタクト４１６の活性領域４０９上のシリコン窒化膜４１４と、基板・ゲート電極共通コンタクト４１７の活性領域４０９上のシリコン窒化膜４１４およびゲート電極上のシリコン窒化膜４３６、４１４とがエッチングされ、図５（ｅ）のようにそれぞれ、基板コンタクト４２６、基板・ゲート電極共通コンタクト４２７となる。また図４（ａ）のフォトレジスト４０８の開口領域以外のゲート電極（４０５、４０４）は自己整合的にコンタクト４２６、４２７と絶縁される。
【００５５】
以上のように第２の実施の形態によれば、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜４４６を薄膜化しておくことで、第１の実施の形態と同様の効果が得られる。さらに、図４（ｄ）のゲート電極パターン部５０１、５０２を形成する前に、図４（ａ）のようにゲート電極パターン部５０１のコンタクトの形成される領域のシリコン窒化膜４０６をエッチングしているため、この薄膜化のためのエッチングで半導体基板４０１へのダメージを与えることがない。
【００５６】
なお、上記の実施の形態では、図４（ｄ）に示すように、ゲート電極上のコンタクトの形成される部分のシリコン窒化膜４４６を薄膜化しているが、薄膜化に代えて完全に除去してもよい。この場合、図４（ａ）の工程でフォトレジスト４０８をマスクにして異方性エッチングによりシリコン窒化膜４０６を除去するだけでよく、レジスト剥離後のシリコン窒化膜４３６の堆積は行わない。
【００５７】
以上に好ましい実施の形態を開示したが、これらは決して本発明の範囲を限定するものではなく、本発明の思想と領域を脱しない範囲内で、その形態や細部において各種の変形がなされてもかまわない。
【００５８】
【発明の効果】
以上のように本発明によれば、ゲート電極上の接続孔の形成される所定領域の第１の絶縁膜を薄膜化または除去しておくことで、層間絶縁膜形成後に、従来別工程でかつ別々に形成しなければならなかったゲート電極に達する接続孔とその近傍の半導体基板表面に達する接続孔とを共通の１つの接続孔で同時に形成することができ、チップの更なる微細化を図ることが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の第１の実施の形態の半導体装置の製造方法を示す工程断面図
【図２】（ａ）〜（ｅ）は本発明の第１の実施の形態の半導体装置の製造方法を示す工程断面図
【図３】本発明の第１の実施の形態の半導体装置の製造方法を示す平面図
【図４】（ａ）〜（ｅ）は本発明の第２の実施の形態の半導体装置の製造方法を示す工程断面図
【図５】（ａ）〜（ｅ）は本発明の第２の実施の形態の半導体装置の製造方法を示す工程断面図
【図６】（ａ）〜（ｆ）は従来の半導体装置の製造方法を示す工程断面図
【図７】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程断面図
【図８】従来の半導体装置を示す断面図
【図９】従来の半導体装置で課題となる箇所を示す断面図
【符号の説明】
１０１ 半導体基板
１０２ 素子分離領域
１０３ ゲート酸化膜
１０４ ポリシリコン膜
１０５ タングステン膜
１０６ シリコン窒化膜
１０７ 反射防止膜
１０８ フォトレジスト
１０９ 活性領域
１１０ フォトレジスト
１１１ 常圧ＮＳＧ膜
１１２ シリコン窒化膜
１１３ ＢＰＳＧ膜
１１４ サイドウォール
１１５ シリコン窒化膜
１１６ ＢＰＳＧ膜
１１７ 基板コンタクト
１１８ 基板・ゲート電極共通コンタクト
１２７ 基板コンタクト
１２８ 基板・ゲート電極共通コンタクト
３０１ レジスト開口領域
３０２ ゲート電極パターン部
３０３ 活性領域
３０４ 素子分離領域
４０１ 半導体基板
４０２ 素子分離領域
４０３ ゲート酸化膜
４０４ ポリシリコン膜
４０５ タングステン膜
４０６ シリコン窒化膜
４０７ 反射防止膜
４０８ フォトレジスト
４０９ 活性領域
４１０ シリコン窒化膜
４１１ 常圧ＮＳＧ膜
４１２ ＢＰＳＧ膜
４１３ サイドウォール
４１４ シリコン窒化膜
４１５ ＢＰＳＧ膜
４１６ 基板コンタクト
４１７ 基板・ゲート電極共通コンタクト
４２６ 基板コンタクト
４２７ 基板・ゲート電極共通コンタクト
４３６ シリコン窒化膜
４４６ シリコン窒化膜
４４８ フォトレジスト
６０１ 半導体基板
６０２ 素子分離領域
６０３ ゲート酸化膜
６０４ ポリシリコン膜
６０５ タングステン膜
６０６ シリコン窒化膜
６０７ 反射防止膜
６０８ フォトレジスト
６０９ 活性領域
６１０ 常圧ＮＳＧ膜
６１１ シリコン窒化膜
６１２ ＢＰＳＧ膜
６１３ サイドウォール
６１４ シリコン窒化膜
６１５ ＢＰＳＧ膜
６１６ ゲート電極コンタクト
６１７ 基板コンタクト
６２６ ゲート電極コンタクト
６２７ 基板コンタクト
６３６ ゲート電極コンタクト
８０１ ゲート電極
８０２ 素子分離上のゲート電極
８１１ ゲート電極コンタクト
８１２ 基板コンタクト
８１３ 基板コンタクト
９０１ ゲート電極
９０２ 基板
９０３ ゲート電極
９０４ 共通コンタクト
９０５ 基板コンタクト
Claims (4)
- 半導体基板上にゲート絶縁膜を介して形成されたゲート電極および前記ゲート電極と同じ形状で前記ゲート電極上に形成された第１の絶縁膜からなる複数のゲート構造部と、前記複数のゲート構造部を覆うように前記半導体基板上全面に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜と前記第２の絶縁膜とを貫通し前記半導体基板表面と前記層間絶縁膜上に形成される配線層とを接続するための基板接続孔と、前記層間絶縁膜と前記第２の絶縁膜と所定の前記ゲート構造部の前記第１の絶縁膜とを貫通し前記所定のゲート構造部の前記ゲート電極と前記層間絶縁膜上に形成される配線層とを接続するためのゲート電極接続孔とを備えた半導体装置であって、
前記ゲート電極接続孔と接する所定領域の前記第１の絶縁膜が他の領域の前記第１の絶縁膜よりも薄膜化されるかまたは除去されており、かつ隣接する前記基板接続孔と前記ゲート電極接続孔とが共通の接続孔で形成されたことを特徴とする半導体装置。 - 半導体基板上にゲート絶縁膜、ゲート電極用導電膜、第１の絶縁膜をこの順に堆積する工程と、
前記第１の絶縁膜およびゲート電極用導電膜を所定形状に加工することにより前記ゲート電極用導電膜からなるゲート電極および前記ゲート電極と同じ形状の前記第１の絶縁膜を有する複数のゲート構造部を形成する工程と、
所定の前記ゲート構造部の所定領域の前記第１の絶縁膜を他の領域の前記第１の絶縁膜よりも薄膜化するかまたは除去するように前記所定領域の第１の絶縁膜をエッチングする工程と、
前記エッチング後に、前記複数のゲート構造部を覆うように前記半導体基板上全面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜上に層間絶縁膜を形成する工程と、
所定部分の前記層間絶縁膜と前記第２の絶縁膜と前記第１の絶縁膜とをエッチングすることにより、前記層間絶縁膜と前記第２の絶縁膜と前記所定領域の第１の絶縁膜とを貫通して前記ゲート電極に達するとともに、このゲート電極近傍の前記半導体基板表面に前記層間絶縁膜と前記第２の絶縁膜とを貫通して達する接続孔を形成する工程とを含む半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜、ゲート電極用導電膜をこの順に堆積する工程と、
前記ゲート電極用導電膜上に、所定領域の膜厚が零の場合を含んで他の領域よりも薄くなるように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜およびゲート電極用導電膜を所定形状に加工することにより前記ゲート電極用導電膜からなるゲート電極および前記所定形状に加工された前記第１の絶縁膜を有する複数のゲート構造部を形成する工程と、
前記複数のゲート構造部を覆うように前記半導体基板上全面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜上に層間絶縁膜を形成する工程と、
所定部分の前記層間絶縁膜と前記第２の絶縁膜と前記第１の絶縁膜とをエッチングすることにより、前記層間絶縁膜と前記第２の絶縁膜と前記所定領域の第１の絶縁膜とを貫通して前記ゲート電極に達するとともに、このゲート電極近傍の前記半導体基板表面に前記層間絶縁膜と前記第２の絶縁膜とを貫通して達する接続孔を形成する工程とを含む半導体装置の製造方法。 - 第１の絶縁膜と第２の絶縁膜とを同一成分の膜で形成し、
接続孔を形成する工程が、所定部分を開口したフォトレジストをマスクにして層間絶縁膜を異方性エッチングする工程と、前記フォトレジストを除去した後で前記層間絶縁膜をマスクにして前記第２の絶縁膜と前記第１の絶縁膜とを異方性エッチングする工程とからなることを特徴とする請求項２または３記載の半導体装置の製造方法。
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Cited By (3)
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|---|---|---|---|---|
| JP2009522819A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法 |
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| CN108885991A (zh) * | 2016-03-29 | 2018-11-23 | 东京毅力科创株式会社 | 对被处理物进行处理的方法 |
-
2003
- 2003-01-21 JP JP2003012546A patent/JP2004228231A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009522819A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法 |
| US9190404B2 (en) | 2012-07-31 | 2015-11-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN108885991A (zh) * | 2016-03-29 | 2018-11-23 | 东京毅力科创株式会社 | 对被处理物进行处理的方法 |
| CN108885991B (zh) * | 2016-03-29 | 2023-06-30 | 东京毅力科创株式会社 | 对被处理物进行处理的方法 |
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