JPH11191594A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 導電層と絶縁保護層との積層体からなるゲー
ト電極パターンにおいて、いかなるゲート長のものでも
絶縁保護層を除去できるようにする。 【解決手段】 基体１０上に、第１ゲート電極パターン
７ａとこのゲート長Ｌよりも短いゲート長Ｌの第２ゲー
ト電極パターン７ｂと、これらの側壁に形成したＬＤＤ
サイドウォール９とを覆う状態でレジスト膜１１を形成
する。その際、第１ゲート電極パターン７ａの上面のレ
ジスト膜１１が、第２ゲート電極パターン７ｂの上面の
レジスト膜１１よりも厚くなるようにする。次いでリソ
グラフィ技術によって、第１ゲート電極パターン７ａの
上面のレジスト膜１１に開口部１２を形成し、第２ゲー
ト電極パターン７ｂの上面が露出するまでレジスト膜１
１をエッチバックする。そして第１ゲート電極パターン
７ａの絶縁保護膜６、第２ゲート電極パターン７ｂの絶
縁保護膜６を除去して導電層５の上面を露出させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に異なるゲート長のゲート電極を備えた半
導体装置の製造に適用される半導体装置の製造方法に関
する。

【０００２】

【従来の技術】半導体装置の微細化を達成するための自
己整合技術を用いたプロセスとしては、例えば、ゲート
電極上面とソース・ドレイン拡散層の表層とを同時にシ
リサイド化するフルサリサイドプロセスや、セルフアラ
インコンタクトプロセスが知られている。一般に、フル
サリサイドプロセスでは、半導体基板上に設けたゲート
電極の側壁にＬＤＤ（Lightly doped drain)サイドウォ
ールを形成した後、ＬＤＤサイドウォールの両側位置の
半導体基板にソース・ドレイン拡散層を形成し、ゲート
電極上面およびサイドウォールの表面を覆う状態で半導
体基板上に金属層を形成し、熱処理してゲート電極上面
とソース・ドレイン拡散層の表層とに選択的にシリサイ
ド層を形成する。

【０００３】ところで、フルサリサイドプロセスとセル
フアラインコンタクトプロセスとをともに採用する場
合、フルサリサイドプロセスによるシリサイド層の形成
後に、セルフアラインコンタクトプロセスによるコンタ
クトホールの形成を行うことになる。ところが、これら
両プロセスをともに実現するためには、フルサリサイド
プロセスにおいてＬＤＤサイドウォールの高さがゲート
電極上面よりも高くなるようにＬＤＤサイドウォールを
形成することが必要になる。これは、半導体装置の微細
化が進展している中で、上記コンタクトホール形成に際
してのゲート電極とコンタクトホールとの合わせ余裕を
確保するためである。

【０００４】ゲート電極上面よりもＬＤＤサイドウォー
ルを高く形成するためには、図４（ａ）に示すように例
えばシリコン（Ｓｉ）基板３０上のポリシリコン層３１
上に酸化膜からなる絶縁保護膜３２を形成し、ポリシリ
コン層３１と絶縁保護膜３２との積層体でゲート電極パ
ターン３３を形成する（図４（ｂ））。次いで、このゲ
ート電極パターン３３の側壁にＬＤＤサイドウォール３
４を形成し（図４（ｃ））、その後にゲート電極パター
ン３３の絶縁保護膜３２を除去して上面を露出させたポ
リシリコン層３１からなるゲート電極３５を得る方法が
採用されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記し
たＬＤＤサイドウォールを高く形成する方法では、微細
なＭＯＳ電界効果型トランジスタ（以下、単にＭＯＳト
ランジスタと記す）に代表されるゲート長の短いゲート
電極からキャパシタのようにゲート長が長いゲート電極
が半導体基板上に混在する場合、ゲート電極パターンの
絶縁保護膜の除去にあたって以下のような不都合が生じ
る。

【０００６】例えば、ゲート電極パターンの絶縁保護膜
の除去方法としては、半導体基板上にゲート電極パター
ンを覆う状態でフォトレジスト膜（以下、単にレジスト
膜と記す）を塗布形成し、通常のフォトリソグラフィ技
術（以下、単にリソグラフィ技術と記す）（露光、現
像、ベーキング等）によりレジスト膜をパターニングし
て、ゲート電極パターン上にのみ開口部を形成したレジ
ストパターンを得る。そして、このレジストパターンを
マスクとしたエッチングにより絶縁保護膜を除去する方
法が考えられる。ところがこの方法を採用した場合に
は、上記のリソグラフィ技術の際に、ゲート長の短いゲ
ート電極パターンに対して十分な合わせ余裕度と露光マ
ージンが得られないため、ゲート電極パターンの絶縁保
護膜が困難になる。

【０００７】また、絶縁保護膜の除去方法として、レジ
ストの粘性を利用してゲート電極パターン上にレジスト
膜を形成し、エッチバックしてゲート電極パターン上の
レジスト膜のみを除去し、このレジスト膜をマスクにし
たエッチングを行う方法も提案されている。しかし、レ
ジストの粘性、塗布条件をいかに組み合わせても、図５
に示すように、ゲート長Ｌの長いゲート電極パターン３
３ａとゲート長の短いゲート電極パターン３３ｂとでは
ゲート電極パターン３３ａ，３３ｂ上のレジスト膜３６
の厚みに差が生じる。そのため、双方のゲート電極パタ
ーン上のレジスト膜を除去し、なおかつゲート電極パタ
ーン上以外の領域のレジスト膜を残すようにエッチバッ
クを行うのは困難である。このように、あらゆるゲート
長のゲート電極パターンに対応するような絶縁保護膜の
除去方法が得られていないのが現状となっている。

【０００８】

【課題を解決するための手段】そこで上記課題を解決す
るために本発明に係る半導体装置の製造方法は、導電層
とこの上層に形成した絶縁保護膜との積層体からなる第
１ゲート電極パターンと、上記積層体からなりかつ第１
ゲート電極パターンのゲート長よりも短いゲート長の第
２ゲート電極パターンと、第１ゲート電極パターンと第
２ゲート電極パターンとの側壁にそれぞれ形成した絶縁
材料からなるサイドウォールとを備えた基体を用い、ま
ず基体上に第１ゲート電極パターンと第２ゲート電極パ
ターンとサイドウォールとを覆う状態でレジスト膜を形
成する（第１工程）。この工程では、第１ゲート電極パ
ターンの上面のレジスト膜が、第２ゲート電極パターン
の上面のレジスト膜よりも厚くなるようにレジスト膜を
形成する。次いでリソグラフィ技術によって、前記第１
ゲート電極パターンの上面のレジスト膜に開口部を形成
し（第２工程）、第２ゲート電極パターンの上面が露出
するまでレジスト膜をエッチバックする（第３工程）。
そして第１ゲート電極パターンの絶縁保護膜と第２ゲー
ト電極パターンの絶縁保護膜とを除去して導電層の上面
を露出させる（第４工程）ようになっている。

【０００９】この発明では、第１ゲート電極パターンに
対しては、リソグラフィ技術によって第１ゲート電極パ
ターンの上面のレジスト膜に開口部を形成し、第１ゲー
ト電極パターンよりもゲート長の短い第２ゲート電極パ
ターンに対してはエッチバックによって第２ゲート電極
パターンの上面のレジスト膜を除去する。このため、第
１ゲート電極パターンのゲート長が、上記リソグラフィ
技術の露光の際に第１ゲート電極パターンに対するマス
クの合わせ余裕度が十分に確保される寸法であり、第２
ゲート電極パターンのゲート長がそれよりも短い寸法と
すれば、第１ゲート電極パターン、第２ゲート電極パタ
ーンのいずれにおいてもゲート電極パターンの上面のレ
ジスト膜が除去され絶縁保護膜が露出される。また第１
ゲート電極パターンの上面が第２ゲート電極パターンの
上面よりも厚くなるようにレジスト膜を形成し、上記リ
ソグラフィ技術を行った後に上記エッチバックを行うた
め、このエッチバックを行っても第１ゲート電極パター
ンの上面、第２ゲート電極パターンの上面以外の領域に
はレジスト膜が残存する。よって、その後第４工程で
は、第１ゲート電極パターンおよび第２ゲート電極パタ
ーンの絶縁保護膜のみが除去される。

【００１０】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の一実施形態を図面に基づいて説明する。図１
（ａ）〜（ｃ），図２（ｄ）〜（ｇ）および図３（ｈ）
〜（ｊ）は、一実施形態に係る半導体装置の製造方法を
工程順に示す要部側断面図である。

【００１１】この実施形態の方法は、第１ゲート電極を
有するＭＯＳトランジスタと第１ゲート長よりも短いゲ
ート長の第２ゲート電極を有するＭＯＳトランジスタと
を備えた半導体装置の製造に本発明を適用した例であ
り、特に従来技術とは、第１ゲート電極を形成するため
の第１ゲート電極パターンおよび第２ゲート電極を形成
するための第２ゲート電極パターンの絶縁保護膜の除去
方法が相違している。よって、絶縁保護膜の除去工程を
示す図２（ｄ）〜（ｇ）において第１ゲート電極パター
ン付近の様子を（イ）に、第２ゲート電極パターン付近
の様子を（ロ）に分けて示してある。また図２の（ｄ）
〜（ｇ）では素子分離領域を省略してある。

【００１２】本実施形態の方法では、第１工程の実施に
先立ち、図１（ａ）〜（ｃ）に示す工程を行って、素子
分離領域２、ゲート絶縁膜４、第１ゲート電極パターン
７ａと第２ゲート電極パターン７ｂとからなるゲート電
極パターン７、不純物導入層８、ＬＤＤサイドウォール
９等を備えた基体１０を用意する。なお、ここで第１ゲ
ート電極パターン７ａとは、後述する第２工程のリソグ
ラフィ技術で第１ゲート電極パターン７ａに対してマス
ク合わせをする際の合わせ余裕度（α）の２倍の寸法
と、そのリソグラフィ技術で用いる露光装置が解像し得
る最小線幅（β）との和の値以上のゲート長Ｌのものと
し、第２ゲート電極パターン７ｂとは、２αとβとの和
の値よりも短いゲート長Ｌのものとしている。

【００１３】すなわち、まずＬＯＣＯＳ素子分離技術や
トレンチ素子分離領域等の既存の素子分離技術によっ
て、図１（ａ）に示すように、例えばＳｉ基板１に、Ｍ
ＯＳトランジスタを形成する領域（以下、素子形成領域
と記す）３を電気的に分離するための素子分離領域２を
形成する。次いで、必要に応じてＳｉ基板１にウエル
（図示略）を形成するためのイオン注入を行った後、例
えば熱酸化法によって、Ｓｉ基板１の素子形成領域３に
酸化シリコン（ＳｉＯ₂ ）からなるゲート絶縁膜４を形
成する。続いて、所望のＭＯＳトランジスタの閾値電圧
が得られるように、イオン注入技術およびＲＴＡ（Rapi
d Thermal Annealing)技術によって、素子形成領域３に
おけるチャネルを形成する領域の不純物濃度を調整す
る。

【００１４】次いで、化学的気相成長技術（以下、ＣＶ
Ｄ技術と記す）によって、Ｓｉ基板１上にゲート絶縁膜
４を介してポリシリコン膜からなる導電層５を形成し、
同じくＣＶＤ技術によって導電層５上にＳｉＯ₂ 膜から
なる絶縁保護膜６を形成して導電層５と絶縁保護膜６と
からなる積層体を得る。導電層５はＭＯＳトランジスタ
の第１，第２ゲート電極となるものである。よってポリ
シリコン膜の形成後、ポリシリコン膜を第１，第２ゲー
ト電極として機能させるために、例えばイオン注入技術
によってリンやヒ素、ホウ素等の不純物をポリシリコン
膜に導入したものを導電層５とすることもある。あるい
はＣＶＤ技術によるポリシリコン膜の成膜時に不純物を
導入して導電層５とすることもある。また絶縁保護膜６
も、後のエッチングによる除去工程での容易さを勘案し
てＳｉＯ₂ 膜にリンを混入した、いわゆるフォスフォシ
リケートガラスで形成することが一般的である。

【００１５】次に、絶縁保護膜６上にレジスト膜を回転
塗布した後、通常のリソグラフィ技術（露光、現像、ベ
ーキング等）およびエッチング技術によって、導電層５
と絶縁保護膜６とからなる積層体をパターニングし、図
１（ｂ）に示すようにこの積層体からなるゲート電極パ
ターン７を複数形成する。その後、レジスト膜を除去す
る。

【００１６】この複数のゲート電極パターン７は、その
ゲート長Ｌが、後の第２工程のリソグラフィ技術での合
わせ余裕度（α）の２倍の寸法と、そのリソグラフィ技
術で用いる露光装置が解像し得る最小線幅（β）との和
の値以上であれば第１ゲート電極パターン７ａとなり、
２αとβとの和の値より短ければ第２ゲート電極パター
ン７ｂとなる（図２（ｄ）参照）。

【００１７】２αとするのは、上記リソグラフィ技術で
の後述するレジスト膜の開口部を形成するためのマスク
合わせで、ゲート電極パターン７のゲート長Ｌ方向の合
わせずれに対して、ゲート電極パターン７のゲート長Ｌ
方向の両端部のうち一方の合わせ余裕度がαであるため
である。つまり、ゲート長Ｌが２αとβとの和の値以上
のゲート電極パターン７であれば、上記リソグラフィ技
術でマスクの合わせずれが生じても、ゲート電極パター
ン７の上面に確実にレジスト膜の開口部が形成されるの
である。例えば上記α＝０．２μｍ、β＝０．３μｍと
すると、２α＋β＝０．２μｍ×２＋０．３μｍ＝０．
７μｍであるので、０．７μｍ以上のゲート長Ｌのもの
が第１ゲート電極パターン７ａ、０．７μｍより短いゲ
ート長Ｌのものが第２ゲート電極パターン７ｂとなる。

【００１８】次いで、ＭＯＳトランジスタとしてＮチャ
ネル型のものを形成する場合には、必要に応じて対応す
る素子形成領域３のＳｉ基板１にＮ型の不純物を導入
し、ＬＤＤ拡散層を形成するための不純物導入層８を形
成する。また、ＭＯＳトランジスタとしてＰチャネル型
のものを形成する場合には、必要に応じて対応する素子
形成領域３のＳｉ基板１にＰ型の不純物を導入し、ＬＤ
Ｄ拡散層を形成するための不純物導入層８を形成する。

【００１９】さらに、ＳｉソースにＴＥＯＳ（Ｓｉ（Ｏ
Ｃ₂ Ｈ₅ ）₄ ）を用いる減圧ＣＶＤ技術によって、各ゲ
ート電極パターン７を覆う状態でＳｉ基板１上に薄いＳ
ｉＯ ₂ 系の膜（図示略）を形成する。その後、ＣＶＤ技
術によって薄い酸化膜上に絶縁膜を０．１μｍ程度の厚
みに形成し、続いてＳｉ基板１全面を反応性イオンエッ
チング（以下、ＲＩＥと記す）によってエッチバックし
て、図１（ｃ）に示すように、各ゲート電極パターン７
の側壁に本発明のサイドウォールとなるＬＤＤサイドウ
ォール９を形成する。

【００２０】ＬＤＤサイドウォール９は、後にゲート電
極を覆う状態で基体１０上に形成する絶縁膜に対してエ
ッチング選択比がとれる絶縁材料で形成されることが好
適である。この実施形態では後述するようにＳｉＯ₂ 膜
からなる絶縁膜を形成するため、ＳｉＯ₂ 膜に対してエ
ッチング選択比がとれる窒化シリコン（Ｓｉ₃ Ｎ₄ ）膜
でＬＤＤサイドウォール９を形成する。

【００２１】こうしてゲート電極パターン７、ＬＤＤサ
イドウォール９等を備えた基体１０を用意した後は、例
えば回転塗布技術により、図２（ｄ）に示すように第１
ゲート電極パターン７ａ，第２ゲート電極パターン７ｂ
およびＬＤＤサイドウォール９を覆う状態で基体１０上
にレジスト膜１１を塗布する（第１工程）。その際、例
えば用いるレジスト材料の粘性、スピンコート条件等を
調整して、第１ゲート電極パターン７ａの上面のレジス
ト膜１１が、第２ゲート電極パターン７ｂの上面のレジ
スト膜１１よりも厚くなるようにレジスト膜１１を形成
する。またこのようにレジスト膜１１を形成することに
よって、第１ゲート電極パターン７ａよりもゲート長Ｌ
の短い第２ゲート電極パターン７ｂの上面には、第２ゲ
ート電極パターン７ｂより低い周辺の領域よりも薄くレ
ジスト膜１１が形成される。

【００２２】第１工程にて用いるレジスト膜１１の一例
としては、例えば粘性が１０ｃＰ〜１５ｃＰ程度のノボ
ラック系レジストが挙げられる。また、このようなレジ
スト膜１１を用いた場合、例えば、第１ゲート電極パタ
ーン７ａの上面にて０．５μｍ〜０．６μｍ程度、第２
電極パターン７ｂの上面にて０．３μｍ〜０．４μｍ程
度の厚みになるように形成する。

【００２３】次に図２（ｅ）に示すように、リソグラフ
ィ技術によって、第１ゲート電極パターン７ａの上面の
レジスト膜１１に、絶縁保護膜６の上面を外部に露出さ
せるように開口部１２を形成する（第２工程）。第１ゲ
ート電極パターン７ａは、このリソグラフィ技術での合
わせ余裕度（α）の２倍の寸法と、そのリソグラフィ技
術で用いる露光装置が露光し得る最小線幅（β）との和
の値以上のゲート長Ｌであるため、第１ゲート電極パタ
ーン７ａの絶縁保護膜６の上面のみが外部に露出するよ
うに開口部１２を形成できる。

【００２４】続いて、例えば酸素プラズマ処理によっ
て、図２（ｆ）に示すように第２ゲート電極パターン７
ｂの上面が露出するまでレジスト膜１１をエッチバック
する（第３工程）。前述したように、第２ゲート電極パ
ターン７ｂの上面には、第２ゲート電極パターン７ｂよ
り低い周辺の領域よりも薄くレジスト膜１１が形成され
ているため、このエッチバックによって第２ゲート電極
パターン７ｂの絶縁保護膜６を露出させることができ
る。上記の第２工程および第３工程によって、Ｓｉ基板
１上のすべてのゲート電極パターン７の上面のレジスト
膜１１のみを除去できる。

【００２５】そして、例えばフッ酸あるいは希釈したフ
ッ酸を含む溶液を用いたウエットエッチングによって、
第１ゲート電極パターン７ａ，第２ゲート電極パターン
７ｂの絶縁保護膜６を除去し、図２（ｇ）に示すように
導電層５の上面を露出させる（第４工程）。その後、レ
ジスト膜１１を除去する。この結果、導電層５からなる
ゲート電極１３が得られるとともに、ゲート電極１３の
側壁にゲート電極１３の上面よりも高いＬＤＤサイドウ
ォール９が得られることになる。なお、絶縁保護膜６の
除去は、例えばドライエッチングによっても可能である
が、ドライエッチングを行うと露出した導電層５の上面
が荒れる恐れがあるため、ウエットエッチングで行うこ
とが望ましい。

【００２６】このようにして絶縁保護膜６を除去した後
は、既知のＭＯＳトランジスタの製造プロセスにしたが
ってソース・ドレイン拡散層、シリサイド層、絶縁膜、
コンタクト部、配線等を形成する。すなわち、まずイオ
ン注入技術によって、ゲート電極１３およびＬＤＤサイ
ドウォール９両側位置のＳｉ基板１に不純物を導入す
る。続いて熱処理を行って、この導入した不純物や、先
に形成した不純物導入層８の不純物等の活性化と、例え
ばエッチングによってダメージを受けた箇所の結晶性の
回復とを図る。これによって図３（ｈ）に示すように、
ＬＤＤサイドウォール９の直下のＳｉ基板１にＬＤＤ拡
散層１４が形成されるとともに、ＬＤＤサイドウォール
９両側位置のＳｉ基板１にソース・ドレイン拡散層１５
が形成される。

【００２７】次に、例えばゲート電極１３の上面および
ソース・ドレイン拡散層１５の表層に形成されている自
然酸化膜（図示略）を除去する。このとき、ソース・ド
レイン拡散層１５の表層に残っているゲート絶縁膜４も
除去される。続いてＣＶＤ技術またはスパッタリング技
術によってＳｉ基板１全面にコバルト（Ｃｏ），チタン
（Ｔｉ）等の金属膜１６を形成する。次いで、１回目の
ＲＴＡを行ってソース・ドレイン拡散層１５位置のＳｉ
基板１、ゲート電極１３のポリシリコンのそれぞれと金
属膜１６とをシリサイド化反応させる。

【００２８】続いてアンモニア過水等を用いたウエット
エッチングにより、シリサイド化反応しなかったＬＤＤ
サイドウォール９表面上の金属膜１６や素子分離領域２
上の金属膜１６等を選択的に除去する。このことによっ
て、図３（ｉ）に示すように、ゲート電極１３の表層お
よびソース・ドレイン拡散層１５の表層とにシリサイド
層１７が自己整合的に形成される。つまり、フルサリサ
イドプロセスが実現することになる。その後、２回目の
ＲＴＡを行ってシリサイド層１７を相転移させて安定化
する。

【００２９】次に例えばＣＶＤ技術によって、図３
（ｊ）に示すように、Ｓｉ基板１全面に絶縁膜１８を形
成する。この絶縁膜１８は、ＬＤＤサイドウォール９に
対してエッチング選択比のとれる材料で形成される。こ
こでは、例えばＳｉ₃ Ｎ₄ 膜からなるＬＤＤサイドウォ
ール９に対してＳｉＯ₂ 膜で絶縁膜１８を形成する。そ
して、必要に応じて化学的機械研磨技術（ＣＭＰ技術）
により絶縁膜１８の表面を平坦化した後、リソグラフィ
技術およびエッチング技術によって絶縁膜１８に、配線
取り出し用のコンタクトホール１９をソース・ドレイン
拡散層１５表層のシリサイド層１７に達するように形成
する。

【００３０】本実施形態では絶縁膜１８がＳｉＯ₂ 膜で
形成され、ＬＤＤサイドウォール９がＳｉＯ₂ 膜に対し
てエッチング選択比のとれる（ＳｉＯ₂ 膜よりもエッチ
ング速度が遅い）Ｓｉ₃ Ｎ₄ 膜で形成されている。この
ため、コンタクトホール１９の形成のためのリソグラフ
ィ技術において、マスクの合わせずれが生じてもＬＤＤ
サイドウォール９の表面でエッチングが規制されるの
で、自己整合的にコンタクトホール１９を形成できる。
つまり、セルフアラインコンタクトプロセスが実現する
ことになる。

【００３１】次いでスパッタリング技術によって、絶縁
膜１８上にコンタクトホール１９内を埋め込む状態で金
属膜（図示略）を形成する。続いて、リソグラフィ技術
およびエッチング技術によって金属膜をパターニングし
て、コンタクトホール１９内に金属膜が埋め込まれてソ
ース・ドレイン拡散層１５にシリサイド層１７を介して
接続するコンタクト部２０と、コンタクト部２０に接続
する配線２１とを得る。さらに、絶縁膜１８上に配線２
１を覆う状態で表面保護のための絶縁膜２２を形成し、
この絶縁膜２２に外部端接続（ボンディング）用のコン
タクトホール（図示略）を開口して半導体装置２３が完
成する。

【００３２】本実施形態の方法では、第２工程のリソグ
ラフィ技術での合わせ余裕度（α）の２倍の寸法と、そ
のリソグラフィ技術で用いる露光装置が解像し得る最小
線幅（β）との和の値以上のゲート長Ｌの第１ゲート電
極パターン７ａに対しては、通常のマスクを用いたリソ
グラフィ技術によって第１ゲート電極パターン７ａの上
面のレジスト膜１１を除去するので、第１ゲート電極パ
ターン７ａの絶縁保護膜６の上面のみを確実に外部に露
出させることができる。

【００３３】また、エッチバックを行うため、２αとβ
との和の値よりもゲート長Ｌの短い第２ゲート電極パタ
ーン７ｂの絶縁保護膜６の上面を露出させることができ
る。つまり、ゲート電極パターン７のゲート長Ｌの寸法
に応じて通常のマスクを用いたリソグラフィ技術、ある
いはエッチバックを行うので、Ｓｉ基板１上のすべての
ゲート電極パターン７の絶縁保護膜６の上面を露出させ
ることができる。

【００３４】さらに、第１ゲート電極パターン７ａの上
面が第２ゲート電極パターン７ｂの上面よりも厚くなる
ようにレジスト膜１１を形成し、上記リソグラフィ技術
を行った後にエッチバックを行うので、第１ゲート電極
パターン７ａ，第２ゲート電極パターン７ｂの上面以外
の領域にはレジスト膜１１が残される。そのため、絶縁
保護膜６を除去することにより、Ｓｉ基板１上のすべて
のゲート電極１３をその上面を露出させた状態で形成す
ることができる。これとともに、ゲート電極１３の側壁
にゲート電極１３の上面よりも高いＬＤＤサイドウォー
ル９を形成することができる。したがって本実施形態の
方法は、その後の工程にて、フルサリサイドプロセスと
セルフアラインコンタクトプロセスとをともに実現する
のに最適な方法となるので、半導体装置の微細化および
高集積化を図るうえで非常に有効である。

【００３５】なお、本発明に係る半導体装置の製造方法
は、上記実施形態に限られることなく、本発明の主旨に
反しない限り、形成条件、材料等を適宜変更できるのは
もちろんである。

【００３６】

【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法では、第１ゲート電極パターンに対して
はリソグラフィ技術を用い、また第１ゲート電極パター
ンよりもゲート長の短い第２ゲート電極パターンに対し
てはエッチバックを施すため、いかなるゲート長のもの
に対しても上面のレジスト膜を除去できる。しかも第１
ゲート電極パターンの上面が第２ゲート電極パターンの
上面よりも厚くなるようにレジスト膜を形成し、上記リ
ソグラフィ技術を行った後に上記エッチバックを行うた
め、第１ゲート電極パターン、第２ゲート電極パターン
上面のみを露出させることができ、よってそれぞれの絶
縁保護膜のみを除去できる。したがって、本発明によれ
ば、基体に形成されたすべてのゲート電極パターンにお
いてゲート電極となる導電層を露出させることができる
とともに、導電層の上面よりも高いサイドウォールを形
成することができるので、フルサリサイドプロセスとセ
ルフアラインコンタクトプロセスとをともに実現するこ
とが可能になる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図（その
１）である。

【図２】（ｄ）〜（ｇ）は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図（その
２）であり、（イ）は第１ゲート電極パターン付近の様
子を示す図、（ロ）は第２ゲート電極パターン付近の様
子を示す図である。

【図３】（ｈ）〜（ｊ）は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図（その
３）である。

【図４】従来の半導体装置の製造方法を工程順に示す要
部断面図である。

【図５】本発明の課題を説明するための図であり、
（イ）はゲート長が長いゲート電極パターン付近の様
子、（ロ）はゲート長が短いゲート電極パターン付近の
様子を示す図である。

【符号の説明】

５…導電層、６…絶縁保護膜、７ａ…第１ゲート電極パ
ターン、７ｂ…第２ゲート電極パターン、９…ＬＤＤサ
イドウォール、１０…基体、１１…レジスト膜、１２…
開口部、２３…半導体装置、Ｌ…ゲート長

Claims (2)

【特許請求の範囲】
1. 【請求項１】 導電層と該導電層上に形成した絶縁保護
   膜との積層体からなる第１ゲート電極パターンと、前記
   積層体からなりかつ前記第１ゲート電極パターンのゲー
   ト長よりも短いゲート長の第２ゲート電極パターンと、
   前記第１ゲート電極パターンと前記第２ゲート電極パタ
   ーンとの側壁にそれぞれ形成した絶縁材料からなるサイ
   ドウォールとを備えた基体を用い、該基体上に前記第１
   ゲート電極パターンと前記第２ゲート電極パターンと前
   記サイドウォールとを覆う状態でレジスト膜を形成する
   第１工程と、 リソグラフィ技術によって、前記第１ゲート電極パター
   ンの上面のレジスト膜に開口部を形成する第２工程と、 前記第２ゲート電極パターンの上面が露出するまでレジ
   スト膜をエッチバックする第３工程と、 前記第１ゲート電極パターンの絶縁保護膜と前記第２ゲ
   ート電極パターンの絶縁保護膜とを除去して導電層の上
   面を露出させる第４工程とを有し、 前記第１工程では、前記第１ゲート電極パターンの上面
   のレジスト膜が、前記第２ゲート電極パターンの上面の
   レジスト膜よりも厚くなるように前記レジスト膜を形成
   することを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１ゲート電極パターンのゲート長
   は、前記第２工程のリソグラフィ技術で第１ゲート電極
   パターンに対して前記開口部を形成するためのマスクを
   合わせる際の合わせ余裕度の２倍の寸法と、前記リソグ
   ラフィ技術で用いる露光装置が解像し得る最小線幅との
   和の値以上の寸法であることを特徴とする請求項１記載
   の半導体装置の製造方法。