JPH08250603A

JPH08250603A - 半導体装置及びその製造方法

Info

Publication number: JPH08250603A
Application number: JP7054444A
Authority: JP
Inventors: Toyota Morimoto; 本豊太森; Hideaki Arai; 居英明新
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-14
Filing date: 1995-03-14
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】高性能で安価な半導体装置の提供。【構成】半導体基板１，３，４上に形成されたゲート
電極６，７，８と、このゲート電極に対して自己整合的
に半導体基板に形成された低濃度拡散層９，１０と、ゲ
ート電極の側部に形成された側壁１１と、半導体基板上
に形成された層間絶縁膜１２，１３と、この層間絶縁膜
に形成されるコンタクト孔１４，１６に対して自己整合
的に半導体基板に形成された高濃度拡散層１５，１７
と、を備えていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するもので、特にＭＯＳ型電界効果トランジス
タ及びその製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】一般に
高速で高性能なＬＳＩを実現するためには、ＭＯＳＦＥ
Ｔ（ＭＯＳ型電界効果トランジスタ）の短チャネル化に
よりトランジスタ単体の駆動能力を向上させることと、
ＲＣ遅延を改善するための徹底した寄生抵抗及び寄生容
量の削減がポイントとなる。抵抗（Ｒ）成分に関しては
拡散層の抵抗を１桁低下することのできるサリサイド
（Self-Aligned Silicide ）構造が有効で積極的に用い
られている。また容量成分（Ｃ）の削減にはドレイン及
びソース拡散層の面積の縮小が有効である。しかしなが
ら、図６に示すように、拡散層５１内に、コンタクト領
域５３と、リソグラフィに必要な有限な合せ余裕５３，
５４のための領域とを確保する必要があるため、拡散層
幅を縮小することは難しかった。なお、図６の符号５２
はゲート電極を示している。

【０００３】上記合せ余裕を実質的に小さくするプロセ
ス技術としては、拡散層とのコンタクトを開口後、自己
整合的に不純物を導入する再拡散という技術が知られて
いる。この方法をＮＭＯＳＦＥＴを例にとって説明する
と、まず図７（ａ）に示すように、ｐ型半導体基板６１
上に素子分離領域６２を形成し、続いて素子領域内の所
定領域上にゲート絶縁膜６３およびゲート電極６４を形
成する。その後、このゲート電極６４をマスクにして、
濃度が比較的低く、浅いｎ型のｎ^-拡散層６５を形成
し、続いてゲート電極６４の側壁６６を形成する（図７
（ａ）参照）。次いでこの側壁６６とゲート電極６４を
マスクにして濃度が比較的高く、深いｎ型のｎ⁺拡散層
６７を形成することによりＬＤＤ（Lightly Doped Drai
n ）構造とする（図７（ａ）参照）。その後、層間絶縁
膜６８を形成する（図７（ａ）参照）。リソグラフィ技
術を用いて拡散層６５，６７との接続を取るためのコン
タクト孔６９を層間絶縁膜６８に設ける（図７（ｂ）参
照）。コンタクト孔６９を開口後、コンタクト孔６９の
底部にｎ型の不純物を注入し、活性化することにより、
再拡散層７０を形成する（図７（ｂ）参照）。なお、Ｐ
ＭＯＳＦＥＴの場合はｐ型の不純物を注入する。

【０００４】上述のようにすることにより素子分離領域
６２側のコンタクト余裕５４（図６参照）を削減でき
る。この場合には図６に示すように予め、素子分離領域
６２にコンタクト孔５７が掛かるようにコンタクト孔５
７のマスクを設計することができる。

【０００５】また、コンタクト孔とゲート電極との余裕
５５を削減する技術としては、図８に示すＳＡＣ（Self
Alignment Contact）と呼ばれる自己整合技術がある。
これは拡散層６５，６７とのコンタクト孔６９を開口す
る場合に、ゲート電極６４上に予め形成したキャップ窒
化膜６４ａと、ゲート電極６４の側面に形成した窒化膜
からなる側壁６６とを用い、第１層配線下の層間絶縁膜
６８を窒化膜６４ａ，６６に対して選択的にエッチング
することで、コンタクト孔６９をゲート電極６４に対し
て自己整合的に開口するものである。これにより図６に
示すコンタクト５３とゲート電極５２間の余裕５５を無
くし、チップ面積の縮小、拡散層容量の削減を図るもの
である。なお、図８はコンタクト孔６９のエッジ６９ａ
がゲート電極６４のエッジ６４ｂに一致するように設計
されたマスクを用いたが、コンタクト孔６９が図８上で
右側にずれた場合を示している。

【０００６】図７に示す技術を用いた場合は、コンタク
ト５３の片側の余裕を削減することが可能となることに
より拡散層の面積を小さくすることができ高速化に寄与
するとともにチップ面積も縮小する。しかし、再拡散層
７０を形成するには２回のフォトリソグラフィ工程が必
要になり、工程数が増加し、生産コストが上昇するとい
う問題があった。

【０００７】また、図８に示す技術を用いた場合は、さ
したるコスト増はなく、コンタクト５３の片側の余裕５
５を削減できるが、合せ余裕を無くすることはできず、
フォトリソグラフィ工程の増加なしに拡散層幅の更なる
縮小を行うことは期待できない。

【０００８】図７および図８に示す技術は寄生容量を小
さくする技術であったが、寄生抵抗を小さくする場合の
従来の技術について説明する。

【０００９】ソース・ドレイン領域の寄生抵抗を減少さ
せるために、ソース・ドレイン領域の金属シリサイド化
が行われている。通常、金属シリサイドは、ＴｉやＮｉ
等の高融点金属を、ソース・ドレイン拡散層上に堆積さ
せ、６００〜９００℃程度の熱工程を加えることによ
り、金属とシリコンの化合物を形成する。この結果、拡
散層の抵抗ρ_sは通常の７０〜１００Ω／□から数Ω／
□程度にまで下がり、ＲＣ遅延を大幅に減少させること
が可能となる。

【００１０】ソース・ドレイン拡散領域上に金属シリサ
イドを形成した電界効果トランジスタの従来の製造工程
を図９および図１０を参照して説明する。

【００１１】まず、シリコンからなる半導体基板８１の
表面にフィールド酸化膜８２を形成し、素子領域を形成
する（図９（ａ）参照）。続いて上記素子領域上にゲー
ト絶縁膜８３およびゲート電極８４を形成し、このゲー
ト電極８４をマスクにして不純物をイオン注入すること
により比較的濃度が低く、浅い拡散層８５を形成する
（図９（ａ）参照）。なお、ゲート電極８４は例えば２
層構造で下層はポリシリコンで上層は酸化膜又は窒化膜
から形成されているものとする。次に全面に窒化膜Ｓｉ
Ｎを堆積し、ＲＩＥ（Reaetive-Ion Etching）法を用い
てパターニングすることによりゲート電極８４の側面に
側壁８６を形成する（図９（ｂ）参照）。続いて、厚さ
が１００オングストローム程度の酸化膜８７を形成し、
ゲート電極８４および側壁８６をマスクにして酸化膜８
７を介して不純物をイオン注入することによりＬＤＤ構
造のソース・ドレイン拡散層８５ａを形成する（図９
（ｃ）参照）。次に希弗酸（ＨＦ）液を用いて酸化膜８
７を剥離してソース・ドレイン領域のＳｉ基板を露出さ
せた後、金属シリサイドを形成するためのＴｉ層及びＴ
ｉＮ層からなる膜８８を堆積する（図９（ｄ）参照）。
続いて７００〜８００℃程度の温度での熱工程を施し、
Ｔｉとシリコンとを反応させて金属シリサイド８８ａを
拡散層上に形成した後、ゲート電極８４及び側壁８６並
びに素子分離領域８２上の未反応のＴｉ層及びＴｉＮ層
を、Ｈ₂Ｏ₂とＨ₂ＳＯ₄が１：９の割合で混合された
処理液により剥離する（図１０（ａ）参照）。

【００１２】なお、この例では意図的にゲート電極８４
の最上層を酸化膜又は窒化膜で形成したためこのゲート
電極８４上に金属シリサイドは形成されない。これはゲ
ート電極上に金属シリサイドを形成するとゲート長Ｌｇ
が短くなったときに金属シリサイドの抵抗ρ_sが上昇
し、かえってトランジスタの電気特性が劣化することが
あるからである。

【００１３】次にＣＶＤ法を用いて層間絶縁膜８９を堆
積した後、ソース・ドレイン拡散領域８５ａとのコンタ
クトを取るために層間絶縁膜８９にコンタクト孔９２を
形成する（図１０（ｂ）参照）。このコンタクト孔を開
孔する場合、デザインルールの厳しいトランジスタでは
図１０（ｂ′）に示すように拡散層８５ａとフィールド
酸化膜８２の両方にかかる形でコンタクト孔９２が開孔
される。このときフィールド酸化膜８２がエッチングさ
れることによって剥き出しにされた下地のシリコン領域
は拡散層８５ａを形成するときの高ドーズのイオン注入
を受けていないので、このまま、配線の形成を行うと、
確実に接合リークが生じてしまう。この接合リークを防
止するためにコンタクト開孔後に再度イオン注入を行
い、露出したシリコン領域に高濃度の拡散層を形成す
る。

【００１４】次に開孔されたコンタクト孔１９の底部に
バリアメタル（図示せず）を形成した後、コンタクト孔
９１をＡｌで埋め込み、金属配線を形成する。

【００１５】図９および図１０に示す従来の製造方法に
おいては、Ｔｉシリサイドを形成する際には、Ｔｉ層お
よびＴｉＮ層の堆積の前に、図９（ｄ）の工程で説明し
たように酸化膜８７を剥離しなければならない。これは
酸化膜が存在すると、Ｔｉと拡散領域８５ａ上のＳｉの
反応の障害となるからである。酸化膜８７の剥離のとき
に希弗酸液を用いて処理すると、素子分離領域のフィー
ルド酸化膜８２も同時にエッチングしてしまう可能性が
あった。フィールド酸化膜８２がエッチングされると、
フィールド酸化膜８２付近のソース・ドレイン拡散層８
５ａが若干露出してしまう。この露出した領域は拡散層
形成のためのイオン注入のまわり込みによって形成され
るため、深さＸｊが浅く、シリサイド化の際のＴｉの拡
散のために電流リークが生じてしまう。

【００１６】また、希弗酸処理を行わずにシリサイド化
を行ったとしても、素子の微細化に伴い拡散層の深さＸ
ｊがより浅くなったときにはやはり電流リークが発生し
てしまう。

【００１７】また、デザインルールを非常に厳しくし、
コンタクト孔を拡散層と素子分離領域の酸化膜の両方に
またがって開孔するような際には、コンタクトＲＩＥに
よって素子分離領域の酸化膜をエッチングしてしまい、
接合リークを防ぐためにイオン注入を行う必要が生じ、
工程数を増やすことになる。さらにコンタクト孔に対し
て、シリサイドを下地としてタングステンＷを選択成長
させようとする場合には、エッチングされた素子分離領
域には元々シリサイドが存在しないために、そこからＷ
が基板のシリコン層に侵食し、ますます接合リーク特性
の劣化を引き起こすことになる。

【００１８】本発明は上記事情を考慮してなされたもの
であって、高性能でかつ安価な半導体装置及びその製造
方法を提供することにある。

【００１９】

【課題を解決するための手段】第１の発明による半導体
装置は、半導体基板上に形成されたゲート電極と、この
ゲート電極に対して自己整合的に前記半導体基板に形成
された低濃度拡散層と、前記ゲート電極の側部に形成さ
れた側壁と、前記半導体基板上に形成された層間絶縁膜
と、この層間絶縁膜に形成されるコンタクト孔に対して
自己整合的に前記半導体基板に形成された高濃度拡散層
と、を備えていることを特徴とする。

【００２０】また、上記半導体装置の製造方法は、半導
体基板上にゲート電極を形成し、このゲート電極をマス
クにして不純物を導入することにより前記半導体基板に
低濃度拡散層を形成する工程と、前記ゲート電極の側部
に側壁を形成する工程と、全面に層間絶縁膜を形成する
工程と、前記ゲート電極に対して自己整合的に前記層間
絶縁膜にコンタクト孔を形成する工程と、前記コンタク
ト孔を介して不純物を導入することにより前記半導体基
板に高濃度拡散層を形成する工程と、を備えていること
を特徴とする。

【００２１】第２の発明による半導体装置は、各々が拡
散層を有している複数の素子と、これらの素子を電気的
に分離する素子分離領域が半導体基板に形成され、前記
拡散層領域と前記素子分離領域のすべての界面領域が露
出されることなく、表面がシリサイド化されたポリシリ
コン層またはアモルファスシリコン層によって被覆され
ていることを特徴とする。

【００２２】また、上記半導体装置の製造方法は、素子
分離領域が形成された半導体基板上にゲート電極を形成
し、このゲート電極をマスクにして不純物を導入するこ
とにより前記半導体基板に拡散層領域を形成する工程
と、前記拡散層領域と素子分離領域の境界近傍を被覆す
るようにポリシリコンまたはアモルファスシリコンから
なる層を形成する工程と、前記ポリシリコンまたはアモ
ルファスシリコンからなる層の表面をシリサイド化する
工程と、を備えていることを特徴とする。

【００２３】

【作用】上述ように構成された第１の発明によれば、高
濃度拡散層が層間絶縁膜に形成されたコンタクト孔に対
して自己整合的に形成される。これによりコンタクト孔
とゲート電極間の距離（余裕）、およびコンタクト孔と
素子分離領域との距離（余裕）を実効的に零にすること
ができ、拡散層領域の幅の減少すなわち寄生容量の削減
が可能となり、高性能で安価な素子を実現できる。ま
た、従来に比べて、フォトリソグラフィ工程が少なくな
り、コストが低下し、工期も短縮される。

【００２４】また上述のように構成された第２の発明に
よれば、素子分離領域と拡散層領域との界面領域は露出
されることなく表面がシリサイド化されたポリシリコン
またはアモルファスシリコンで被覆されているので、コ
ンタクト孔が開孔されても素子分離領域がエッチングさ
れることが無くなり、接合リークの発生を防止できると
ともに、接合リーク防止のイオン注入を行う必要が無く
なり、工程数を減らすことができる。これにより高性能
で安価な半導体装置を得ることができる。

【００２５】

【実施例】第１の発明による半導体装置の第１の実施例
の製造工程を図１および図２を参照して説明する。この
実施例の半導体装置はＬＤＤ構造を有するＣＭＯＳＦＥ
Ｔである。まず、シリコンからなる半導体基板１に素子
分離領域となるフィールド酸化膜２を形成し、素子領域
にｐウェル３およびｎウェル４を形成する。続いてゲー
ト絶縁膜５、ポリシリコン膜６、タングステシリサイド
（ＷＳｉ_x）膜７、および例えばＳｉＮからなる窒化膜
８を順次堆積し、パターニングすることによってゲート
電極を形成する（図１（ａ）参照）。このゲート電極を
マスクにしてｐウェル３に対してはＰイオンを加速電圧
４０ＫｅＶ、ドーズ量７．０×１０¹³cm^-2の条件で注入
し、ｎウェル４に対してはＢＦ₂イオンを加速電圧４０
ＫｅＶ、ドーズ量６．０×１０¹³cm^-2の条件で注入し、
ｐウェル３に低濃度のｎ型拡散層９、ｎウェル４に低濃
度のｐ型拡散層１０を形成する（図１（ａ）参照）。な
お、一方のウェル、例えばｐウェル３にイオン注入する
場合は他方のウェル、例えばｎウェル４側は例えばフォ
トレジスト等でマスクをしておく。

【００２６】次に全面に厚さ１００ｎｍのシリコン窒化
膜をＬＰＣＶＤ（Low Pressure Chemical Vapour Depos
ition ）法を用いて形成した後、異方性エッチングを用
いてエッチバッグすることによりゲート電極の側部に選
択的にシリコン窒化膜を残置し、側壁１１を形成する
（図１（ｂ）参照）。続いて図１（ｃ）に示すように、
ステップカパレッジの優れた材質の膜、例えばＬＰ−Ｔ
ＥＯＳ（Low Pressure-Tetra-Etoxy-Ortho-Silicate ）
膜１２およびＬＰ−ＢＰＳＧ（Low-Pressure Borophosp
hosilicate Glass）膜１３を各々１０００オングストロ
ーム、１２０００オングストローム堆積し、ＣＭＰ（Ch
emiacal Mechanical Polish ）技術を用いて平坦化す
る。

【００２７】その後、フォトレジストを塗布し、パター
ニングし、このパターニングされたフォトレジスト（図
示せず）をマスクにしてＮＭＯＳＦＥＴ部の拡散層９と
のコンタクトを取るためにＢＰＳＧ膜１３およびＴＥＯ
Ｓ膜１２にコンタクト孔１４をゲート電極に対して自己
整合的すなわち、ゲート電極のエッジとコンタクト孔の
エッジが一致するにように開孔する（図２（ａ）参
照）。続いてｎ型不純物イオン例えばＡｓイオンを例え
ば５０ＫｅＶ、ドーズ量５．０×１０¹⁵cm^-2の条件でイ
オン注入しソース・ドレイン領域に高濃度のｎ型拡散層
１５を形成し、上記フォトレジストを除去する（図２
（ａ）参照）。なお、上記イオン注入は上記フォトレジ
ストを除去した後に行っても良い。また、イオン注入は
素子分離耐圧が許す範囲内で、Ａｓに加えＰをイオン注
入しても良い。

【００２８】次にｐＭＯＳＦＥＴ部の拡散層とのコンタ
クトを取るために、全面にフォトレジストを塗布し、パ
ターニングし、このパターニングされたフォトレジスト
（図示せず）をマスクにしてＢＰＳＧ膜１３およびＴＥ
ＯＳ膜１２にコンタクト孔１６をゲート電極に対して自
己整合的に開孔する（図２（ｂ）参照）。続いてＢＦ₂
イオンを加速電圧４０ＫｅＶ、ドーズ量３．０×１０¹⁵
cm^-2の条件で注入し、ソース・ドレイン領域に高濃度の
ｐ型拡散層１７を形成し、上記フォトレジストを除去す
る（図２（ｂ）参照）。なお、図２（ａ）、（ｂ）に示
すコンタクト開孔工程は各々のゲート電極に自己整合的
に、すなわちゲート電極のエッジとコンタクト孔のエッ
ジが一致するようにコンタクト孔を開孔したものである
が、コンタクトの合わせずれがｎＭＯＳＦＥＴでは右側
にｐＭＯＳＦＥＴでは左側に大きくずれた場合を示して
いる。

【００２９】またＢＰＳＧ膜１３およびＴＥＯＳ膜１２
にコンタクト孔１４，１６を開孔する際には、マグネト
ロンＲＩＥ装置が使用され、例えばＣＨＦ₃＋ＣＯのガ
スを用いて窒化膜８，１１に対して十分な選択比をもつ
条件で行う。この選択比は１０以上であることが望まし
く、必要に応じてＡｒなどを添加しても良い。なお、コ
ンタクト孔を開孔する際のリソグラフィの合わせ精度は
現状±０．１μｍ以下が達成されており、コンタクト開
孔後のイオン注入はいずれも側壁窒化膜１１、言い換え
るとゲート電極に対して、実質的に自己整合で形成され
る。また、素子分離領域２側のコンタクト余裕がマイナ
スの場合（コンタクト孔１４が部分的に素子分離領域２
に掛る場合）でも、上述の高濃度拡散層１５，１７がコ
ンタクト孔１４，１６に対して自己整合で形成されるた
め、接合リーク等の問題は生じない。

【００３０】図２（ｂ）に示す工程が終了後、９００℃
で３０秒間のＲＴＡ（Rapid Thermal Annealing ）処理
を行ってｎ型拡散層１５およびｐ型拡散層１７を活性化
する。その後、Ａｌ又はＷ等を用いてコンタクト孔１
４，１６を埋め込み金属配線を形成する。そして必要に
応じて多層配線を形成し、パッシベーションを施すこと
によって半導体装置を完成する。

【００３１】以上説明したように第１の実施例の半導体
装置は高濃度拡散層１５，１７はコンタクトに対して自
己整合的に、すなわちコンタクト孔を通してイオン注入
することにより形成されるため、次の効果を奏する。

【００３２】（ａ）コンタクト孔とゲート電極間距離
（余裕）、およびコンタクト孔と素子分離領域との距離
（余裕）を実効的に零にすることができ、これにより拡
散領域の幅の減少すなわち寄生容量の削減が可能とな
り、高速で高性能な素子を実現できる。

【００３３】（ｂ）従来の再拡散プロセスに比べて、
２回の余分なフォトリソグラフィ工程が不要となり、コ
ストが低下し、工期も短縮される。

【００３４】（ｃ）また、拡散層の幅を減少させるこ
とが可能となるため、パッキング密度が上がりコストを
低下させることができる。

【００３５】なお、上記実施例においては、サリサイド
構造を使用しなかったが、図３においてサリサイド構造
を用いた場合について説明する。図３は第１の発明によ
る半導体装置の第２の実施例の工程断面図である。この
第２の実施例の半導体装置は図１（ｂ）に示す工程まで
第１の実施例の半導体装置の場合と同様に形成する。窒
化物からなる側壁１１が形成された後（図１（ｂ）参
照）、酸系の溶液、例えば希弗酸（ＨＦ）溶液（ＨＦ：
Ｈ₂Ｏ＝１：１００）を用いて拡散層９，１０上の酸化
膜（自然酸化膜）を除去し、全面に高融点金属、例えば
Ｔｉからなる膜を２００オングストローム堆積する。次
に窒素雰囲気中で６００〜８００℃でアニール処理する
ことにより、シリコンがＴｉと接触する部分にＴｉＳｉ
₂層１８を形成する。続いて、キャプ層８、側壁１１、
および素子分離領域２上の未反応のＴｉ膜を、例えばＨ
₂ＯとＨ₂ＳＯ₄の混合液を用いて選択的に除去した
後、窒素雰囲気中で８００〜９００℃の温度でアニール
処理し、ＴｉＳｉ₂層１８（図３参照）のシート抵抗を
下げる。その後、第１の実施例の場合と同様に図１
（ｃ）から図２（ｂ）で説明した工程を施すことによ
り、図３に示す半導体装置を得ることができる。

【００３６】この第２の実施例の半導体装置は第１の実
施例と同様の効果を奏することは言うまでもない。ま
た、シリサイド層１８が形成された後に高濃度不純物が
イオン注入されるため、シリサイド化を阻害する高濃度
不純物、特にＡｓの影響を受けることなくシリサイド化
を行うことが可能となる。これによりプロセスの自由
度、特に温度等に関する自由度が広がり、シート抵抗が
上昇するという細線効果を緩和、抑制することができ
る。

【００３７】なお、第２の実施例においては、シリサイ
ド材としてＴｉを用いたが、適切な成膜温度を用いるこ
とで、Ｃｏ、Ｖ等のシリサイド材を用いることができ
る。また、Ｔｉシリサイド（ＴｉＳｉ₂）１８を形成す
る場合、Ｔｉ膜を堆積後、シリサイド化させたが、Ｔｉ
膜の堆積後、ＴｉＮ膜を更に堆積し、シリサシド化させ
ても良い。この場合には選択エッチング時に未反応のＴ
ｉ膜と同時にＴｉＮ膜も剥離させる。

【００３８】なお、第１および第２の実施例において
は、ゲート電極はＷポリサイド構造のものであったが、
Ｍｏなどの他のポリサイド構造ものでも良い。更に、ｎ
ＭＯＳＦＥＴのゲート電極のポリシリコン層６はｎ⁺ポ
リシリコン層であり、ｐＭＯＳＦＥＴのゲート電極のポ
リシリコン層６はｐ⁺ポリシリコン層であるデュアルゲ
ート構造であっても良い。

【００３９】また第１の実施例においてはコンタクト開
孔して高濃度のｎ型拡散層１５およびｐ型拡散層１７を
形成した後、コリメーションスパッタ等を用いてサリサ
イド工程を行うことも可能である。

【００４０】次に第２の発明による半導体装置の一実施
例の製造工程を図４および図５を参照して説明する。ま
ず図４（ａ）に示すようにシリコン基板３１上にフィー
ルド酸化膜３２による素子分離領域を形成する。続いて
ゲート絶縁膜３３を堆積した後、例えばポリシリコン
層、ＳｉＯ₂またはＳｉＮからなるキャップ層を順次堆
積し、パターニングすることによってゲート電極３４を
形成する（図４（ａ）参照）。その後、このゲート電極
３４をマスクにしてイオン注入することにより比較的低
濃度の拡散層３５を形成する（図４（ａ）参照）。

【００４１】続いて全面に例えばＳｉＮからなる窒化膜
を堆積し、異方性エッチングを用いてエッチバックする
ことによりゲート電極３４の側部に側壁３６を形成し、
この側壁３６およびゲート電極３４をマスクにしてイオ
ン注入することによりソース・ドレイン領域に高濃度の
不純物層を形成し、ＬＤＤ構造のソース・ドレイン領域
３５ａを形成する（図４（ｂ）参照）。

【００４２】次に基板表面に例えば５００〜１０００オ
ングストローム程度の薄いポリシリコン膜３９を堆積さ
せた後、ＲＩＥ法またはＣＤＥ（Chemical Dry Etchin
g）法を用いてパターニングし、ポリシリコン膜３９が
拡散層３５ａとフィールド酸化膜３２との境界付近を被
覆するようにする（図４（ｃ）参照）。なお、膜３９は
アモルファスシリコンによって形成しても良い。

【００４３】図４（ｃ）においてはポリシリコン膜３９
は隣合ったトランジスタが短絡しなようにフィールド酸
化膜３２上で切断されているが、回路の設計上、隣合っ
たトランジスタを接続したい場合は図４（ｃ）に示すよ
うにポリシリコン膜３９をフィールド酸化膜３２上で切
断しなくても良い。

【００４４】次に高融点金属または遷移金属、例えばＴ
ｉを堆積させた後、７００〜８００℃程度の温度での熱
工程を施し、シリコンの露出した拡散層３５ａおよびポ
リシリコン層３９上の高融点金属層または遷移金属層４
１を選択的にシリサイド化する。その後、ゲート電極３
４、側壁３６上の未反応の高融点金属層を、所定の処理
液（例えばＨ₂Ｏ₂とＨ₂ＳＯ₄の混合液）を用いて選
択的に剥離する（図５（ａ）参照）。なお、ここで注意
すべきことは、堆積した高融点金属層または遷移金属層
の厚さが厚すぎると、シリサイデーョンがポリシコン層
３９の下の拡散層に達し、フィールド酸化膜端にシリサ
イドが形成されてしまい、その結果接合リークが発生す
ることである。したがって、高融点金属または遷移金属
はポリシリコン層３９をすべてシリサイドに変化させな
い膜厚に保つことがポイントとなる。

【００４５】次に例えばＳｉＯ₂からなる層間絶縁膜４
２をＣＶＤ法を用いて堆積し、コンタクト孔４３を開孔
する（図５（ｂ）参照）。このとき層間絶縁膜４２と金
属シリサイド４１との間にエッチングの選択比が十分に
あるので、シリサイド層４１はほとんど削れられること
はない。

【００４６】続いてコンタクト孔４３をＷ等の金属で埋
め込み金属配線４４を形成する。

【００４７】以上説明したように本実施例によれば、フ
ィールド酸化膜３２と拡散層３５ａとの界面領域は露出
することなく表面がシリサイド化されたポリシリコンま
たはアモルファスシリコンで被覆されているのでコンタ
クト孔開孔に起因する接合リークは発生せず、またコン
タクト孔が開孔されてもフィールド酸化膜がエッチング
されることが無くなるので、接合リーク防止のイオン注
入を行う必要が無くなり、工程数を減少させることが可
能となる。これにより高性能で安価な半導体装置を得る
ことができる。

【００４８】また、ソース・ドレイン拡散層３５ａとフ
ィールド酸化膜３２との境界を被覆するように形成され
たポリシリコン層３９がソース・ドレイン拡散層３５ａ
の表面と同時に金属シリサイド化され、これによりコン
タクト孔の開孔された領域には確実に金属シリサイドが
残っているので、この金属シリサイドを下地としてＷ等
の金属は成長し、このため下地の侵食は起こらず、接合
リークを防止することができる。

【００４９】更にシリサイド化されたポリシリコン層３
９は、パターニング次第では局所配線として使用するこ
とが可能となるので、ポリシリコン等を用いた通常の局
所配線のプロセスと比べると工程が簡単になる。

【００５０】なお、上記実施例においては、シリサイド
化するのにＴｉ層のみを堆積したが、従来技術で説明し
たように、Ｔｉ層を堆積した後、ＴｉＮ層を堆積し、シ
リサイド化しても良い。

【００５１】

【発明の効果】以上述べたように本発明によれば、高性
能でかつ安価な半導体装置を得ることができる。

【図面の簡単な説明】

【図１】第１の発明による半導体装置の第１の実施例の
製造工程を示す工程断面図。

【図２】第１の発明による半導体装置の第１の実施例の
製造工程を示す工程断面図。

【図３】第１の発明による半導体装置の第２の実施例の
工程断面図。

【図４】第２の発明による半導体装置の一実施例の製造
工程を示す工程断面図。

【図５】第２の発明による半導体装置の一実施例の製造
工程を示す工程断面図。

【図６】コンタクト余裕について説明するトランジスタ
の平面図。

【図７】従来の半導体装置の工程断面図。

【図８】従来の半導体装置の断面図。

【図９】従来の半導体装置の製造工程を示す工程断面
図。

【図１０】従来の半導体装置の製造工程を示す工程断面
図。

【符号の説明】

１半導体基板２フィールド酸化膜３ｐウェル４ｎウェル５ゲート絶縁膜６ポリシリコン層７ＷＳｉ_ｘ層８窒化膜９低濃度拡散層（ｎ^-層）１０低濃度拡散層（ｐ^-層）１１側壁１２ＬＰ−ＴＥＯＳ膜１３ＬＰ−ＢＰＳＧ膜１４コンタクト孔１５高濃度拡散層（ｎ⁺層）１６コンタクト孔１７高濃度拡散層（ｐ⁺）１８シリサイド層３１シリコン基板３２フィールド酸化膜３３ゲート絶縁膜３４ゲート電極３５，３５ａ拡散層３６側壁３９ポリシリコン膜４１シリサイド層４２層間絶縁膜４３コンタクト孔４４金属配線

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたゲート電極と、このゲート電極に対して自己整合的に前記半導体基板に
形成された低濃度拡散層と、前記ゲート電極の側部に形成された側壁と、前記半導体基板上に形成された層間絶縁膜と、この層間絶縁膜に形成されるコンタクト孔に対して自己
整合的に前記半導体基板に形成された高濃度拡散層と、を備えていることを特徴とする半導体装置。
【請求項２】前記拡散層の表面に高融点金属シリサイド
が形成されていることを特徴とする請求項１記載の半導
体装置。
【請求項３】前記コンタクト孔は前記ゲート電極に対し
て自己整合的に形成されていることを特徴とする請求項
１または２記載の半導体装置。
【請求項４】半導体基板上にゲート電極を形成し、この
ゲート電極をマスクにして不純物を導入することにより
前記半導体基板に低濃度拡散層を形成する工程と、前記ゲート電極の側部に側壁を形成する工程と、全面に層間絶縁膜を形成する工程と、前記ゲート電極に対して自己整合的に前記層間絶縁膜に
コンタクト孔を形成する工程と、前記コンタクト孔を介して不純物を導入することにより
前記半導体基板に高濃度拡散層を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
【請求項５】前記側壁が形成された後、前記層間絶縁膜
を形成する前に前記拡散層上に高融点金属シリサイド層
を形成する工程を更に備えていることを特徴とする請求
項４記載の半導体装置の製造方法。
【請求項６】各々が拡散層を有している複数の素子と、
これらの素子を電気的に分離する素子分離領域が半導体
基板に形成され、前記拡散層領域と前記素子分離領域の
すべての界面領域が露出されることなく、表面がシリサ
イド化されたポリシリコン層またはアモルファスシリコ
ン層によって被覆されていることを特徴とする半導体装
置。
【請求項７】前記拡散層領域の表面もシリサイド化され
ていることを特徴とする請求項６記載の半導体装置。
【請求項８】素子分離領域が形成された半導体基板上に
ゲート電極を形成し、このゲート電極をマスクにして不
純物を導入することにより前記半導体基板に拡散層領域
を形成する工程と、前記拡散層領域と素子分離領域の境界近傍を被覆するよ
うにポリシリコンまたはアモルファスシリコンからなる
層を形成する工程と、前記ポリシリコンまたはアモルファスシリコンからなる
層の表面をシリサイド化する工程と、を備えていることを特徴とする半導体装置の製造方法。
【請求項９】前記拡散層領域の表面は前記ポリシリコン
またはアモルファスシリコンからなる層の表面と同時に
シリサイド化されることを特徴とする請求項７記載の製
造方法。