JP4971593B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に高耐圧用のトランジスタと高速動作用のトランジスタとを混載させることが可能な半導体装置の製造方法に関する。
従来、高耐圧用の電界効果トランジスタ（Field Effect Transistor：以下、ＦＥＴと言う）と高速動作用のＦＥＴとのような、特性が異なるＦＥＴを単一のチップに混載する半導体装置が存在する。以下の説明では、高耐圧用のＦＥＴを高耐圧ＦＥＴと言い、高速動作用のＦＥＴ、すなわち高耐圧設計がなされていないＦＥＴを低耐圧ＦＥＴと言う。
低耐圧ＦＥＴは、所望する動作特性を得るために、一般的に高耐圧を実現するための構成を有していない。すなわち、高耐圧ＦＥＴと低耐圧ＦＥＴとは、要求される特性をそれぞれ満足するために、構成の一部が相互に異なる。例えば低耐圧用に設計されたＭＯＳ（Metal-Oxide Semiconductor）ＦＥＴ（以下、低耐圧ＭＯＳＦＥＴと言う）は、高耐圧用に設計されたＭＯＳＦＥＴ（以下、高耐圧ＭＯＳＦＥＴと言う）と比較して、ゲート長が短く、ソース・ドレイン領域における不純物拡散分布が浅い。他方、高耐圧ＭＯＳＦＥＴは、ゲート長が比較的長くまたソース・ドレイン領域における不純物拡散分布が比較的深い他に、ゲート電極とソース電極との間の距離およびゲート電極とドレイン電極との間の距離が、低電圧ＭＯＳＦＥＴにおけるゲート電極とソース電極との間の距離およびゲート電極とドレイン電極との間の距離よりも長い。すなわち、高耐圧ＭＯＳＦＥＴにおけるソース電極またはドレイン電極とゲート電極との距離は、低耐圧ＭＯＳＦＥＴにおけるソース電極またはドレイン電極とゲート電極との距離と比較して長く形成される。以下の説明では、ソース電極またはドレイン電極とゲート電極との間の領域を電極間オフセット領域と言い、ソース電極またはドレイン電極とゲート電極との間の距離、すなわち電極間オフセット領域の幅を電極間オフセット距離と言う。
このように、高耐圧ＭＯＳＦＥＴは、ソース電極およびドレイン電極とゲート電極との間に比較的幅広い電極間オフセット領域を有する。これにより、ゲート電極で発生した比較的強い電界（以下、高電界と言う）を電極間オフセット領域において大きく緩和することができる。このため、高耐圧ＭＯＳＦＥＴは、低耐圧ＭＯＳＦＥＴよりも高電圧での駆動が可能となる。
このような高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとが単一チップに混在する半導体装置の製造方法は、例えば以下に示す特許文献１に記載されている。以下では、このような従来技術による半導体装置の製造方法の一例を説明する。なお、以下の説明では、Ｐ型の基板を用いた場合を例に挙げる。
まず、Ｐ型のシリコン基板上のフィールド領域に例えばＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて素子間分離用の絶縁膜（以下、素子分離絶縁膜と言う）を形成する。なお、素子分離絶縁膜が形成されていない領域は、高耐圧ＭＯＳＦＥＴおよび低耐圧ＭＯＳＦＥＴ用の素子を形成するためのアクティブ領域となる。以下の説明では、高耐圧ＭＯＳＦＥＴ用のアクティブ領域を高耐圧ＭＯＳＦＥＴ領域と言い、低耐圧ＭＯＳＦＥＴ用のアクティブ領域を低耐圧ＭＯＳＦＥＴ領域と言う。
以上のように素子分離絶縁膜を形成すると、次に、高耐圧ＭＯＳＦＥＴ領域と低耐圧ＭＯＳＦＥＴ領域との表面を酸化することで、これらの表面にゲート絶縁膜を形成する。次に、例えばホトリソグラフィ技術を用いて高耐圧ＭＯＳＦＥＴ領域をレジストでマスクした後、低耐圧ＭＯＳＦＥＴ領域に形成されたゲート絶縁膜を例えばエッチング技術を用いて除去する。その後、高耐圧ＭＯＳＦＥＴ領域をマスクしていたレジストを除去した後、基板上面を酸化することで、低耐圧ＭＯＳＦＥＴ領域表面に高耐圧ＭＯＳＦＥＴ領域におけるゲート絶縁膜よりも薄いゲート絶縁膜を形成する。
以上のように各アクティブ領域にゲート絶縁膜を形成すると、次に、素子分離絶縁膜および各ゲート絶縁膜表面、すなわちこれらが形成された基板上に例えばＣＶＤ法を用いてポリシリコンを成膜した後、形成されたポリシリコン膜を例えばホトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、各ゲート絶縁膜上にゲート電極がそれぞれ形成される。
次に、例えばホトリソグラフィ技術を用いて低耐圧ＭＯＳＦＥＴ領域をレジストでマスクした後、高耐圧ＭＯＳＦＥＴ領域に例えばイオン注入技術を用いてネガティブ・イオン（例えば燐イオン）を注入する。この際、素子分離絶縁膜とゲート電極と低耐圧ＭＯＳＦＥＴ領域上のレジストとがマスクとなるため、ネガティブ・イオンは自己整合的に高耐圧ＭＯＳＦＥＴ領域における所定の領域（拡散領域）に注入される。
次に、低耐圧ＭＯＳＦＥＴ領域を覆っていたレジストを除去した後、今度は高耐圧ＭＯＳＦＥＴ領域を例えばホトリソグラフィ技術を用いてレジストでマスクする。次いで、例えばイオン注入技術を用いて低耐圧ＭＯＳＦＥＴ領域にネガティブ・イオン（例えば燐）を注入する。この際、素子分離絶縁膜とゲート電極と高耐圧ＭＯＳＦＥＴ領域上のレジストとがマスクとなるため、ネガティブ・イオンは自己整合的に低耐圧ＭＯＳＦＥＴ領域における所定の領域（拡散領域）に注入される。なお、低耐圧ＭＯＳＦＥＴ領域の拡散領域にイオン注入後、高耐圧ＭＯＳＦＥＴ領域を覆っていたレジストは除去される。
以上のように各アクティブ領域の拡散領域にイオンを注入すると、次に、ゲート電極、ゲート絶縁膜および素子分離絶縁膜表面、すなわちこれらが形成された基板上に例えばＣＶＤ（Chemical Vapor Deposition）法を用いて窒化シリコン膜からなる絶縁物を堆積させた後、形成された絶縁膜を例えばエッチング技術を用いて異方性エッチングする。これにより、それぞれのアクティブ領域におけるゲート電極の側壁にサイドウォールが形成される。
次に、高耐圧ＭＯＳＦＥＴ領域における拡散領域の一部であってこれのゲート電極から所定の距離（電極間オフセット距離）離間した領域（これを第１領域とする）と、低耐圧ＭＯＳＦＥＴ領域における拡散領域の一部（これを第２領域とする）とに、ソース電極またはドレイン電極として機能する高濃度拡散層を形成する。この工程では、高耐圧ＭＯＳＦＥＴ領域のゲート電極から第１領域までの領域（電極間オフセット領域）上に例えばホトリソグラフィ技術を用いてレジストを形成した後、例えばイオン注入技術を用いてネガティブ・イオンを注入する。この際、高耐圧ＭＯＳＦＥＴ領域に形成したレジストと各ゲート電極およびサイドウォールと素子分離絶縁膜とがマスクとなるため、ネガティブ・イオンは自己整合的に各領域（第１および第２領域）に注入される。なお、第１および第２領域に高濃度拡散層を形成後、高耐圧ＭＯＳＦＥＴ領域の電極間オフセット領域を覆っていたレジストは除去される。
特開平８−４６１８３号公報
また、近年では、半導体装置の高速化を目的としてＭＯＳＦＥＴが微細化されつつあるが、微細化の過程においてドレイン電極およびソース電極の寄生抵抗が無視できなくなってきている。
このような寄生抵抗を低減するための技術として、例えばＳＡＬＩＣＩＤＥ（Self Aligned Silicide）技術が存在する。このＳＡＬＩＣＩＤＥ技術は、ドレイン電極、ソース電極ゲート電極上をそれぞれ自己整合的にシリサイド化するための技術である。
具体的には、例えば上記したようにゲート電極、ドレイン電極およびソース電極（高濃度拡散層）を形成した後、これらが形成された基板上全面にコバルト（Ｃo）やチタニウム（Ｔi）などのような高融点金属を成膜し、これを熱処理する。これにより、シリコンおよびポリシリコンと高融点金属とが熱反応を起こし、ゲート電極、ドレイン電極およびソース電極の各表面がシリサイド化される。すなわち、これらの表面にサリサイド膜が形成される。なお、熱反応を起こさなかった高融点金属は選択的に除去されるが、この方法は公知であるため、ここでは説明を省略する。
しかしながら、以上のようなＳＡＬＩＣＩＤＥ技術を用いて高耐圧ＭＯＳＦＥＴにおけるドレイン電極およびソース電極表面をシリサイド化した場合、サイドウォールで覆われていない電極間オフセット領域上もシリサイド化される。すなわち、サイドウォールとドレイン電極との間およびサイドウォールとソース電極との間に低抵抗なサリサイド膜がそれぞれ形成されてしまう。このため、高耐圧ＭＯＳＦＥＴにおける電極間オフセット距離が、事実上、低耐圧ＭＯＳＦＥＴと同じ長さ、すなわちサイドウォールの幅で規定されることになり、高耐圧動作が困難となると言う問題が生じる。
このように、高耐圧ＭＯＳＦＥＴなどのような高耐圧ＦＥＴの製造方法にはＳＡＬＩＣＩＤＥ技術の適用が難しく、この結果、高耐圧ＦＥＴを混載する半導体装置の微細化が妨げられていた。
そこで本発明は、上記の問題に鑑みてなされたものであり、ＳＡＬＩＣＩＤＥ技術を容易に適用することが可能な半導体装置の製造方法を提供することを目的とする。
かかる目的を達成するために、本発明による半導体装置の製造方法は、半導体基板を準備する第１工程と、前記半導体基板における第１および第２アクティブ領域表面を酸化することで、前記第１および第２アクティブ領域にそれぞれ第１ゲート絶縁膜を形成する第２工程と、前記第２アクティブ領域に形成された前記第１ゲート絶縁膜を除去する第３工程と、前記第１ゲート絶縁膜が除去された前記第２アクティブ領域表面を酸化することで当該第２アクティブ領域表面に第２ゲート絶縁膜を形成する第４工程と、前記第１ゲート絶縁膜上に第１ゲート電極を形成しまた前記第２ゲート絶縁膜上に第２ゲート電極を形成する第５工程と、前記第１および第２ゲート電極をマスクとして前記第１および第２アクティブ領域にイオン注入することで、前記第１アクティブ領域に一対の第１拡散層を形成しまた前記第２アクティブ領域に一対の第２拡散層を形成する第６工程と、前記第１および第２ゲート絶縁膜上ならびに前記第１および第２ゲート電極上に一層以上の第１絶縁膜を形成する第７工程と、前記第１絶縁膜を挟んで前記第１ゲート電極側面に第１サイドウォールを形成する第８工程と、前記第１絶縁膜をエッチングすることで、前記第１および第２ゲート電極上面と、前記第１サイドウォール下以外および前記第１ゲート電極下以外の領域に位置する前記第１ゲート絶縁膜上面とを露出させると共に、前記第２ゲート電極側面に第２サイドウォールを形成しまた前記第２ゲート電極下以外および前記第２サイドウォール下以外の領域に位置する前記第２ゲート絶縁膜上面を露出させる第９工程と、前記第１拡散層に前記第１ゲート絶縁膜を介してイオン注入しまた前記第２拡散層に前記第２ゲート絶縁膜を介してイオン注入することで、前記第１絶縁膜下以外、前記第１サイドウォール下以外および前記第１ゲート電極下以外の領域に位置する前記第１拡散層上部に第１高濃度拡散層を形成すると共に、前記第２サイドウォール下以外および前記第２ゲート電極下以外の領域に位置する前記第２拡散層上部に第２高濃度拡散層を形成する第１０工程と、前記第９工程により露出された前記第１および第２ゲート絶縁膜をエッチングすることで、前記第１および第２高濃度拡散層を露出させる第１１工程と、前記第９工程により露出された前記ゲート電極表面と、前記第１１工程により露出された前記第１および第２高濃度拡散層表面とにそれぞれサリサイド膜を形成する第１２工程と、を有する。
本発明によれば、ＳＡＬＩＣＩＤＥ技術を容易に適用することが可能な半導体装置の製造方法を実現することができる。
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
まず、本発明による実施例１について図面を用いて詳細に説明する。図１は、本実施例による半導体装置１の構成を示す断面図である。なお、図１に示す断面は、半導体装置１における各ＭＯＳＦＥＴをソース・ドレイン領域に沿って切断した際の断面である。また、図２から図５は、半導体装置１の製造方法を示すプロセス図である。
〔構成〕
図１に示すように、半導体装置１は、高耐圧ＭＯＳＦＥＴ領域２０Ａと低耐圧ＭＯＳＦＥＴ領域３０Ａとを有する。高耐圧ＭＯＳＦＥＴ領域２０Ａは、拡散層２１とゲート絶縁膜２２とゲート電極２３と高濃度拡散層２４とサリサイド膜２３ａ，２４ａと絶縁膜２５とサイドウォール４６とよりなる高耐圧ＭＯＳＦＥＴ２０がシリコン基板１１上に形成された構成を有する。低耐圧ＭＯＳＦＥＴ領域３０Ａは、拡散層３１とゲート絶縁膜３２とゲート電極３３と高濃度拡散層３４とサリサイド膜３３ａ，３４ａとサイドウォール３５とよりなる低耐圧ＭＯＳＦＥＴ３０がシリコン基板１１上に形成された構成を有する。
高耐圧ＭＯＳＦＥＴ領域２０Ａおよび低耐圧ＭＯＳＦＥＴ領域３０Ａに形成された各素子（高耐圧ＭＯＳＦＥＴ２０，低耐圧ＭＯＳＦＥＴ３０を含む）は、素子分離絶縁膜１２により水平方向に位置する他の素子と電気的に分離されている。また、高耐圧ＭＯＳＦＥＴ領域２０Ａおよび低耐圧ＭＯＳＦＥＴ領域３０Ａに形成された各素子（高耐圧ＭＯＳＦＥＴ２０，低耐圧ＭＯＳＦＥＴ３０を含む）上には層間絶縁膜１７が形成されており、これにより、他の層に形成された他の素子と電気的に分離されている。ただし、層間絶縁膜１７は開口されたコンタクトホール内に形成されたコンタクト内配線１８を有する。したがって、各素子（高耐圧ＭＯＳＦＥＴ２０，低耐圧ＭＯＳＦＥＴ３０を含む）は、他の層（例えば層間絶縁膜１７上）に形成されたメタル配線層１９とコンタクト内配線１８を介して電気的に接続される。
以上の構成において、シリコン基板１１には、拡散領域（ドレイン領域、ソース領域、チャネル形成領域など）のしきい値調整を目的として例えばＰ型の不純物がドープされた、いわゆるＰ型シリコン基板を用いる。ただし、本実施例ではＮ型のチャネルが形成されるＭＯＳＦＥＴを基板上に形成する場合を例に挙げるためＰ型シリコン基板を用いているが、Ｐ型のチャネルが形成されるＭＯＳＦＥＴを基板上に形成する場合、シリコン基板１１には例えばＮ型の不純物がドープされたシリコン基板を用いるとよい。
シリコン基板１１上に形成された素子分離絶縁膜１２は、上述したように、シリコン基板１１に形成する各素子（高耐圧ＭＯＳＦＥＴ２０，低耐圧ＭＯＳＦＥＴ３０を含む）間を電気的に分離するための絶縁層である。以下の説明では、シリコン基板１１において、各素子間を分離するための領域を素子分離領域（フィールド領域とも言う）と言い、各素子（例えば高耐圧ＭＯＳＦＥＴ２０，低耐圧ＭＯＳＦＥＴ３０）が形成される領域を素子形成領域（アクティブ領域とも言う）と言う。素子分離絶縁膜１２はシリコン基板１１におけるフィールド領域に形成される。この素子分離絶縁膜１２は、例えば膜厚が２０００Å程度の絶縁体で構成される。この絶縁体には、例えば酸化シリコン（ＳiＯ2）などを適用することができる。
層間絶縁膜１７は、上述したように、シリコン基板１１上に形成された素子（高耐圧ＭＯＳＦＥＴ２０，低耐圧ＭＯＳＦＥＴ３０を含む）と、他の層とを電気的に分離するための絶縁層である。層間絶縁膜１７は、シリコン基板１１上に形成された素子（高耐圧ＭＯＳＦＥＴ２０，低耐圧ＭＯＳＦＥＴ３０を含む）を埋没させる程度に形成される。この層間絶縁膜１７は、例えば素子分離絶縁膜１２上面からの膜厚が１００００Å程度の絶縁体で構成される。この絶縁体には、例えば酸化シリコン（ＳiＯ2）などを適用することができる。
層間絶縁膜１７上には、他の構成に電気的に接続されたメタル配線層１９が形成される。メタル配線層１９は、例えば膜厚が５０００Å程度の導電体で構成される。この導電体には、例えばアルミニウム（Ａl）などの金属材料または合金、もしくはタングステン（Ｗ）などを適用することができる。
層間絶縁膜１７上のメタル配線層１９と、高耐圧ＭＯＳＦＥＴ２０および低耐圧ＭＯＳＦＥＴ３０におけるサリサイド膜２３ａ，３３ａ，２４ａおよび３４ａとは、それぞれ層間絶縁膜１７に開口されたコンタクトホール内に形成されたコンタクト内配線１８を介して電気的に接続される。すなわち、高耐圧ＭＯＳＦＥＴ２０および低耐圧ＭＯＳＦＥＴ３０におけるゲート電極２３，３３と、ドレイン電極またはソース電極として機能する高濃度拡散層２４，３４とは、それぞれサリサイド膜２３ａ，３３ａ，２４ａおよび３４ａを介してメタル配線層１９にそれぞれ電気的に接続される。このコンタクト内配線１８は、例えばアルミニウム（Ａl）などの金属材料または合金、もしくはタングステン（Ｗ）などの導電体を用いて形成される。
・高耐圧ＭＯＳＦＥＴ２０
高耐圧ＭＯＳＦＥＴ領域２０Ａに形成された高耐圧ＭＯＳＦＥＴ２０は、上述したように、シリコン基板１１のアクティブ領域に、拡散層２１とゲート絶縁膜２２とゲート電極２３と高濃度拡散層２４とサリサイド膜２３ａ，２４ａと絶縁膜２５とサイドウォール４６とが形成された構成を有する。
拡散層２１は、高耐圧ＭＯＳＦＥＴ２０におけるソース領域およびドレイン領域である。したがって、一対の拡散層２１が後述するゲート電極２３下のチャネル形成領域を挟む位置に形成される。この拡散層２１は、例えばドーズ量が６．０×１０12／ｃｍ2程度となるようにネガティブ・イオンがドープされた領域である。ネガティブ・イオンとしては、例えば燐イオンなどを適用することができる。
シリコン基板１１におけるチャネル形成領域上、すなわち一対の拡散層２１により挟まれた領域上には、後述する電極間オフセット領域２０Ｂ（図１参照）まで延在するゲート絶縁膜２２が形成される。このゲート絶縁膜２２は、後述するゲート絶縁膜３２（図１における低耐圧ＭＯＳＦＥＴ領域３０Ａ参照）よりも厚い膜厚、例えば５００Å程度の絶縁体で構成される。この絶縁体には、例えば酸化シリコン（ＳiＯ2）などを適用することができる。本実施例では、ゲート絶縁膜２２の形成材料に酸化シリコン（ＳiＯ2）を適用する。
ゲート絶縁膜２２上にはゲート電極２３が形成される。換言すれば、一対の拡散層２１に挟まれた領域上には、ゲート絶縁膜２２を介してゲート電極２３が形成される。このゲート電極２３は、例えば膜厚が３０００Å程度の導電体で構成される。この導電体には、例えば不純物を含むポリシリコンを適用することができる。また、ゲート電極２３上面にはサリサイド膜２３ａが形成される。すなわち、ゲート電極２３上面はシリサイド化されることで、この部分の寄生抵抗が低減されている。
ゲート電極２３の側面には、絶縁膜２５を介してサイドウォール４６が形成される。換言すれば、サイドウォール４６は、絶縁膜２５を挟んでゲート電極２３の側面に形成される。絶縁膜２５の断面形状はＬ字型をなしており、その水平部分が拡散層２１上の電極間オフセット領域２０Ｂ（図１参照）まで延在している。また、絶縁膜２５の垂直部分はゲート電極２３の側面に沿って形成されている。この絶縁膜２５は、例えば膜厚が１０００Å程度の絶縁体で構成される。この絶縁体には、例えば窒化シリコン（ＳiＮ）や酸化シリコン（ＳiＯ2）など適用することができる。ただし、本実施例による製造方法（詳細については後述する）では、絶縁膜２５の形成材料とサイドウォール４６の形成材料との所定条件下におけるエッチングレートの違いを利用して、加工前の絶縁膜２５（後述における絶縁膜２５Ａに相当）および加工前のサイドウォール４６（後述における絶縁膜２６Ａに相当）をそれぞれ選択的にエッチングする。このため、絶縁膜２５の形成材料には、所定条件下におけるエッチングレートがサイドウォール４６の形成材料と異なる絶縁体を適用することが好ましい。本実施例では、ゲート絶縁膜２２の形成材料を酸化シリコン（ＳiＯ2）としたため、絶縁膜２５の形成材料には窒化シリコン（ＳiＮ）を適用する。
一方、サイドウォール４６は、絶縁膜２５の水平部分上に、絶縁膜２５の垂直部分に沿って形成される。換言すれば、サイドウォール４６は、絶縁膜２５の垂直部分を挟んでゲート電極２３の側面に形成される。このサイドウォール４６は、例えば最も厚い膜厚（ただし、水平方向の膜厚）が４５００Å程度の絶縁体で構成される。ただし、このサイドウォール４６は、後述するゲート絶縁膜２２をエッチングする際に、ゲート絶縁膜２２の膜厚分エッチングされたものである。したがって、ゲート絶縁膜２２をエッチングする前のサイドウォール４６（具体的にはサイドウォール２６）の膜厚（ただし、水平方向の膜厚）は例えば５０００Å程度である。また、サイドウォール４６を形成する絶縁体には、酸化シリコン（ＳiＯ2）や窒化シリコン（ＳiＮ）など適用することができるが、上述した理由から、所定条件下におけるエッチングレートが絶縁膜２５の形成材料と異なる絶縁体を適用することが好ましい。本実施例では、絶縁膜２５の形成材料を窒化シリコン（ＳiＮ）としたため、サイドウォール４６の形成材料には酸化シリコン（ＳiＯ2）を適用する。
なお、上述した絶縁膜２５とサイドウォール４６とは、ゲート電極２３と後述する高濃度拡散層２４（すなわち、ドレイン電極またはソース電極）との間の領域、すなわち電極間オフセット領域２０Ｂを規定するための構成であって、電極間オフセット領域２０Ｂにおける拡散層２１を、高濃度拡散層２４を形成する際に注入されるイオンから保護するための構成である。したがって、高濃度拡散層２４は、電極間オフセット領域２０Ｂを規定する絶縁膜２５およびサイドウォール４６によって、自己整合的に拡散層２１における所定の領域に形成される。ただし、所定の領域とは、ゲート電極２３から所定の距離（電極間オフセット距離）離れた領域（図１における高濃度拡散層２４が形成された領域参照）である。
このように、ゲート電極２３と高濃度拡散層２４（ドレイン電極、ソース電極）との間を例えば低耐圧ＭＯＳＦＥＴ３０におけるゲート電極３３と高濃度拡散層３４との間よりも離間する、すなわちこれらの間に比較的長い電極間オフセット距離を有する電極間オフセット領域２０Ｂを設けることで、ゲート電極２３で発生した高電界を電極間オフセット領域２０Ｂにおいて大きく緩和することができる。すなわち、このような構成を有することで、高耐圧ＭＯＳＦＥＴ２０は低耐圧ＭＯＳＦＥＴ３０よりも高電圧での駆動が可能となる。
拡散層２１上部であって絶縁膜２５下以外およびサイドウォール４６下以外の領域、すなわち拡散層２１上部における電極間オフセット領域２０Ｂ以外の領域には、上述したように、高濃度拡散層２４が形成される。高濃度拡散層２４は、同じく上述したように、ドレイン電極またはソース電極として機能する層である。この高濃度拡散層２４は、例えばドーズ量が２．０×１０15／ｃｍ2程度となるようにネガティブ・イオンがドープされた領域である。ネガティブ・イオンとしては、例えば燐イオンなどを適用することができる。
高濃度拡散層２４上面には、サリサイド膜２４ａが形成される。すなわち、高濃度拡散層２４上面はシリサイド化されることで、この部分の寄生抵抗が低減されている。
・低耐圧ＭＯＳＦＥＴ３０
低耐圧ＭＯＳＦＥＴ領域３０Ａに形成された低耐圧ＭＯＳＦＥＴ３０は、上述したように、シリコン基板１１のアクティブ領域に、拡散層３１とゲート絶縁膜３２とゲート電極３３と高濃度拡散層３４とサリサイド膜３３ａ，３４ａとサイドウォール３５とが形成された構成を有する。
拡散層３１は、低耐圧ＭＯＳＦＥＴ３０におけるソース領域およびドレイン領域である。したがって、一対の拡散層３１が後述するゲート電極３３下のチャネル形成領域を挟む位置に形成される。この拡散層３１は、高耐圧ＭＯＳＦＥＴ領域２０Ａにおける拡散層２１の不純物濃度よりも高い濃度、例えばドーズ量が４．０×１０13／ｃｍ2程度となるようにネガティブ・イオンがドープされた領域である。ネガティブ・イオンとしては、例えば燐イオンなどを適用することができる。
シリコン基板１１におけるチャネル形成領域上、すなわち一対の拡散層３１により挟まれた領域上には、後述する電極間オフセット領域３０Ｂ（図１参照）まで延在するゲート絶縁膜３２が形成される。このゲート絶縁膜３２は、上述したゲート絶縁膜２２（図１における高耐圧ＭＯＳＦＥＴ領域２０Ａ参照）よりも薄い膜厚、例えば１００Å程度の絶縁体で構成される。この絶縁体には、例えば酸化シリコン（ＳiＯ2）などを適用することができる。本実施例では酸化シリコン（ＳiＯ2）を適用する。
ゲート絶縁膜３２上には、ゲート電極３３が形成される。換言すれば、一対の拡散層３１に挟まれた領域上には、ゲート絶縁膜３２を介してゲート電極３３が形成される。このゲート電極３３は、高耐圧ＭＯＳＦＥＴ領域２０Ａにおけるゲート電極２３と同様に、例えば膜厚が３０００Å程度の導電体で構成される。この導電体には、例えばポリシリコンを適用することができる。また、ゲート電極３３上面には、サリサイド膜３３ａが形成される。すなわち、ゲート電極３３上面はシリサイド化されることで、この部分の寄生抵抗が低減されている。
ゲート電極３３の側面には、サイドウォール３５が形成される。このサイドウォール３５は、例えば最も厚い膜厚（ただし、水平方向の膜厚）が１０００Å程度の絶縁体で構成される。この絶縁体には、窒化シリコン（ＳiＮ）や酸化シリコン（ＳiＯ2）など適用することができる。ただし、本実施例では、上述した理由と同様に、後述する製造方法において、サイドウォール３５の形成材料とサイドウォール４６の形成材料との所定条件下におけるエッチングレートの違いを利用して、加工前のサイドウォール３５（後述における絶縁膜２５Ａに相当）を選択的にエッチングする。このため、サイドウォール３５の形成材料には、所定条件下におけるエッチングレートがサイドウォール４６の形成材料と異なる絶縁体を適用することが好ましい。本実施例では、上述した絶縁膜２５と同一の材料である窒化シリコン（ＳiＮ）を適用する。
なお、上述したサイドウォール３５は、ゲート電極３３と後述する高濃度拡散層３４（すなわち、ドレイン電極またはソース電極）との間の領域、すなわち電極間オフセット領域３０Ｂを規定するための構成であって、電極間オフセット領域３０Ｂにおける拡散層３１を、高濃度拡散層３４を形成する際に注入されるイオンから保護するための構成である。したがって、高濃度拡散層３４は、電極間オフセット領域３０Ｂを規定するサイドウォール３５によって、自己整合的に所定の領域に形成される。ただし、所定の領域とは、ゲート電極３３から所定の距離（電極間オフセット距離）離れた領域（図１における高濃度拡散層３４が形成された領域参照）である。
拡散層３１上部であってサイドウォール３５下以外の領域、すなわち拡散層３１上部における電極間オフセット領域３０Ｂ以外の領域には、上述したように、高濃度拡散層３４が形成される。高濃度拡散層３４は、同じく上述したように、ドレイン電極またはソース電極として機能する層である。この高濃度拡散層３４は、高耐圧ＭＯＳＦＥＴ２０における高濃度拡散層２４と同様に、例えばドーズ量が２．０×１０15／ｃｍ2程度となるようにネガティブ・イオンがドープされた領域である。ネガティブ・イオンとしては、例えば燐イオンなどを適用することができる。
高濃度拡散層３４上面には、高耐圧ＭＯＳＦＥＴ２０における高濃度拡散層２４と同様に、サリサイド膜３４ａが形成される。すなわち、高濃度拡散層３４上面はシリサイド化されることで、この部分の寄生抵抗が低減されている。
〔製造方法〕
次に、図２から図５を用いて、半導体装置１の製造方法を説明する。まず、図２（ａ）に示すように、準備したシリコン基板１１におけるフィールド領域に、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法を用いて、例えば膜厚が２０００Å程度の酸化シリコン（ＳiＯ2）膜よりなる素子分離絶縁膜１２を形成する。ただし、ＬＯＣＯＳ（Local Oxidation of Silicon）法に代えてＳＴＩ（Shallow TrenchIsolation）法を用いてもよい。
次に、図２（ｂ）に示すように、シリコン基板１１における素子分離絶縁膜１２が形成された面であって素子分離絶縁膜１２が形成されていない領域、すなわちアクティブ領域を酸化することで、高耐圧ＭＯＳＦＥＴ領域２０Ａのシリコン基板１１表面および低耐圧ＭＯＳＦＥＴ領域３０Ａのシリコン基板１１表面に、例えば膜厚が５００Å程度の酸化シリコン（ＳiＯ2）膜よりなるゲート絶縁膜２２および２２’をそれぞれ形成する。
次に、例えばホトリソグラフィ技術を用いて高耐圧ＭＯＳＦＥＴ領域２０Ａをレジストでマスクした後、低耐圧ＭＯＳＦＥＴ領域３０Ａに形成されたゲート絶縁膜２２’を例えばエッチング技術を用いて除去する。これにより、低耐圧ＭＯＳＦＥＴ領域３０Ａにおけるシリコン基板１１上面が露出される。その後、高耐圧ＭＯＳＦＥＴ領域２０Ａをマスクしていたレジストを除去した後、図２（ｃ）に示すように、シリコン基板１１上面を再度酸化することで、このアクティブ領域表面に、高耐圧ＭＯＳＦＥＴ領域２０Ａにおけるゲート絶縁膜２２よりも薄い膜厚、例えば１００Å程度の酸化シリコン（ＳiＯ2）膜よりなるゲート絶縁膜３２を形成する。
以上のように高耐圧ＭＯＳＦＥＴ領域２０Ａおよび低耐圧ＭＯＳＦＥＴ領域３０Ａにおける各アクティブ領域にゲート絶縁膜２２，３２を形成すると、次に、図２（ｄ）に示すように、素子分離絶縁膜１２上および各ゲート絶縁膜２２，３２上、すなわちこれらが形成された基板上に例えばＣＶＤ法を用いて、例えば膜厚が３０００Å程度のポリシリコン膜を形成する。その後、ポリシリコン膜を例えばホトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、各ゲート絶縁膜２２，３２上に、膜厚が３０００Å程度のゲート電極２３，３３がそれぞれ形成される。
次に、図３（ａ）に示すように、例えばホトリソグラフィ技術を用いて低耐圧ＭＯＳＦＥＴ領域３０Ａをレジスト３４Ｂでマスクした後、高耐圧ＭＯＳＦＥＴ領域２０Ａに例えばイオン注入技術を用いて、例えばドーズ量が６．０×１０12／ｃｍ2程度となるようにネガティブ・イオン（例えば燐イオン）を注入する。この際、ネガティブ・イオンは例えば７０ＫｅＶ（キロエレクトロンボルト）程度に加速される。なお、この工程では、素子分離絶縁膜１２とゲート電極２３と低耐圧ＭＯＳＦＥＴ領域３０Ａ上のレジスト２４Ｂとがマスクとなるため、ネガティブ・イオンは自己整合的に高耐圧ＭＯＳＦＥＴ領域２０Ａにおける所定の領域（図１における拡散層２１参照）に注入される。
次に、低耐圧ＭＯＳＦＥＴ領域３０Ａを覆っていたレジスト３４Ｂを除去した後、図３（ｂ）に示すように、今度は高耐圧ＭＯＳＦＥＴ領域２０Ａを例えばホトリソグラフィ技術を用いてレジスト２４Ｂでマスクする。次いで、例えばイオン注入技術を用いて、例えばドーズ量が４．０×１０13／ｃｍ2程度となるようにネガティブ・イオン（例えば燐イオン）を注入する。この際、ネガティブ・イオンは例えば７０ＫｅＶ（キロエレクトロンボルト）程度に加速される。なお、この工程では、素子分離絶縁膜１２とゲート電極３３と高耐圧ＭＯＳＦＥＴ領域２０Ａ上のレジスト２４Ｂとがマスクとなるため、ネガティブ・イオンは自己整合的に低耐圧ＭＯＳＦＥＴ領域３０Ａにおける所定の領域（図１における拡散層３１参照）に注入される。また、低耐圧ＭＯＳＦＥＴ領域３０Ａにイオン注入後、高耐圧ＭＯＳＦＥＴ領域２０Ａを覆っていたレジスト２４Ｂは除去される。
以上のように高耐圧ＭＯＳＦＥＴ領域２０Ａおよび低耐圧ＭＯＳＦＥＴ領域３０Ａに拡散層２１，３１をそれぞれ形成すると、次に、図３（ｃ）に示すように、ゲート電極２３および３３上、ゲート絶縁膜２２および３２上、ならびに素子分離絶縁膜１２上、すなわちこれらが形成された基板上に例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、例えば膜厚が１０００Å程度となるように窒化シリコン（ＳiＮ）を堆積させる。これにより、基板上面全体に、膜厚が１０００Å程度の絶縁膜２５Ａが形成される。
次に、図３（ｄ）に示すように、絶縁膜２５Ａ上に例えばＣＶＤ法を用いて、例えば膜厚が５０００Å程度となるように酸化シリコン（ＳiＯ2）を堆積させる。これにより、基板上面全体に、膜厚が５０００Å程度の絶縁膜２６Ａが形成される。
以上のように、ゲート電極２３および３３、ゲート絶縁膜２２および３２、ならびに素子分離絶縁膜１２が形成された基板上に、窒化シリコン（ＳiＮ）よりなる絶縁膜２５Ａと酸化シリコン（ＳiＯ2）よりなる絶縁膜２６Ａとを形成すると、次に、図４（ａ）に示すように、例えばエッチング技術を用いることで、窒化シリコン（ＳiＮ）よりなる絶縁膜２５Ａとの選択比が十分得られる所定条件下、すなわち窒化シリコン（ＳiＮ）に対して酸化シリコン（ＳiＯ2）のみを選択的にエッチングすることが可能な所定条件下にて、酸化シリコン（ＳiＯ2）よりなる絶縁膜２６Ａを異方性エッチングする。これにより、高耐圧ＭＯＳＦＥＴ領域２０Ａにおけるゲート電極２３側面および低耐圧ＭＯＳＦＥＴ領域３０Ａにおけるゲート電極３３側面に、絶縁膜２５Ａを介して、最も厚い膜厚（ただし、水平方向の膜厚）が５０００Å程度のサイドウォール２６，２６’がそれぞれ形成される。なお、この際の所定条件としては、例えば混合比が１：１０程度のＣＦ4／ＣＨＦ3の混合ガスをエッチングガスとして用いるなどとすることができる。
このように絶縁膜２５Ａを挟んで各ゲート電極２３および３３の側面にサイドウォール２６および２６’をそれぞれ形成すると、次に、図４（ｂ）に示すように、低耐圧ＭＯＳＦＥＴ領域３０Ａに形成したサイドウォール２６’を例えばホトリソグラフィ技術およびエッチング技術を用いてエッチングすることで除去する。
次に、図４（ｃ）に示すように、例えばエッチング技術を用いることで、酸化シリコン（ＳiＯ2）よりなるサイドウォール２６との選択比が十分得られる所定条件下、すなわち酸化シリコン（ＳiＯ2）に対して窒化シリコン（ＳiＮ）のみを選択的にエッチングすることが可能な所定条件下にて、窒化シリコン（ＳiＮ）よりなる露出した絶縁膜２５Ａを異方性エッチングする。これにより、高耐圧ＭＯＳＦＥＴ領域２０Ａでは、表面がサイドウォール２６で覆われた部分以外の絶縁膜２５Ａが除去されて、ゲート電極２３とサイドウォール２６との間および拡散層２１とサイドウォール２６との間の領域、すなわち電極間オフセット領域２０Ｂに膜厚が１０００Å程度の絶縁膜２５が形成される。また、これと同時に、低耐圧ＭＯＳＦＥＴ領域３０Ａでは、ゲート電極３３の側面に、最も厚い膜厚（ただし、水平方向の膜厚）が１０００Å程度の窒化シリコン（ＳiＮ）よりなるサイドウォール３５が形成される。なお、この際の所定条件としては、例えば混合比が５０：１００：１程度のＣＨＦ3／Ａr／Ｏ2の混合ガスをエッチングガスとして用いるなどとすることができる。
次に、図４（ｄ）に示すように、高耐圧ＭＯＳＦＥＴ領域２０Ａにおける拡散層２１であって絶縁膜２５およびサイドウォール２６で覆われていない領域、換言すれば電極間オフセット領域２０Ｂ以外の領域に位置する拡散層２１上部と、低耐圧ＭＯＳＦＥＴ領域３０Ａにおける拡散層３１であってサイドウォール３５で覆われていない領域、換言すれば電極間オフセット領域３０Ｂ以外の領域に位置する拡散層３１上部とに、ソース電極またはドレイン電極として機能する高濃度拡散層２４および３４をそれぞれ形成する。この工程では、例えばイオン注入技術を用いて、例えばドーズ量が２．０×１０15／ｃｍ2程度となるようにネガティブ・イオン（例えば燐イオン）を注入する。この際、ネガティブ・イオンは例えば４０ＫｅＶ程度に加速される。なお、素子分離絶縁膜１２とゲート電極２３と絶縁膜２５とサイドウォール２６および３５とがマスクとなるため、ネガティブ・イオンは自己整合的に高耐圧ＭＯＳＦＥＴ領域２０Ａにおける所定の領域（図１における高濃度拡散層２４参照）と低耐圧ＭＯＳＦＥＴ領域３０Ａにおける所定の領域（図１における高濃度拡散層３４参照）とにそれぞれ同時に注入される。このように本実施例では、高耐圧ＭＯＳＦＥＴ領域２０Ａにおける高濃度拡散層２４と低耐圧ＭＯＳＦＥＴ領域３０Ａにおける高濃度拡散層３４とを同時に形成することができる。
以上のように、拡散層２１に高濃度拡散層２４を形成し且つ拡散層３１に高濃度拡散層３４を形成すると、次に、図５（ａ）に示すように、例えばホトリソグラフィ技術を用いて低耐圧ＭＯＳＦＥＴ領域３０Ａをレジスト３４Ｃでマスクした後、例えばエッチング技術を用いることで、窒化シリコン（ＳiＮ）よりなる絶縁膜２５との選択比が十分得られる所定条件下、すなわち窒化シリコン（ＳiＮ）に対して酸化シリコン（ＳiＯ2）のみを選択的にエッチングすることが可能な所定条件下にて、酸化シリコン（ＳiＯ2）よりなるゲート絶縁膜２２の露出部分、すなわちゲート電極２３下以外ならびに電極間オフセット領域２０Ｂ以外の領域に位置するゲート絶縁膜２２をエッチングし、拡散層２１まで貫通した開口部２４Ａを形成する。この際、ゲート絶縁膜２２と同じ材料（酸化シリコン（ＳiＯ2））で形成されたサイドウォール２６もエッチングされるため、サイドウォール２６が変化して、膜厚（ただし、水平方向の膜厚）がゲート絶縁膜２２の膜厚、例えば５００Å程度薄くなったサイドウォール４６（膜厚が４５００Å程度）が形成される。なお、この際の所定条件としては、例えば混合比が１：１０程度のＣＦ4／ＣＨＦ3の混合ガスをエッチングガスとして用いるなどとすることができる。
次に、低耐圧ＭＯＳＦＥＴ領域３０Ａを覆っていたレジスト３４Ｃを除去した後、図５（ｂ）に示すように、今度は高耐圧ＭＯＳＦＥＴ領域２０Ａを、例えばホトリソグラフィ技術を用いてレジスト２４Ｃでマスクする。次いで、例えばエッチング技術を用いることで、窒化シリコン（ＳiＮ）よりなるサイドウォール３５との選択比が十分得られる所定条件下、すなわち窒化シリコン（ＳiＮ）に対して酸化シリコン（ＳiＯ2）のみを選択的にエッチングすることが可能な所定条件下にて、酸化シリコン（ＳiＯ2）よりなるゲート絶縁膜３２の露出部分、すなわちゲート電極３３下以外ならびに電極間オフセット領域３０Ｂ以外の領域に位置するゲート絶縁膜３２をエッチングし、拡散層３１まで貫通した開口部３４Ａを形成する。なお、この際の所定条件としては、例えば混合比が１：１０程度のＣＦ4／ＣＨＦ3の混合ガスをエッチングガスとして用いるなどとすることができる。また、開口部３４Ａを形成後、高耐圧ＭＯＳＦＥＴ領域２０Ａを覆っていたレジスト２４Ｃは除去される。
ただし、上記した開口部２４Ａおよび３４Ａ（図５（ａ）および（ｂ）参照）は、同時に形成することも可能である。この場合、高耐圧ＭＯＳＦＥＴ領域２０Ａおよび低耐圧ＭＯＳＦＥＴ領域３０Ａをそれぞれレジスト２４Ｃおよび３４Ｃでマスクすることなく、同時に上記した所定条件下でゲート酸化膜２２および３２をエッチングする。この際のエッチング量はゲート酸化膜２２に合わせて設定する。上記した所定条件下では、シリコン（Ｓi）に対する酸化シリコン（ＳiＯ2）のエッチング選択比も十分に得られるため、厚い方（ゲート酸化膜２２）の膜厚にエッチング量を合わせることで、それぞれのゲート酸化膜（２２，３２）を拡散層（２１，３１）まで的確にエッチングすることが可能である。
以上のように高濃度拡散層２４および３４上面を露出すると、次に、コバルト（Ｃo）やチタニウム（Ｔi）などのような高融点金属を、上記のようにして高耐圧ＭＯＳＦＥＴ２０および低耐圧ＭＯＳＦＥＴ３０が形成された基板上に成膜し、熱処理を施す。これにより、図５（ｃ）に示すように、ゲート電極２３および３３上面と高濃度拡散層２４および３４上面とが熱反応し、これらにサリサイド膜２３ａ，３３ａ，２４ａおよび３４ａがそれぞれ形成される。なお、熱反応しなかった高融点金属は除去される。
その後、図１に示すように、高耐圧ＭＯＳＦＥＴ２０および低耐圧ＭＯＳＦＥＴ３０が形成された基板上に例えばＣＶＤ法を用いて、例えば膜厚が１００００Å程度の酸化シリコン（ＳiＯ2）よりなる層間絶縁膜１７を形成し、これに例えばホトリソグラフィ技術とエッチング技術とを用いてサリサイド膜２３ａ，３３ａ，２４ａおよび３４ａまでのコンタクトホールをそれぞれ開口する。その後、これらのコンタクトホールに例えばＣＶＤ法やスパッタ法を用いてタングステン（Ｗ）などの導電体をそれぞれ堆積させることで、サリサイド膜２３ａ，３３ａ，２４ａおよび３４ａと電気的に接続されたコンタクト内配線１８をそれぞれ形成する。次に、層間絶縁膜１７上にコンタクト内配線１８と位置整合されたメタル配線層１９を形成する。これにより、高耐圧ＭＯＳＦＥＴ２０と低耐圧ＭＯＳＦＥＴ３０との電気的な接続部分が層間絶縁膜１７上まで引き出される。以上の工程により、図１に示す半導体装置１が作製される。
〔作用効果〕
以上のように、本実施例は、材料の異なる２種類の絶縁膜（２５Ａ，２６Ａ）を成膜した後、これらのエッチングレートの違いを利用して、各絶縁膜（２５Ａ，２６Ａ）をエッチングすることで、高耐圧ＭＯＳＦＥＴ２０における電極間オフセット領域２０Ｂを規定する構成（サイドウォール４６および絶縁膜２５）と、低耐圧ＭＯＳＦＥＴ３０における電極間オフセット領域３０Ｂを規定する構成（サイドウォール３５）とをそれぞれ形成するように構成されている。このため、本実施例では、高耐圧ＭＯＳＦＥＴ２０と低耐圧ＭＯＳＦＥＴ３０とで、異なる電極間オフセット距離を容易に設定することが可能である。
また、電極間オフセット距離それぞれを規定するサイドウォール４６および絶縁膜２５ならびにサイドウォール３５は、各電極間オフセット領域２０Ｂ，３０Ｂに含まれる拡散層２１，３１を、高濃度拡散層２４，３４を形成する際に注入されるイオンから保護する構成として機能する。したがって、本実施例によれば、ＳＡＬＩＣＩＤＥ技術を適用したとしても、電極間オフセット領域２０Ｂ，３０Ｂに含まれる拡散層２１，３１の上面がシリサイド化されることを防止できる。すなわち、高耐圧ＭＯＳＦＥＴ２０における電極間オフセット距離が低耐圧ＭＯＳＦＥＴ３０における電極間オフセット距離と同程度に短くなるという不具合の発生を回避することができる。このように、本実施例による構成とすることで、ＳＡＬＩＣＩＤＥ技術を適用して、高耐圧動作が可能な高耐圧ＭＯＳＦＥＴ２０を含む半導体装置１を容易に製造することが可能となる。
さらに、本実施例では、ゲート電極２３の膜厚（高さ）およびサイドウォール２６へ加工する前の絶縁膜２６Ａの膜厚を変えることで、高耐圧ＭＯＳＦＥＴ２０における電極間オフセット距離を容易に変更することが可能である。すなわち、高耐圧ＭＯＳＦＥＴ２０の仕様に応じて電極間オフセット領域２０Ｂの電極間オフセット距離を容易に最適化することが可能となる。
さらにまた、本実施例による製造方法は、従来用いられていた半導体装置の製造方法と略同様の構成、具体的には従来の製造方法におけるサイドウォールの形成工程をサイドウォール４６および絶縁膜２５を形成する工程に変更した構成であるため、容易且つ安価にこの製造方法を実現することが可能である。
このほか、本実施例による製造方法では、高耐圧ＭＯＳＦＥＴ領域２０Ａにおける高濃度拡散層２４と低耐圧ＭＯＳＦＥＴ領域３０Ａにおける高濃度拡散層３４とを単一の工程で形成することができるため、半導体装置の製造方法を簡略化することが可能となる。
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
本実施例は、実施例１による半導体装置１の他の製造方法を例示するものである。したがって、本実施例による半導体装置は、実施例１において図１を用いて説明した半導体装置１と同様の構成を有する。このため、ここでは図１に示す半導体装置１を引用し、その詳細な説明を省略する。
〔製造方法〕
次に、本実施例による半導体装置１の製造方法を図面と共に説明する。本実施例において、半導体装置１は、実施例１における図２（ａ）から図４（ｃ）に示すプロセスと同様のプロセスを用いて、図６（ａ）に示す構成を作成する。なお、図６（ａ）に示す構成は、図４（ｃ）に示す構成と同様である。
次に、例えばエッチング技術を用いることで、窒化シリコンよりなる絶縁膜２５およびサイドウォール３５との選択比が十分得られる所定条件下、すなわち窒化シリコン（ＳiＮ）に対して酸化シリコン（ＳiＯ2）のみを選択的にエッチングすることが可能な所定条件下にて、酸化シリコン（ＳiＯ2）よりなるゲート酸化膜２２および３２の露出部分、すなわち、高耐圧ＭＯＳＦＥＴ領域２０Ａにおけるゲート電極２３下以外ならびに電極間オフセット領域２０Ｂ以外の領域に位置するゲート酸化膜２２と、低耐圧ＭＯＳＦＥＴ領域３０Ａにおけるゲート電極３３下以外ならびに電極間オフセット領域３０Ｂ以外の領域に位置するゲート酸化膜３２とをエッチングすることで、図６（ｂ）に示すように、高耐圧ＭＯＳＦＥＴ領域２０Ａに拡散層２１まで貫通した開口部２４Ａを形成すると共に、低耐圧ＭＯＳＦＥＴ領域３０Ａに拡散層３１まで貫通した開口部３４Ａを形成する。なお、この際の所定条件としては、例えば混合比が１：１０程度のＣＦ4／ＣＨＦ3の混合ガスをエッチングガスとして用いるなどとすることができる。この所定条件下では、シリコン（Ｓi）に対する酸化シリコン（ＳiＯ2）のエッチング選択比も十分に得られるため、エッチング量を厚い方（ゲート酸化膜２２）の膜厚に合わせることができる。これにより、それぞれのゲート酸化膜（２２，３２）を拡散層（２１，３１）まで的確にエッチングすることができる。
このように電極間オフセット領域２０Ｂおよび３０Ｂ以外の領域における拡散層２１および３１を露出すると、次に、図６（ｃ）に示すように、高耐圧ＭＯＳＦＥＴ領域２０Ａにおける露出した拡散層２１、換言すれば電極間オフセット領域２０Ｂ以外の拡散層２１と、低耐圧ＭＯＳＦＥＴ領域３０Ａにおける露出した拡散層３１、換言すれば電極間オフセット領域３０Ｂ以外の拡散層３１とに、ソース電極またはドレイン電極として機能する高濃度拡散層２４および３４をそれぞれ形成する。この工程では、例えばイオン注入技術を用いて、例えばドーズ量が２．０×１０15／ｃｍ2程度となるようにネガティブ・イオン（例えば燐イオン）を注入する。ただし、本実施例では、拡散層２１および３１におけるイオン注入領域が開口部２４Ａおよび３４Ａにより露出されているため、実施例１において高濃度拡散層２４および３４を形成する際に使用した加速度よりも低い加速度、例えば２０ＫｅＶ程度でネガティブ・イオンを打ち込むことができる。また、素子分離絶縁膜１２とゲート電極２３と絶縁膜２５とサイドウォール４６および３５とがマスクとなるため、ネガティブ・イオンは自己整合的に高耐圧ＭＯＳＦＥＴ領域２０Ａにおける所定の領域（図６における高濃度拡散層２４参照）と低耐圧ＭＯＳＦＥＴ領域３０Ａにおける所定の領域（図６における高濃度拡散層３４参照）とにそれぞれ同時に注入される。このように本実施例では、高耐圧ＭＯＳＦＥＴ領域２０Ａにおける高濃度拡散層２４と低耐圧ＭＯＳＦＥＴ領域３０Ａにおける高濃度拡散層３４とを同時に形成することができ、さらにこれらをより低エネルギーで形成することができる。
このように高濃度拡散層２４および３４を形成すると、次に、コバルト（Ｃo）やチタニウム（Ｔi）などのような高融点金属を、上記のようにして高耐圧ＭＯＳＦＥＴ２０および低耐圧ＭＯＳＦＥＴ３０が形成された基板上に成膜し、熱処理を施す。これにより、図６（ｄ）に示すように、ゲート電極２３および３３上面と高濃度拡散層２４および３４上面とが熱反応し、これらにサリサイド膜２３ａ，３３ａ，２４ａおよび３４ａがそれぞれ形成される。なお、熱反応しなかった高融点金属は除去される。
その後、図１に示すように、高耐圧ＭＯＳＦＥＴ２０および低耐圧ＭＯＳＦＥＴ３０が形成された基板上に例えばＣＶＤ法を用いて、例えば膜厚が１００００Å程度の酸化シリコン（ＳiＯ2）よりなる層間絶縁膜１７を形成し、これに例えばホトリソグラフィ技術とエッチング技術とを用いてサリサイド膜２３ａ，３３ａ，２４ａおよび３４ａまでのコンタクトホールをそれぞれ開口する。その後、これらのコンタクトホールに例えばＣＶＤ法やスパッタ法を用いてタングステン（Ｗ）などの導電体をそれぞれ堆積させることで、サリサイド膜２３ａ，３３ａ，２４ａおよび３４ａと電気的に接続されたコンタクト内配線１８を形成する。次に、層間絶縁膜１７上にコンタクト内配線１８と位置整合されたメタル配線層１９を形成する。これにより、高耐圧ＭＯＳＦＥＴ２０と低耐圧ＭＯＳＦＥＴ３０との電気的な接続部分が層間絶縁膜１７上まで引き出される。以上の工程により、図１に示す半導体装置１が作製される。
〔作用効果〕
以上で説明したように、本実施例は、実施例１と同様に、材料の異なる２種類の絶縁膜（２５Ａ，２６Ａ）を成膜した後、これらのエッチングレートの違いを利用して、各絶縁膜（２５Ａ，２６Ａ）をエッチングすることで、高耐圧ＭＯＳＦＥＴ２０における電極間オフセット領域２０Ｂを規定する構成（サイドウォール４６および絶縁膜２５）と、低耐圧ＭＯＳＦＥＴ領域３０Ｂを規定する構成（サイドウォール３５）とをそれぞれ形成するように構成されている。このため、本実施例では、実施例１と同様に、高耐圧ＭＯＳＦＥＴ２０と低耐圧ＭＯＳＦＥＴ３０とで、異なる電極間オフセット距離を容易に設定することが可能である。
また、各電極間オフセット距離を規定するサイドウォール４６および絶縁膜２５ならびにサイドウォール３５は、実施例１と同様に、各電極間オフセット領域２０Ｂ，３０Ｂに含まれる拡散層２１，３１を、高濃度拡散層２４，３４を形成する際に注入されるイオンから保護する構成としても機能する。したがって、本実施例によれば、実施例１と同様に、ＳＡＬＩＣＩＤＥ技術を適用したとしても、電極間オフセット領域２０Ｂ，３０Ｂに含まれる拡散層２１，３１の上面がシリサイド化されることがない。すなわち、高耐圧ＭＯＳＦＥＴ２０における電極間オフセット距離が低耐圧ＭＯＳＦＥＴ３０における電極間オフセット距離と同程度に短くなるという不具合が発生しない。このように、本実施例による構成とすることで、実施例１と同様に、ＳＡＬＩＣＩＤＥ技術を適用して、高耐圧動作が可能な高耐圧ＭＯＳＦＥＴ２０を含む半導体装置１を容易に製造することが可能となる。
さらに、本実施例では、実施例１と同様に、ゲート電極２３の膜厚（高さ）およびサイドウォール２６へ加工する前の絶縁膜２６Ａの膜厚を変えることで、高耐圧ＭＯＳＦＥＴ２０における電極間オフセット距離を容易に変更することが可能である。すなわち、高耐圧ＭＯＳＦＥＴ２０の仕様に応じて電極間オフセット領域２０Ｂの電極間オフセット距離を容易に最適化することが可能となる。
さらにまた、本実施例による製造方法は、実施例１と同様に、従来用いられていた半導体装置の製造方法と略同様の構成、具体的には従来の製造方法におけるサイドウォールの形成工程をサイドウォール４６および絶縁膜２５を形成する工程に変更した構成であるため、容易且つ安価にこの製造方法を実現することが可能である。
このほか、本実施例による製造方法では、高耐圧ＭＯＳＦＥＴ領域２０Ａにおける高濃度拡散層２４と低耐圧ＭＯＳＦＥＴ領域３０Ａにおける高濃度拡散層３４とを単一の工程で形成することができるため、半導体装置の製造方法を簡略化することが可能となるだけでなく、高濃度拡散層２４および３４を形成する領域を先に露出させるため、より低エネルギーで高濃度拡散層２４および３４を形成することが可能となる。
また、本実施例による製造方法によれば、絶縁膜２５Ａをエッチングした後に、連続してゲート絶縁膜２２および３２をエッチングする工程としたため、これらの工程間でウェハを他の装置に移しかえる必要がなくなる。すなわち、製造過程における手間を削減することが可能となる。
なお、上記した実施例１または２では、Ｎ型の高耐圧ＭＯＳＦＥＴおよびＮ型の低耐圧ＭＯＳＦＥＴを例に挙げて説明したが、本発明はこれに限定されず、例えば使用する不純物（イオン）を入れ換えることで、Ｐ型の高耐圧ＭＯＳＦＥＴおよびＰ型の低耐圧ＭＯＳＦＥＴにも本発明を適用することが可能である。
また、上記した実施例１または２では、それぞれ膜厚が異なる２種類のゲート絶縁膜２２および３２を使用したが、本発明はこれに限定されず、例えばそれぞれ膜厚が異なる３種類以上のゲート絶縁膜を使用した場合や、１種類のゲート絶縁膜のみを使用した場合でも同様に本発明を適用することが可能である。
さらに、上記した実施例１または２では、高耐圧ＭＯＳＦＥＴ領域における電極間オフセット領域を規定するサイドウォールおよび絶縁膜を形成するために２種類の絶縁膜（２５Ａ、２６Ａ）を使用して絶縁膜２５およびサイドウォール４６を形成したが、本発明はこれに限定されず、例えば図７に示すように、３種類以上の絶縁膜（絶縁膜２５，絶縁膜５５およびサイドウォール２６に加工する前のそれぞれの絶縁膜など）を用いて高耐圧ＭＯＳＦＥＴ領域における電極間オフセット領域を規定するサイドウォール（２６）および１つ以上の絶縁膜（２５、５５）を形成することも可能である。
さらにまた、本発明では、２種類の絶縁膜の少なくとも１つを複数回用いて、高耐圧ＭＯＳＦＥＴ領域における電極間オフセット領域を規定するサイドウォールおよび１つ以上の絶縁膜を形成することも可能である。例えば、図７における絶縁膜５５を、絶縁膜２５の形成材料よりなる層とサイドウォール４６の形成材料よりなる層との積層体とすることも可能である。
このように、本発明では、高耐圧ＭＯＳＦＥＴ３０のゲート電極２３側面に１層または３層以上よりなるサイドウォール（絶縁膜を含む）を形成してもよい。なお、図７における絶縁膜５５の形成材料は、絶縁膜２５およびサイドウォール４６の少なくとも一方と所定条件下におけるエッチングレートが異なる絶縁体、すなわち所定条件により絶縁膜２５およびサイドウォール４６の少なくとも一方に対して選択的にエッチングすることができる絶縁体により形成されることが好ましい。
このほか、上記実施例１または実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
本発明の実施例１による半導体装置１の構成を示す断面図である。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（３）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（４）。 本発明の実施例２による半導体装置１の製造方法を示すプロセス図である。 本発明による半導体装置１の他の構成を示す断面図である。
符号の説明
１ 半導体装置
１１ シリコン基板
１２ 素子分離絶縁膜
１７ 層間絶縁膜
１８ コンタクト内配線
１９ メタル配線層
２０ 高耐圧ＭＯＳＦＥＴ
２０Ａ 高耐圧ＭＯＳＦＥＴ領域
２０Ｂ、３０Ｂ 電極間オフセット領域
２１、３１ 拡散層
２２、２２’、３２ ゲート絶縁膜
２４Ｂ、３４Ｂ レジスト
２３、３３ ゲート電極
２３ａ，２４ａ、３３ａ、３４ａ サリサイド膜
２４，３４ 高濃度拡散層
２４Ａ、３４Ａ 開口部
２５、５５ 絶縁膜
２５Ａ、２６Ａ 絶縁膜
２６、２６’、３５、４６ サイドウォール
３０ 低耐圧ＭＯＳＦＥＴ
３０Ａ 低耐圧ＭＯＳＦＥＴ領域

Claims (8)

  1. 半導体基板を準備する第１工程と、
    前記半導体基板における第１および第２アクティブ領域表面を酸化することで、前記第１および第２アクティブ領域にそれぞれ第１ゲート絶縁膜を形成する第２工程と、
    前記第２アクティブ領域に形成された前記第１ゲート絶縁膜を除去する第３工程と、
    前記第１ゲート絶縁膜が除去された前記第２アクティブ領域表面を酸化することで当該第２アクティブ領域表面に第２ゲート絶縁膜を形成する第４工程と、
    前記第１ゲート絶縁膜上に第１ゲート電極を形成しまた前記第２ゲート絶縁膜上に第２ゲート電極を形成する第５工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２アクティブ領域にイオン注入することで、前記第１アクティブ領域に一対の第１拡散層を形成しまた前記第２アクティブ領域に一対の第２拡散層を形成する第６工程と、
    前記第１および第２ゲート絶縁膜上ならびに前記第１および第２ゲート電極上に一層以上の第１絶縁膜を形成する第７工程と、
    前記第１絶縁膜を挟んで前記第１ゲート電極側面に第１サイドウォールを形成する第８工程と、
    前記第１絶縁膜をエッチングすることで、前記第１および第２ゲート電極上面と、前記第１サイドウォール下以外および前記第１ゲート電極下以外の領域に位置する前記第１ゲート絶縁膜上面とを露出させると共に、前記第２ゲート電極側面に第２サイドウォールを形成しまた前記第２ゲート電極下以外および前記第２サイドウォール下以外の領域に位置する前記第２ゲート絶縁膜上面を露出させる第９工程と、
    前記第１拡散層に前記第１ゲート絶縁膜を介してイオン注入しまた前記第２拡散層に前記第２ゲート絶縁膜を介してイオン注入することで、前記第１絶縁膜下以外、前記第１サイドウォール下以外および前記第１ゲート電極下以外の領域に位置する前記第１拡散層上部に第１高濃度拡散層を形成すると共に、前記第２サイドウォール下以外および前記第２ゲート電極下以外の領域に位置する前記第２拡散層上部に第２高濃度拡散層を形成する第１０工程と、
    前記第９工程により露出された前記第１および第２ゲート絶縁膜をエッチングすることで、前記第１および第２高濃度拡散層を露出させる第１１工程と、
    前記第９工程により露出された前記ゲート電極表面と、前記第１１工程により露出された前記第１および第２高濃度拡散層表面とにそれぞれサリサイド膜を形成する第１２工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第８工程は、第１所定条件下におけるエッチングレートが前記第１絶縁膜の少なくとも一層よりも大きい第２絶縁膜を前記第１絶縁膜上に形成した後、当該第２絶縁膜を前記第１所定条件下で異方性エッチングすることで前記第１サイドウォールを形成し、
    前記第９工程は、前記第１絶縁膜における少なくとも一層のエッチングレートが前記第１サイドウォールよりも大きくなる第２所定条件下で前記第１絶縁膜を異方性エッチングすることで、前記第１および第２ゲート電極上面ならびに前記第１および第２ゲート絶縁膜上面を露出させると共に前記第２ゲート電極側面に前記第１絶縁膜からなる前記第２サイドウォールを形成することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１絶縁膜の少なくとも一層は窒化シリコン膜であり、
    前記第１サイドウォールは酸化シリコン膜であり、
    前記第８工程は、酸化シリコンよりなる第２絶縁膜を前記第１絶縁膜上に形成した後、当該第２絶縁膜のエッチングレートが前記第１絶縁膜における前記窒化シリコン膜よりも大きくなる第１所定条件下で前記第２絶縁膜を異方性エッチングすることで前記第１サイドウォールを形成し、
    前記第９工程は、前記第１絶縁膜における少なくとも一層のエッチングレートが前記第１サイドウォールよりも大きくなる第２所定条件下で前記第１絶縁膜を異方性エッチングすることで、前記第１および第２ゲート電極上面ならびに前記第１および第２ゲート絶縁膜上面を露出させると共に前記第２ゲート電極側面に前記第１絶縁膜からなる前記第２サイドウォールを形成することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記第１絶縁膜の少なくとも一層は窒化シリコン膜であり、
    前記第１サイドウォールは酸化シリコン膜であり、
    前記第８工程は、酸化シリコンよりなる第２絶縁膜を前記第１絶縁膜上に形成した後、混合比が１：１０となるようにＣＦ４ガスとＣＨＦ３ガスとが混合されたエッチングガスを用いて前記第２絶縁膜を異方性エッチングすることで前記第１サイドウォールを形成し、
    前記第９工程は、混合比が５０：１００：１となるようにＣＨＦ３ガスとＡrガスとＯ２ガスとが混合されたエッチングガスを用いて前記第１絶縁膜を異方性エッチングすることで、前記第１および第２ゲート電極上面ならびに前記第１および第２ゲート絶縁膜上面を露出させると共に前記第２ゲート電極側面に前記第１絶縁膜からなる前記第２サイドウォールを形成することを特徴とする請求項１記載の半導体装置の製造方法。
  5. 半導体基板を準備する第１工程と、
    前記半導体基板における第１および第２アクティブ領域表面を酸化することで、前記第１および第２アクティブ領域にそれぞれ第１ゲート絶縁膜を形成する第２工程と、
    前記第２アクティブ領域に形成された前記第１ゲート絶縁膜を除去する第３工程と、
    前記第１ゲート絶縁膜が除去された前記第２アクティブ領域表面を酸化することで当該第２アクティブ領域表面に第２ゲート絶縁膜を形成する第４工程と、
    前記第１ゲート絶縁膜上に第１ゲート電極を形成しまた前記第２ゲート絶縁膜上に第２ゲート電極を形成する第５工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２アクティブ領域にイオン注入することで、前記第１アクティブ領域に一対の第１拡散層を形成しまた前記第２アクティブ領域に一対の第２拡散層を形成する第６工程と、
    前記第１および第２ゲート絶縁膜上ならびに前記第１および第２ゲート電極上に一層以上の第１絶縁膜を形成する第７工程と、
    前記第１絶縁膜を挟んで前記第１ゲート電極側面に第１サイドウォールを形成する第８工程と、
    前記第１絶縁膜をエッチングすることで、前記第１および第２ゲート電極上面と、前記第１サイドウォール下以外および前記第１ゲート電極下以外の領域に位置する前記第１ゲート絶縁膜上面とを露出させると共に、前記第２ゲート電極側面に第２サイドウォールを形成しまた前記第２ゲート電極下以外および前記第２サイドウォール下以外の領域に位置する前記第２ゲート絶縁膜上面を露出させる第９工程と、
    前記第９工程で露出された前記第１および第２ゲート絶縁膜をエッチングすることで、前記第１サイドウォール下以外、前記第１絶縁膜下以外および前記第１ゲート電極下以外の領域に位置する前記第１拡散層上面と、前記第２サイドウォール下以外および前記第２ゲート電極下以外の領域に位置する前記第２拡散層上面とを露出させる第１０工程と、
    前記第１０工程で露出された前記第１および第２拡散層にイオン注入することで、前記第１絶縁膜下以外、前記第１サイドウォール下以外および前記第１ゲート電極下以外の領域に位置する前記第１拡散層上部に第１高濃度拡散層を形成すると共に、前記第２サイドウォール下以外および前記第２ゲート電極下以外の領域に位置する前記第２拡散層上部に第２高濃度拡散層を形成する第１１工程と、
    前記第９工程により露出された前記第１および第２ゲート電極表面と、前記第１１工程により形成された前記第１および第２高濃度拡散層表面とにそれぞれサリサイド膜を形成する第１２工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記第８工程は、第１所定条件下におけるエッチングレートが前記第１絶縁膜の少なくとも一層よりも大きい第２絶縁膜を前記第１絶縁膜上に形成した後、当該第２絶縁膜を前記第１所定条件下で異方性エッチングすることで前記第１サイドウォールを形成し、
    前記第９工程は、前記第１絶縁膜における少なくとも一層のエッチングレートが前記第１サイドウォールよりも大きくなる第２所定条件下で前記第１絶縁膜を異方性エッチングすることで、前記第１および第２ゲート電極上面ならびに前記第１および第２ゲート絶縁膜上面を露出させると共に前記第２ゲート電極側面に前記第１絶縁膜からなる前記第２サイドウォールを形成することを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記第１絶縁膜の少なくとも一層は窒化シリコン膜であり、
    前記第１サイドウォールは酸化シリコン膜であり、
    前記第８工程は、酸化シリコンよりなる第２絶縁膜を前記第１絶縁膜上に形成した後、当該第２絶縁膜のエッチングレートが前記第１絶縁膜における前記窒化シリコン膜よりも大きくなる第１所定条件下で前記第２絶縁膜を異方性エッチングすることで前記第１サイドウォールを形成し、
    前記第１０工程は、前記第１絶縁膜における少なくとも一層のエッチングレートが前記第１サイドウォールよりも大きくなる第２所定条件下で前記第１絶縁膜を異方性エッチングすることで、前記第１および第２ゲート電極上面ならびに前記第１および第２ゲート絶縁膜上面を露出させると共に前記第２ゲート電極側面に前記第１絶縁膜からなる前記第２サイドウォールを形成することを特徴とする請求項５記載の半導体装置の製造方法。
  8. 前記第１絶縁膜の少なくとも一層は窒化シリコン膜であり、
    前記第１サイドウォールは酸化シリコン膜であり、
    前記第８工程は、酸化シリコンよりなる第２絶縁膜を前記第１絶縁膜上に形成した後、混合比が１：１０となるようにＣＦ４ガスとＣＨＦ３ガスとが混合されたエッチングガスを用いて前記第２絶縁膜を異方性エッチングすることで前記第１サイドウォールを形成し、
    前記第１０工程は、混合比が５０：１００：１となるようにＣＨＦ３ガスとＡrガスとＯ２ガスとが混合されたエッチングガスを用いて前記第１絶縁膜を異方性エッチングすることで、前記第１および第２ゲート電極上面ならびに前記第１および第２ゲート絶縁膜を露出させると共に前記第２ゲート電極側面に前記第１絶縁膜からなる前記第２サイドウォールを形成することを特徴とする請求項５記載の半導体装置の製造方法。
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