JP4477886B2 - 半導体装置の製造方法 - Google Patents
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Description
本実施の形態1は、例えば高速動作を可能とするために大きな電流駆動力を必要とするMIS(Metal Insulator Semiconductor)型トランジスタ(電界効果トランジスタ)であり、相対的に低い電圧で駆動する低耐圧MIS型トランジスタと、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧MIS型トランジスタ有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。
本実施の形態2では、前記実施の形態1とは相違する方法を用いてサイドウォールの幅の異なる電界効果トランジスタを形成する方法について説明する。
前記実施の形態1、2では、メモリセルがメモリ用のMONOS型トランジスタQ1とセル選択用のMIS型トランジスタQ2より構成される場合について説明したが、本実施の形態3では、メモリセルがMONOS型トランジスタQ1だけから構成される場合について説明する。
2 CPU
3 ROM
4 RAM
5 EEPROM
6 アナログ回路
7a 静電保護回路
7b 静電保護回路
7c 静電保護回路
7d 静電保護回路
7e 静電保護回路
7f 静電保護回路
7g 静電保護回路
10 メモリアレイ
11 直接周辺回路部
12 間接周辺回路部
20 半導体基板
21 素子分離領域
22 p型ウェル
23 p型ウェル
24 n型ウェル
25 p型ウェル
26 ゲート絶縁膜(第1ゲート絶縁膜)
27 電荷蓄積膜
28 絶縁膜(中間絶縁膜)
29 ポリシリコン膜
30 酸化シリコン膜
31 窒化シリコン膜
32 酸化シリコン膜
33 レジスト膜
34 メモリゲート電極(第1ゲート電極)
35 ゲート絶縁膜
36 ゲート絶縁膜(第2ゲート絶縁膜)
37 ゲート絶縁膜(第3ゲート絶縁膜)
38 ゲート絶縁膜
39 ポリシリコン膜(導体膜)
40 酸化シリコン膜
41 レジスト膜
42 コントロールゲート電極(第3ゲート電極)
43 ゲート電極(第2ゲート電極)
44 ゲート電極(第2ゲート電極)
45 ゲート電極(第4ゲート電極)
45a レジスト膜
46 低濃度n型不純物拡散領域(第1不純物領域)
47 低濃度n型不純物拡散領域(第1不純物領域)
48 低濃度n型不純物拡散領域
49 低濃度n型不純物拡散領域(第3不純物領域)
50 低濃度n型不純物拡散領域(第3不純物領域)
51 低濃度p型不純物拡散領域(第3不純物領域)
52 低濃度p型不純物拡散領域(第3不純物領域)
53 低濃度n型不純物拡散領域
54 低濃度n型不純物拡散領域
55 酸化シリコン膜(第1絶縁膜)
56 窒化シリコン膜(第2絶縁膜)
57 酸化シリコン膜(第3絶縁膜)
58 レジスト膜
59 高濃度n型不純物拡散領域(第2不純物領域)
60 高濃度n型不純物拡散領域(第2不純物領域)
61 高濃度n型不純物拡散領域
62 高濃度n型不純物拡散領域(第4不純物領域)
63 高濃度n型不純物拡散領域(第4不純物領域)
64 高濃度p型不純物拡散領域(第4不純物領域)
65 高濃度p型不純物拡散領域(第4不純物領域)
66 高濃度n型不純物拡散領域
67 高濃度n型不純物拡散領域
68 コバルトシリサイド膜
69 窒化シリコン膜
70 酸化シリコン膜
71 コンタクトホール
72 プラグ
72a チタン/窒化チタン膜
72b タングステン膜
73 配線
73a チタン/窒化チタン膜
73b アルミニウム膜
73c チタン/窒化チタン膜
100 ドライエッチング装置
101 チャンバ
102 上部電極
103 高周波電源
104 下部電極
105 高周波電源
106 直流電源
A サイドウォール(第1サイドウォール)
B サイドウォール(第3サイドウォール)
C サイドウォール(第2サイドウォール)
D サイドウォール(第2サイドウォール)
E サイドウォール(第4サイドウォール)
Q1 MONOS型トランジスタ
Q2 MIS型トランジスタ
Q3 MIS型トランジスタ
Q4 MIS型トランジスタ
Q5 MIS型トランジスタ
Claims (8)
- 第1電界効果トランジスタを含み、且つ、電気的書き換え可能な不揮発性メモリセルと、相対的に低い電圧で駆動する第2電界効果トランジスタと、相対的に高い電圧で駆動する第3電界効果トランジスタとを半導体基板上の異なる領域に形成する半導体装置の製造方法であって、
(a)前記半導体基板上に、前記第1電界効果トランジスタの第1ゲート絶縁膜を形成する工程、
(b)前記半導体基板上に、前記第2電界効果トランジスタの第2ゲート絶縁膜を形成する工程、
(c)前記半導体基板上に、前記第3電界効果トランジスタの第3ゲート絶縁膜を形成する工程、
(d)前記第1ゲート絶縁膜上に、前記第1電界効果トランジスタの第1ゲート電極を形成する工程、
(e)前記第2ゲート絶縁膜上に、前記第2電界効果トランジスタの第2ゲート電極を形成する工程、
(f)前記第3ゲート絶縁膜上に、前記第3電界効果トランジスタの第3ゲート電極を形成する工程、
(g)前記(a)〜(f)工程後に、前記半導体基板に、前記第1、第2および第3電界効果トランジスタのソース領域またはドレイン領域の一部となる低濃度不純物領域をそれぞれ形成する工程、
(h)前記(g)工程後に、前記第1、第2および第3ゲート電極の側壁に、それぞれ第1、第2および第3サイドウォールスペーサを形成する工程、
(i)前記(h)工程後に、前記半導体基板に、前記第1、第2および第3電界効果トランジスタのソース領域またはドレイン領域の一部となり、且つ、前記低濃度不純物領域よりも高い不純物濃度を有する高濃度不純物領域をそれぞれ形成する工程を有し、
前記(a)工程における前記第1ゲート絶縁膜を形成する工程は、
(a1)前記半導体基板上に、第1酸化シリコン膜を形成する工程、
(a2)前記第1酸化シリコン膜上に、電荷蓄積膜となる第1窒化シリコン膜を形成する工程、
(a3)前記第1窒化シリコン膜上に、第2酸化シリコン膜を形成する工程を有し、
前記(h)工程は、
(h1)前記半導体基板上に、前記第1、第2および第3ゲート電極を覆うように、第3酸化シリコン膜を形成する工程、
(h2)前記第3酸化シリコン膜上に、第2窒化シリコン膜を形成する工程、
(h3)前記第2窒化シリコン膜上に、第4酸化シリコン膜を形成する工程、
(h4)前記第4酸化シリコン膜を異方性エッチングすることで、前記第1、第2および第3ゲート電極の側壁に、前記第4酸化シリコン膜を選択的に残す工程、
(h5)前記第1および第3電界効果トランジスタの形成される領域の前記第4酸化シリコン膜を残しつつ、前記第2電界効果トランジスタの形成される領域の前記第4酸化シリコン膜を選択的に除去する工程、
(h6)前記第2窒化シリコン膜を異方性エッチングすることで、前記第1、第2および第3ゲート電極の側壁に、前記第2窒化シリコン膜を選択的に残す工程、
(h7)前記第3酸化シリコン膜を異方性エッチングすることで、前記第1、第2および第3ゲート電極の側壁に、前記第3酸化シリコン膜を選択的に残す工程を有し、
前記(h)工程後に、
前記第1サイドウォールスペーサは、前記第1ゲート電極の側壁から順に、前記第3酸化シリコン膜、前記第2窒化シリコン膜および前記第4酸化シリコン膜の積層膜で形成されており、
前記第2サイドウォールスペーサは、前記第2ゲート電極の側壁から順に、前記第3酸化シリコン膜および前記第2窒化シリコン膜の積層膜で形成されており、
前記第3サイドウォールスペーサは、前記第3ゲート電極の側壁から順に、前記第3酸化シリコン膜、前記第2窒化シリコン膜および前記第4酸化シリコン膜の積層膜で形成されており、
前記第3ゲート絶縁膜の膜厚は、前記第2ゲート絶縁膜の膜厚よりも厚く、
前記第1および第3ゲート電極のゲート長方向における長さは、前記第2ゲート電極のゲート長方向における長さよりも長く、
前記第1および第3サイドウォールスペーサのゲート長方向における長さは、前記第2サイドウォールスペーサのゲート長方向における長さよりも長いことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第4酸化シリコン膜の膜厚は、前記第3酸化シリコン膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記(h4)工程前に、前記第4酸化シリコン膜の膜厚は、前記第3酸化シリコン膜の膜厚よりも厚く形成されていることを特徴とする半導体装置の製造方法。 - 請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、
前記(h4)工程前に、前記第2窒化シリコン膜の膜厚は、前記第3酸化シリコン膜の膜厚よりも厚く形成されていることを特徴とする半導体装置の製造方法。 - 請求項1〜4のいずれか1項に記載の半導体装置の製造方法において、
前記(h5)工程では、ウェットエッチングが用いられることを特徴とする半導体装置の製造方法。 - 請求項1〜5のいずれか1項に記載の半導体装置の製造方法において、
前記(h4)工程および前記(h5)工程で、前記第2窒化シリコン膜は、前記第4酸化シリコン膜をエッチングする際のエッチングストッパとして機能していることを特徴とする半導体装置の製造方法。 - 請求項1〜6のいずれか1項に記載の半導体装置の製造方法において、
前記高濃度不純物領域上に、シリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。 - 請求項1〜7のいずれか1項に記載の半導体装置の製造方法において、
前記第3酸化シリコン膜の厚さは、前記第1酸化シリコン膜の厚さよりも厚いことを特徴とする半導体装置の製造方法。
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